JPS63220542A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS63220542A JPS63220542A JP5460387A JP5460387A JPS63220542A JP S63220542 A JPS63220542 A JP S63220542A JP 5460387 A JP5460387 A JP 5460387A JP 5460387 A JP5460387 A JP 5460387A JP S63220542 A JPS63220542 A JP S63220542A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor integrated
- integrated circuits
- tested electrically
- types
- products
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 43
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 238000012360 testing method Methods 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 claims abstract description 13
- 238000010291 electrical method Methods 0.000 abstract description 2
- 235000012431 wafers Nutrition 0.000 description 8
- 238000010998 test method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000008188 pellet Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路の製造方法、特に半導体集積回
路の電気試験方法に関する。
路の電気試験方法に関する。
半導体集積回路の製造において、回路の容積が多種多様
でしかも一品種の需要が比較的少ないことがある。この
場合、マスタースライス方式、即ち回路内に必要な素子
を設けておき配線パターンだけを変えて異なった回路を
つくる方式がとられる。従来、マスタースライス方式で
の配線パターンを形成する時に使用するマスクは一種類
の品種のみを有するように形成されていた。
でしかも一品種の需要が比較的少ないことがある。この
場合、マスタースライス方式、即ち回路内に必要な素子
を設けておき配線パターンだけを変えて異なった回路を
つくる方式がとられる。従来、マスタースライス方式で
の配線パターンを形成する時に使用するマスクは一種類
の品種のみを有するように形成されていた。
従って半導体集積回路の品種を多く製造する場合には、
−品種の需要に比べ製造する量が必然的に増加しウェハ
ー状態での電気試験の所要時間も増え、さらに余剰製品
の保管数及び保管場所が増大するという欠点がある。
−品種の需要に比べ製造する量が必然的に増加しウェハ
ー状態での電気試験の所要時間も増え、さらに余剰製品
の保管数及び保管場所が増大するという欠点がある。
本発明の目的は、多品種の半導体集積回路を製造する場
合に余剰製品を少なくし、ひいてはその保管数及び保管
場所の増大化を防止するために最適な半導体集積回路の
製造方法を提供することである。
合に余剰製品を少なくし、ひいてはその保管数及び保管
場所の増大化を防止するために最適な半導体集積回路の
製造方法を提供することである。
〔発明の従来技術に対する相違点（独創性）の内容〕上
述した従来のウェハーでの電気試験法に対し、本発明は
多品種少量生産方式において、二棹以上の品種が収納さ
れているウェハーの所望の半導体集積回路の電気試験を
実施する場合、半導体集積回路にある認識コードを識別
することによりミ気試験を実施するという独創的内容を
有する。。
述した従来のウェハーでの電気試験法に対し、本発明は
多品種少量生産方式において、二棹以上の品種が収納さ
れているウェハーの所望の半導体集積回路の電気試験を
実施する場合、半導体集積回路にある認識コードを識別
することによりミ気試験を実施するという独創的内容を
有する。。
本発明は二種以上の品種の半導体集積回路が収納されて
いるウェハーの所望の半導体集積回路の電気試験を実施
する場合、半導体集積回路にある認識コードを識別して
電気試験する試験方法を有している。
いるウェハーの所望の半導体集積回路の電気試験を実施
する場合、半導体集積回路にある認識コードを識別して
電気試験する試験方法を有している。
図面を参照して本発明の詳細な説明する。まず、第１図
に示すように半導体集積回路Ａ、１１と半導体集積回路
Ｂ、１２を収納するウェハーＩにおいて、半導体集積回
路Ａのみを電気試験する場合、第３図に示すように半導
体集積回路３内にある認識コード２を認識してから電気
試験を実施するようにする。
に示すように半導体集積回路Ａ、１１と半導体集積回路
Ｂ、１２を収納するウェハーＩにおいて、半導体集積回
路Ａのみを電気試験する場合、第３図に示すように半導
体集積回路３内にある認識コード２を認識してから電気
試験を実施するようにする。
すなわち、第２図に示すようにウェハ１の半導体集積回
路Ａのみを矢印２１，２２，２３．２４の如く順番に電
気試験を実施することが可能となる。本実施例では異な
る二種類の半導体集積回路ＡとＢの場合の電気試験方法
を説明したが、三種類以上の半導体集積回路Ａ、Ｂ、Ｃ
，・・・を収納する場合も同様の試験方法が可能である
。尚、認識コードとしては識別パッド間のオープンやシ
ョート及び抵抗値による電気的方法と、識別マークを光
学的に識別する方法がある。
路Ａのみを矢印２１，２２，２３．２４の如く順番に電
気試験を実施することが可能となる。本実施例では異な
る二種類の半導体集積回路ＡとＢの場合の電気試験方法
を説明したが、三種類以上の半導体集積回路Ａ、Ｂ、Ｃ
，・・・を収納する場合も同様の試験方法が可能である
。尚、認識コードとしては識別パッド間のオープンやシ
ョート及び抵抗値による電気的方法と、識別マークを光
学的に識別する方法がある。
〔実施例２〕
実施例１では、１ベレツト毎に半導体集積回路内の認識
コードを認識してから電気試験を実施していた。第２の
実施例としては、第４図に示すように電気試験を実施す
る前に第１図に示すような半導体集積回路Ａと半導体集
積回路Ｂのマツプを電気試験機に電気試験を実施前に登
録しておく。
コードを認識してから電気試験を実施していた。第２の
実施例としては、第４図に示すように電気試験を実施す
る前に第１図に示すような半導体集積回路Ａと半導体集
積回路Ｂのマツプを電気試験機に電気試験を実施前に登
録しておく。
次に、半導体集積回路Ａを電気試験をする場合、あらか
じめ登録しておいた前記マツプに従い第２図に示す電気
試験の移動方向２１，２２，２３．２４の列が変わった
時のみ、最初のベレットの前記認識コードを認識し、同
一列の他のペレットの認識コードの認識をしないで順次
所望の半導体集積回路の電気試験をする。この実施例で
は、１ベレツト毎に前記認識コードを認識しなくて良い
利点がある。
じめ登録しておいた前記マツプに従い第２図に示す電気
試験の移動方向２１，２２，２３．２４の列が変わった
時のみ、最初のベレットの前記認識コードを認識し、同
一列の他のペレットの認識コードの認識をしないで順次
所望の半導体集積回路の電気試験をする。この実施例で
は、１ベレツト毎に前記認識コードを認識しなくて良い
利点がある。
以上説明したように、本発明によれば多品種少量生産方
式により少量の半導体集積回路を生産する場合に、二種
以上の品種の半導体集積回路の配線パターンを有するウ
ェハーを電気試験することができるので、余剰製品を少
なくでき、さらに製品の保管数及び保管場所の増大化を
防止できる効果がある。
式により少量の半導体集積回路を生産する場合に、二種
以上の品種の半導体集積回路の配線パターンを有するウ
ェハーを電気試験することができるので、余剰製品を少
なくでき、さらに製品の保管数及び保管場所の増大化を
防止できる効果がある。
第１図及び第２図は本発明の詳細な説明図、第３図は半
導体集積回路の部分拡大図、第４図は実施例２の作業フ
ロー図である。 １・・・・・・ウェハー、２・・・・・・ｕＨ” ）
”、３・旧・・半導体集積回路、４・・・・・・バンプ
、５・・・・・・ショート防止バンプ、１１・・・・・
・半導体集積回路Ａ１１２・・・・・・半導体集積回路
Ｂ、 ２１，２２．２３．２４・・・・・・電気試験の
移動方向。 ６一
導体集積回路の部分拡大図、第４図は実施例２の作業フ
ロー図である。 １・・・・・・ウェハー、２・・・・・・ｕＨ” ）
”、３・旧・・半導体集積回路、４・・・・・・バンプ
、５・・・・・・ショート防止バンプ、１１・・・・・
・半導体集積回路Ａ１１２・・・・・・半導体集積回路
Ｂ、 ２１，２２．２３．２４・・・・・・電気試験の
移動方向。 ６一
Claims (1)
- マスタースライス方式により製造する半導体集積回路に
おいて、二種以上の品種の半導体集積回路の配線パター
ンを有するウェハーを電気試験する場合、種類の異なる
半導体集積回路上の認識コードを識別して所望の半導体
集積回路の電気試験をすることを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62054603A JPH0793413B2 (ja) | 1987-03-09 | 1987-03-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62054603A JPH0793413B2 (ja) | 1987-03-09 | 1987-03-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63220542A true JPS63220542A (ja) | 1988-09-13 |
| JPH0793413B2 JPH0793413B2 (ja) | 1995-10-09 |
Family
ID=12975310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62054603A Expired - Fee Related JPH0793413B2 (ja) | 1987-03-09 | 1987-03-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793413B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100839003B1 (ko) * | 1997-05-15 | 2008-06-18 | 마이크론 테크놀로지 인코포레이티드 | 집적 회로 식별 방법 및 장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5618439A (en) * | 1979-07-25 | 1981-02-21 | Fujitsu Ltd | Semiconductor device consisting of different ic |
-
1987
- 1987-03-09 JP JP62054603A patent/JPH0793413B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5618439A (en) * | 1979-07-25 | 1981-02-21 | Fujitsu Ltd | Semiconductor device consisting of different ic |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100839003B1 (ko) * | 1997-05-15 | 2008-06-18 | 마이크론 테크놀로지 인코포레이티드 | 집적 회로 식별 방법 및 장치 |
| USRE40623E1 (en) | 1997-05-15 | 2009-01-20 | Micron Technology, Inc. | Method and apparatus for identifying integrated circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0793413B2 (ja) | 1995-10-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR950000099B1 (ko) | 바이너리 코딩(Bianry Coding)법을 이용한 반도체소자의 위치인식방법 | |
| KR20020010585A (ko) | 반도체 장치의 제조 방법 및 그것을 사용하여 제조된반도체 장치 | |
| DE112018003756T5 (de) | Prüfung und initialisierung von klein-chips auf wafer-niveau | |
| JPS63306633A (ja) | フイルムキヤリア | |
| JPS63220542A (ja) | 半導体装置の製造方法 | |
| KR100716552B1 (ko) | 다이 어태치 방법 | |
| US8143076B2 (en) | Manufacture of defect cards for semiconductor dies | |
| CN105206545A (zh) | 一种可选择性配置连接的高密度集成电路测试芯片及其制作方法 | |
| JPS5955087A (ja) | 回路基板 | |
| KR100224708B1 (ko) | 조립된 칩의 웨이퍼 상의 위치 확인방법 | |
| US20180165803A1 (en) | Method and system for detecting hotspots in semiconductor wafer | |
| JPS6247142A (ja) | 半導体装置のマ−キング法 | |
| CN1088915C (zh) | 集成电路模块的制造方法 | |
| CN111444668B (zh) | 一种对待测阵列中的晶体管逐个进行版图布线的方法 | |
| JPH04171709A (ja) | 半導体装置 | |
| JPS6240458Y2 (ja) | ||
| KR100401524B1 (ko) | 반도체 소자의 불량 어드레스 조사 방법 | |
| KR100187713B1 (ko) | 포트파셜다이를 이용한 반도체 메모리 모듈장치 및 그 제조방법 | |
| JPH0661297A (ja) | 半導体装置 | |
| JPH05136243A (ja) | エージング等テスト用パターンを付加した半導体ウエハー | |
| JP2000201000A (ja) | 回路基板の位置決め方法及び回路基板 | |
| JPS6132437A (ja) | 半導体装置の製造方法 | |
| JPH0691124B2 (ja) | Ｉｃパッケージ | |
| US20030183908A1 (en) | Semiconductor device and method of manufacturing the same | |
| JPS63148613A (ja) | 半導体集積回路の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |