JPS63198367A - 半導体装置 - Google Patents

半導体装置

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JPS63198367A
JPS63198367A JP62029553A JP2955387A JPS63198367A JP S63198367 A JPS63198367 A JP S63198367A JP 62029553 A JP62029553 A JP 62029553A JP 2955387 A JP2955387 A JP 2955387A JP S63198367 A JPS63198367 A JP S63198367A
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Tamotsu Ohata
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Takeshi Kuramoto
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ドレイン高抵抗領域を持つ電力用絶縁ゲート
型電界効果トランジスタ（パワーＭＯ８ＦＥＴと記す）
と制御用の小信号半導体素子とをモノリシックに集積す
る半導体装置に関するもので、特にドレイン高抵抗領域
となる基板領域及び制御用素子を形成する基板となる領
域の各々の比抵抗値をそれぞれの素子に適した値にする
ことができる半導体装置の構造として利用される。
（従来の技術） ドレイン高抵抗領域を持つパワーＭＯ８ＦＥＴと、制御
用半導体素子としてＮＰＮトランジスタ及びＣＭＯＳト
ランジスタとをモノリシックに集積した複合半導体装置
を一例として従来技術について説明する。　第１０図は
この半導体装置の断面図である。　まずパワーＭＯ８Ｆ
Ｅｒについて説明すると１．２はＮ＋ドレイン低抵抗領
域、３はＮ−ドレイン高抵抗領域、４はＰボディ、５は
Ｎ＋ソース、６はゲート電極である。次に１ＮＰＮトラ
ンジスタについて説明すると、７はＮ＋コレクタ低抵抗
領域、８ａはＮ−コレクタ高抵抗領域、９はＰベース、
１０はＮ＋エミッタ、１１はコレクタ電流引出しのＮ＋
コレクタである。
次にＣＭＯＳトランジスタについて説明すると、８ｂは
ＣＭＯＳトランジスタが形成されるＮ−領域、１２はＰ
ウェル、１３ａ及び１３ｂはＰウェル内に形成されるＮ
チャネル型ＭＯＳ　　ＦＥｒのそれぞれＮ＋ドレイン及
びＮ＋ソース、１５はこのＮ　　ＭＯＳ　　ＦＥＴのゲ
ート電極、又１４ａ及び１４ｂはＰチャネル型ＭＯ８Ｆ
ＥＴのそれぞれＰ１ドレイン及びＰ＋ソース、１６はこ
の１ＭＯ８ＦＥＴのゲート電極である。　又１７ａ。
１７ｂはパワーＭＯ３ＦＥＴとＮＰＮトランジスタとＣ
−ＭＯＳ　）−ランジスタとをＰＮ接合分離方式により
電気的に分離するためのＰ＋及びＰ領域である。
従来の技術では、通常パワーＭＯ８ＦＥＴのドレイン高
抵抗領域３、ＮＰＮトランジスタが形成されるＮ−コレ
クタ高抵抗領域８ａ及びＣ−ＭＯＳ形成領域８ｂはエピ
タキシャル成長（気相成長）によって同時に形成される
ため同一の比抵抗となっている。　しかし一般的にパワ
ーＭＯ８ＦＥｒのドレイン高抵抗領域、ＮＰＮトランジ
スタの高抵抗領域等に対する最適な比抵抗値は異なって
いる。　例えばＶ　ｏｓｓ　（ゲートソース短絡の最大
ドレイン・ソース間電圧）＝６０ＶのパワーＭＯ８ＦＥ
Ｔのドレイン高抵抗領域の最適比抵抗は約１０・ｃｍで
あり、他方■。。（ベース開放コレクタ・エミッタ間最
大電圧）＝６０ＶのＮＰＮトランジスタのコレクタ高抵
抗領域に最適な比抵抗は約６Ω・ｃｍとなっている。　
したがって上記のパワーＭＯ８ＦＥＴとＮＰＮｔ−ラン
ジスタとをパワーＩＣとして集積する場合、ＮＰＮトラ
ンジスタに適する比抵抗で領域３及び８ａを形成すると
パワーＭＯ８ＦＥＴのＶ８３．は必要以上に大きくなり
、それに伴って単位面積当たりのオン抵抗がきわめて大
きくなってしまう。　その結果、所望のオン抵抗を得る
ために必要なパワーＭＯ８ＦＥ［部の面積が個別素子と
して作ったときのＭＯＳＦＥＴの面積に比べて非常に大
きくなり、経済的歩留り的に不利になる。　他方、領ｂ
ｌｉ３及び８ａをパワーＭＯ８ＦＥＴに適する比抵抗で
形成した場合、ＮＰＮトランジスタの■。。が制限され
、回路設計がきわめて困難になる。
（発明が解決しようとする問題点） ドレイン高抵抗領域を持つパワーＭＯ８ＦＥＴと制御用
半導体素子とをモノリシックに集積する場合、従来の技
術ではドレイン高抵抗領域と制御用素子を形成する領域
とは例えばエピタキシャル成長等の方法により同時に形
成されるのが普通である。　このため両頭域の比抵抗は
同一の値となる。　この比抵抗値は、パワーＭＯ８ＦＥ
Ｔと制御用素子との両方の素子特性を勘案して妥当値が
選ばれる。　従って従来の技術では、前記複合半導体装
置内のパワーＭＯ８ＦＥＴの特性、例えばそのオン抵抗
と耐圧とを個別素子として作られたパワーＭＯ８ＦＥＴ
と同等なものにすることはきわめて困難である。
この種の複合半導体装置の応用分野は急速に拡大されて
おり、集積する素子特性に対する要求も多岐にわたって
いる。　従って集積される素子をひに独立な個別素子と
して最適設計ができるようにすることはきわめて重要で
ある。
本発明の目的は、パワーＭＯ８ＦＥＴと制御用素子とを
モノリシックに集積した複合半導体装置において、集積
される各素子の特性を、特にパワーＭ　ＯＳ　　Ｆ　Ｅ
　Ｔの特性を個別素子として作られた素子特性と同等な
ものにすることのできる複合半導体装置を提供すること
である。
［発明の構成］ （問題点を解決するための手段とその作用）本発明は、
ドレイン高抵抗領域を有するパワーＭ　ＯＳ　　Ｆ　Ｅ
　Ｔと制御用半導体素子とをモノリシックに集積して成
る複合半導体装置（パワーＩＣとも呼ばれる）において
、パワーＩＶＬＯ８ＦＥＴのドレイン高抵抗領域となる
第１領域の比抵抗と制御用素子を形成する基板となる第
２領域の比抵抗とが異なることを特徴とする半導体装置
である。
従来技術では、前記第１領域及び第２領域は同じ比抵抗
の基板領域（例えば同一のエピタキシャル領域）内にそ
れぞれ設けられ、パワーＭＯ８ＦＥＴは第１領域を含む
この基板領域内に形成される。　即ちドレイン高抵抗領
域（第１領域）の比抵抗と制御用素子を形成する第２領
域の比抵抗とは同じ値となる。
本発明においては、パワーＭＯ８ＦＥＴを形成する領域
（第１領域を含む）及び制御用素子を形成する領域〈第
２領域）のうち、いずれか一方の領域にエピタキシャル
成長法（特許請求の範囲第４項）又は不純物拡散（同第
５項）を行い、第１領域の比抵抗と第２領域の比抵抗と
をそれぞれの素子に適する値に調整するものであり、こ
れによりパワーＭＯ８ＦＥＴ等の特性を個別素子として
作られた素子特性と同等なものにすることができる。
（実施例） 以下図面を参照して本発明の実施例について説明する。
第１図は本発明の半導体装置の第１の実施例を示す模式
的断面図である。　　１つの半導体基板５０にパワーＭ
Ｏ８ＦＥＴ５１と制御用のＮＰＮトランジスタ５２及び
ＣＭＯＳトランジスタ５３が集積されている。　パワー
Ｍ　ＯＳ　　Ｆ　Ｅ　Ｔは、高抵抗領域２５（第１領域
）及び低抵抗領域１８．１９．２１から成るドレイン領
域、Ｐボディ３０、Ｎ＋ソース２９及びゲート電極３１
等から成る。　制御用ＮＰＮトランジスタ５２は、高抵
抗のＮ−領域２４ａ　〈第２領域）内にＮ＋エミッタ３
２．Ｐベース３３及びＮ１コレクタ３４を拡散して形成
される。　２２はコレクタ抵抗を下げるためのＮ＋コレ
クタである。　制御用ＣＭＯＳトランジスタ５３はＮ−
領域２４ｂ　（第２領域）内に形成される。　即ちＰウ
ェル３９内にＮ＋ドレイン３５ａ、Ｎ＋ソース３５ｂ及
びゲート電極３６等から成るＮチャネルＭＯ８ＦＥＴと
、Ｎ−領域２４ｂ内にＰ＋ドレイン３７ａ。
Ｐ＋ソース３７ｂ及びゲート電極３８等から成るＰチャ
ネルＭＯ８ＦＥＩとが形成される。　パワーＭＯ８ＦＥ
Ｔ５１．ＮＰＮトランジスタ５２及びＣＭＯＳトランジ
スタ５３は素子分離層のＰ層２０．Ｐ＋層２３．２６に
より互いに電気的に分離される。　本実施例においては
パワーＭＯ８ｌ”ＥＴのドレイン高抵抗領域２５（第１
領域）の比抵抗は約１０・Ｃｌｌ１、制御用素子を形成
する基板となる２４ａ　、２４ｂ　　（第２領域）の比
抵抗は５〜７Ω・ｃｍで、それぞれの素子形成に適した
値となっている。
第２図は、上記半導体装置の主な製造工程を示す模式的
断面図である。　まず高濃度のアンチモンをドープした
低抵抗のＮ＋シリコンｊｄ板１８を用意し、パワーＭＯ
８ＦＥＴのドレイン低抵抗領域となる部分に高濃度リン
の拡散を行いＮ＋領１１９を形成し、第２図（ａ　）の
構造を得る。
次に比抵抗７〜１０Ω・ａｍのＰ型シリコンをエピタキ
シャル成長させ、厚さ３０μｍ程度のＰ型シリコン層（
素子分離層）２０を形成した後、適当な拡散を行うこと
により第２図（ｂ　）の構造を得る。
次にＰ型シリコン府２０の表面の一部領域に、アンチモ
ンの拡散を行ってパワーＭＯ８ＦＥＴのドレイン低抵抗
領域となるＮ４領域２１及び制御用素子の低抵抗領域２
２を形成した後、素子分離領域となる部分にＰ＋型不純
物（ボロン）の拡散を行って素子分離Ｐ＋層２３を形成
し、第２図（Ｃ）の構造を得る。　次にこの基板上に所
望の比抵抗と厚さをもったＮ−型シリコン層２４（不純
物リン）をエピタキシャル成長させ第２図（ｄ　）の構
造を得る。　本実施例では制御用ＮＰＮｔ−ランジスタ
を形成するのに適した比抵抗（５〜７Ω・ｃｍ）、厚ざ
（１７〜２０μｍ）のＮ−型シリコン層〈第２領域）を
成長させている。　次にパワーＭＯ８ＦＥＴを形成する
領域にリンをイオン注入し、Ｎ型シリコン領域２７を形
成した後、素子分離領域となる部分にＰ＋型不純物を拡
散し、素子分離Ｐ“層２６を形成し、第２図（ｅ　）の
構造を得る。　そして適当な熱拡散を行うことにより分
離Ｐ＋層２３と２６をつなげてＰ＋及びＰ型シリコンで
囲まれた島領域２４ａ　、２４ｂを形成するとともにＮ
型シリコン領域２７を深さ方向に広げて第２図（ｆ）の
構造を得る。　島領域２４ａ及び２４ｂは制御用素子が
形成される基板となる第２領域でＮ型シリコン領域２７
はドレイン高抵抗領域（第１領Ｖｉ）を含むパワーＭＯ
８ＦＥＴを形成する領域となる。　本実施例ではドレイ
ン高抵抗領域の比抵抗がＶｏｓｓ＝６０ＶのパワーＭＯ
８Ｉ：Ｅ丁に適する約１Ω・ｃｍ程度になるよう領域２
７（従って第１領域２５）のリン濃度及び拡散時間を選
んでいる。　次に第１図に示すように領域２７にパワー
ＭＯ８ＦＥＴ、領域２４ａ及び２４ｂに制御用のＮＰＮ
トランジスタ及びＣＭＯＳトランジスタを形成する。　
２５はドレイン高抵抗領域（第１領域）である。
第１の実施例では制御用のＮＰＮトランジスタを形成す
るのに適した比抵抗（第２領域２４ａ。
２４ｂの比抵抗となる）のエピタキシャル層２４（第２
図（ｄ））を堆積し、次にこのエピタキシャル層内のパ
ワーＭＯ８ＦＥＴを形成する領域２７の比抵抗（第１領
域２５の比抵抗となる）を不純物拡散（第２図（ｅ）、
（ｆ））によって素子形成に適した値としている。
第３図は本発明の半導体装置の第２の実施例を示す断面
図である。　第１の実施例ではＮ型シリコン領域２７（
又は第１領域２５）がドレイン低抵抗領域２１に達して
いるが、所望によっては第３図に示すごとくＮ型シリコ
ン領域２７の拡散時間を短くして第１領域２５が領域２
１に達しない構造にしてもよい。
第４図は本発明の半導体装置の第３の実施例を示す断面
図である。　この実施例ではパワーＭＯ８ＦＥＴのドレ
イン低抵抗領域２１をリンで形成し、コレクタ低抵抗領
域２２の不純物をアンチモンとし、リンとアンチモンの
拡散係数の差により、Ｎ型シリコン領域２７の深さを第
２領域２４ａの深さより浅くしたもので第４図（ａ　）
は領域２７がドレイン低抵抗領域２１に達している場合
、同図（ｂ）は達しない場合のそれぞれを示す。
第５図は、本発明の半導体装置の第４の実施例を示す断
面図である。　これはパワーＭＯ８ＦＥＴが形成される
領域を所望の深さまで食刻し、次にこの食刻した領域に
所望の比抵抗のＮ型シリコンをエピタキシャル成長させ
た後に表面を平坦化することによりＮ型シリコン領域２
７ａを形成するものである。　第５図（ａ　）は領域２
７ａがドレイン低抵抗領域２１に達している場合、同図
（ｂ）は達しない場合のそれぞれを示す。
第６図は、本発明の半導体装置の第５の実施例を示す断
面図である。　これまでの実施例ではパワーＭＯ８ＦＥ
Ｔのドレイン高抵抗領域の比抵抗を変化させる例を述べ
たが、もちろん所望によっては制御用素子を形成する領
域２４ａの比抵抗を変化させることも可能である。　第
６図（ａ　）は制御用素子形成領域２４ａ　（第２領域
）の比抵抗を不純物拡散によってパワーＭＯ８ＦＥＴの
形成領域の比抵抗と異なるものとした一実施例を、又同
図（ｂ）は第２領域を選択的食刻後エピタキシャル成長
を用い、パワーＭＯ８ＦＥＴ形成領域の比抵抗と異なる
ものとした実施例である。
第７図は、本発明の半導体装置の第６の実施例を示す断
面図である。　前記第１ないし第５の実絶倒においては
、半導体基板の第１主面く図［ｎでは上面）からパワー
ＭＯ３ＦＥＴのソース電流を、又第２主面（図面では下
面）からドレイン電流を取り出す方式の半導体装置につ
いて述べた。
第７図（ａ　＞ないしくｆ　）に示す半導体装置は基板
の第１主面からパワーＭ　ＯＳ　　Ｆ　Ｅ　Ｔのソース
電流及びドレイン電流をそれぞれ取り出す実施例である
。　第７図（ａ）の符号で第１図（ａ　）と同じ符号は
同一部分若しくは対応する部分を示すので説明は省略す
る。　４０はパワーＭＯ８ＦＥＴのドレイン電流を取り
出すためのＮ＋ドレイン領域である。　第７図（ａ）は
、ドレイン高抵抗領域２５（第１領域）の比抵抗を不純
物拡散により制御素子形成領［２４ａ　、２４ｂの比抵
抗と異なるものとし、領域２５がドレイン低抵抗層２１
に達する場合の実施例である。　又他の実施例として第
１領域に不純物拡散を行い、第１領域の比抵抗を変化さ
せる領域がパワーＭＯ８ＦＥｌのドレイン低抵抗領域に
達しない例を第７図（ｂ　）に、又第１領域を食刻した
後、エピタキシャル成長法を用いてドレイン低抵抗領域
に達する領域の比抵抗を変化させた例を第７図（Ｃ）に
、又第１領域を食刻した後、エピタキシャル成長法を用
いてドレイン低抵抗領域に達しない領域の比抵抗を変化
させた例を第７図（ｄ　）に、第２領域の比抵抗を不純
物拡散によって変化させた例を第７図＜ｅ　＞に、第２
領域の比抵抗を食刻とエピタキシャル成長法によって変
化させた例を第７図（ｆ）に、それぞれ示す。
これまでの実施例では第１領域又は第２領域の比抵抗を
変化させる場合、不純物密度の少ない高抵抗のＮ−領域
をこれより不純物密度の濃いＮ領域に変化させる例を述
べてきたが、逆導電型の不純物拡散を行い、比抵抗を補
償することにより、又はＮ領域を食刻した後不純物密度
の薄いＮ−シリコンをエピタキシャル成長させることに
よりＮ領域をＮ−領域に変化させてもよい。　第８図は
、Ｎ型のエピタキシャル層２４（第２図（ｄ　）参照）
を形成した模、パワーＭＯ８ＦＥＴを形成する領域２７
に逆導電型のボロンを拡散しＮ領域２７をＮ−領域４０
とした第７の実施例を示す。
又本発明は他の素子分離構造で作られるパワーＭ　ＯＳ
　　Ｆ　Ｅ　Ｔにも適用できることはもちろんである。
　第９図＜ａ　＞はこれまでに述べた実施例と異なるＰ
Ｎ分離法、第９図（ｂ）は自己分離法、第９図（Ｃ）は
誘電体分離法における本発明の半導体装置の実施例を示
すものである。
［発明の効果］ 本発明の複合半導体装置においては、パワーＭＯ８ＦＥ
ｒのドレイン高抵抗領域となる第１領域の比抵抗と、制
御素子を形成する基板となる第２領域の比抵抗とを、そ
れぞれの素子形成に適した値にすることができるので、
集積される各素子の特性を個別素子として作られた素子
特性とすることができる。　これにより従来の複合半導
体装置においてパワーＭＯ８ＦＥＴ部分と制御用素子部
分との基板の比抵抗が同一であるために起こる問題点、
特にパワーＭＯ８ＦＥＴのオン抵抗が大きくなるという
欠点を改善することができると共に、従来に比べてパワ
ーＭＯ３ＦＥＴ部の面積を小さくすることができるため
歩留りの向上及びコストの低減が可能となった。
【図面の簡単な説明】
第１図は本発明の半導体装置の実施例の断面図、第２図
は第１図の半導体装置の製造工程を示す断面図、第３図
ないし第９図は本発明の半導体装置の他の実施例の断面
図、第１０図は従来の半導体装置の断面図である。 １８．１９．２１・・・パワーＭＯ８ＦＥＩのドレイン
低抵抗領域、　２４ａ、２４ｂ・・・制御用半導体素子
形成領域（第２領域）、　２５・−・パワーＭＯ８ＦＥ
Ｔのドレイン高抵抗領域（第１領域）、　５０・・・半
導体基板、　５１・・・パワーＭＯ８ＦＥＴ、　　５２
・・・制御用半導体素子（Ｎ　Ｐ　Ｎ　＋−ランジスタ
）、　５３・・・制御用半導体素子（ＣＭＯＳトランジ
スタ）。 第２図（１） 第２図（２） 第３図 第４図 箪　１’＋　　ｒ２１　　ｉｌ） 第５図（２） 第６図 第７図（１）

Claims (1)

  1. 【特許請求の範囲】 １　高抵抗領域と低抵抗領域とから成るドレイン領域を
    有する電力用絶縁ゲート型電界効果トランジスタと制御
    用半導体素子とを半導体基板にモノリシックに集積して
    成る半導体装置において、電力用絶縁ゲート型電界効果
    トランジスタのドレイン高抵抗領域となる第１領域の比
    抵抗と、制御用素子を形成する基板となる第２領域の比
    抵抗とが異なることを特徴とする半導体装置。 ２　前記半導体基板の第１主面から電力用絶縁ゲート型
    電界効果トランジスタのソース電流を、又第１主面と反
    対側の第２主面からドレイン電流を、それぞれ取り出す
    特許請求の範囲第１項記載の半導体装置。 ３　前記半導体基板の第１主面から電力用絶縁ゲート型
    電界効果トランジスタのソース電流及びドレイン電流を
    それぞれ取り出す特許請求の範囲第１項記載の半導体装
    置。 ４　第１領域及び第２領域のいずれか一方の領域に選択
    的な食刻を行った後、エピタキシャル成長でこの被食刻
    領域を充填することにより、第１領域の比抵抗と第２領
    域の比抵抗とを異なるものにした特許請求の範囲第２項
    又は第３項記載の半導体装置。 ５　第１領域及び第２領域のいずれか一方の領域に不純
    物拡散を行うことにより、第１領域の比抵抗と第２領域
    の比抵抗とを異なるものにした特許請求の範囲第２項又
    は第３項記載の半導体装置。 ６　第１領域の比抵抗を変化させる領域が前記電力用絶
    縁ゲート型電界効果トランジスタのドレイン低抵抗領域
    に達する特許請求の範囲第４項又は第５項記載の半導体
    装置。 ７　第１領域の比抵抗を変化させる領域が前記電力用絶
    縁ゲート型電界効果トランジスタのドレイン低抵抗領域
    に達しない特許請求の範囲第４項又は第５項記載の半導
    体装置。
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