JPS63146298A - 可変語長シフトレジスタ - Google Patents

可変語長シフトレジスタ

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JPS63146298A
JPS63146298A JP61293712A JP29371286A JPS63146298A JP S63146298 A JPS63146298 A JP S63146298A JP 61293712 A JP61293712 A JP 61293712A JP 29371286 A JP29371286 A JP 29371286A JP S63146298 A JPS63146298 A JP S63146298A
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JP
Japan
Prior art keywords
timing signal
read
address decoder
signal
memory cells
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61293712A
Other languages
English (en)
Inventor
Takeo Nakabayashi
中林　竹雄
Masao Nakaya
中屋　雅夫
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
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Priority to US07/130,741 priority patent/US4876670A/en
Priority to DE19873741878 priority patent/DE3741878A1/de
Publication of JPS63146298A publication Critical patent/JPS63146298A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/76—Television signal recording
    • H04N5/907—Television signal recording using static stores, e.g. storage tubes or semiconductor memories

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、可変語長のデータをシフトする可変語長シフ
トレジスタに関するものである。
〔従来の技術〕
第２図は従来の可変語長シフトレジスタを示す系統図で
ある。第２図において、Ｒは１ビツトのレジスタ、１は
ビット長選択回路、８１〜Ｓ８はスイッチである。また
、ＤＩは入力データ、ＤＯは出力データ、ａｌ、ａ２．
ａ３はビット長設定入力信号、ｂ１〜ｂ８はビア）長切
換信号である。
次にこのように構成されたシフトレジスタの動作につい
て説明する。ビット長設定入力信号ａ１１　　ａ２１　
　ａ３がビット長選択回路１に入力され、その結果、ビ
ット長切換信号ｂ１〜ｂ８が出力される。ビット長切換
信号ｂ１〜ｂ８はただひとつだけがレベルｒＨＪであり
、その結果、スイッチ５ｌ−３８のうち対応するただひ
とつのスイッチ２だけが開く。これにより、第２図に示
すシフトレジスタの語長が決定される。
〔発明が解決しようとする問題点〕
従来の可変語長シフトレジスタは以上のように構成され
ているので、ビット長の長さに比例して消費電力が大き
くなるという問題があった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、ビット長が長（なっても消費電
力が増大しない可変語長シフトレジスタを得ることにあ
る。
〔問題点を解決するための手段〕
このような目的を達成するために本発明は、直線状又は
マトリクス状に配置されたメモリセルを有する記憶装置
と、書込みタイミング信号によりメモリセルにシーケン
シャルにアクセスする書込みアドレスデコーダと、書込
みタイミング信号とビット長選択信号とにより自動生成
された読出しタイミング信号によりメモリセルにシーケ
ンシャルにアクセスする読出しアドレスデコーダとを設
けるようにしたものである。
〔作用〕
本発明においては、消費電力を大幅に減少することがで
きる。
〔実施例〕
本発明に係わる可変語長シフトレジスタの一実施例を第
１図に示す。第１図において、２は読出しタイミング信
号発生回路、３は書込みアドレスデコーダ、４は読出し
アドレスデコーダ、５は直線状又はマトリクス状に配置
されたメモリセルを有する記憶装置である。また、ＤＩ
は入力データ、Ｄｏは出力データ、ａ１〜ａｎはビ・ノ
ド長設定人力信号、ＷＴは書込みタイミング信号、ＲＴ
は読出しタイミング信号である。
上記のように構成された可変語長シフトレジスタにおい
ては、読出しタイミング信号発生回路２において、ビッ
ト長設定人力信号ａｌ−ａｎにより、書込みタイミング
信号ＷＴより所定時刻遅れて読出しタイミング信号ＲＴ
が発生し、これにより読出しアドレスデコーダ４が動作
する。したがって、入力データＤＩは、書込みタイミン
グ信号ＷＴによって制御される書込みアドレスデコーダ
３の指定するメモリセルへ順次書き込まれ、所定時刻後
、読出しタイミング信号発生回路２より発生された読出
しタイミング信号ＲＴにより制御される読出しアドレス
デコーダ４の指定するメモリセルより順次読み出され、
出力データＤｏとなる。
以上述べたように、本発明に係わる可変語長シフトレジ
スタは、動作時においても回路全体のごく一部が動作す
るだけであるので、大幅な消費電力低減が期待できる。
また、読出しタイミング信号発生回路２により、読出し
タイミング信号ＲＴが自動的に発生されるので、外部か
らこれを与える必要がない。
なお上記実施例では、入力データは１ビツトシリアルの
データであったが、これは数ビツトパラレルでもよい。
また各種の記憶装置の用途に応じて対応できる。
〔発明の効果〕
以上説明したように本発明は、メモリセルを有する記憶
装置と、書込みタイミング信号によりメモリセルにシー
ケンシャルにアクセスする書込みアドレスデコーダと、
書込みタイミング信号とビット長選択信号とにより自動
生成された読出しタイミング信号によりメモリセルにシ
ーケンシャルにアクセスする読出しアドレスデコーダと
を設けたことにより、動作時においても回路全体のごく
一部が動作するようにできるので、大幅な消費電力の低
減を図ることができる効果がある。また、読出しタイミ
ング信号を自動生成することにより、読出しアドレスデ
コーダの外部からの制御が不要になるという効果もある
。
【図面の簡単な説明】
第１図は本発明に係わる可変語長シフトレジスタの一実
施例を示す系統図、第２図は従来の可変語長シフトレジ
スタを示す系統図である。 ２・・・読出しタイミング信号発生回路、３・・・書込
みアドレスデコーダ、４・・・読出しアドレスデコーダ
、５・・・記憶装置。

Claims (1)

    【特許請求の範囲】
  1. 　直線状又はマトリクス状に配置されたメモリセルを有
    する記憶装置と、書込みタイミング信号により前記メモ
    リセルにシーケンシャルにアクセスする書込みアドレス
    デコーダと、前記書込みタイミング信号とビット長選択
    信号とにより自動生成された読出しタイミング信号によ
    り前記メモリセルにシーケンシャルにアクセスする読出
    しアドレスデコーダとを備えたことを特徴とする可変語
    長シフトレジスタ。
JP61293712A 1986-12-10 1986-12-10 可変語長シフトレジスタ Pending JPS63146298A (ja)

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JP61293712A JPS63146298A (ja) 1986-12-10 1986-12-10 可変語長シフトレジスタ
US07/130,741 US4876670A (en) 1986-12-10 1987-12-09 Variable delay circuit for delaying input data
DE19873741878 DE3741878A1 (de) 1986-12-10 1987-12-10 Variable verzoegerungsschaltung

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