JPS6314440B2 - - Google Patents
Info
- Publication number
- JPS6314440B2 JPS6314440B2 JP57140704A JP14070482A JPS6314440B2 JP S6314440 B2 JPS6314440 B2 JP S6314440B2 JP 57140704 A JP57140704 A JP 57140704A JP 14070482 A JP14070482 A JP 14070482A JP S6314440 B2 JPS6314440 B2 JP S6314440B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- circuit
- parity
- signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 claims description 5
- 230000010354 integration Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 7
- 238000001514 detection method Methods 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は、集積MOS型メモリ回路素子の回路
構成に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a circuit configuration of an integrated MOS type memory circuit element.
従来、一般にアドレス・パリテイ・チエツクを
採用した記憶装置においては、CPUからアドレ
ス信号とアドレス・パリテイ信号を一諸に供給し
てもらう事により記憶装置の入口付近においての
みアドレス信号のパリテイ・チエツクを実施して
いた。従つて、CPU〜記憶装置間におけるアド
レス信号の経路の障害については高い検出能力を
有しているが、記憶装置内のアドレス・パリテ
イ・チエツク回路が接続されている信号線以降の
アドレス信号の経路の障害については全く検出能
力を持たないという欠点があつた。 Conventionally, in a storage device that generally employs an address parity check, the parity check of the address signal is performed only near the entrance of the storage device by having the CPU supply the address signal and address parity signal to all the devices. Was. Therefore, it has a high ability to detect failures in the address signal path between the CPU and the storage device, but the address signal path after the signal line connected to the address parity check circuit in the storage device The drawback was that it had no ability to detect any faults.
第１図は、従来のCPU〜記憶装置間のみの経
路のアドレス信号のパリテイ・チエツクを目的と
した一例のブロツク図で、１はCPU、２は記憶
装置、３はCPUから記憶装置に供給されるアド
レス信号、４は同じくCPUから記憶装置に供給
されるアドレス・パリテイ信号、５はCPUと記
憶装置間のインタフエース制御信号、１０〜〜１
２はアドレス・バツフア回路、１３はCPU１か
らのアドレス信号３からパリテイ信号を発生する
パリテイ発生回路１４と、CPU１からのアドレ
ス・パリテイ信号４と前記パリテイ発生回路１４
の出力とを比較する比較回路１５とから成るアド
レスパリテイ・チエツク回路、１６は記憶装置２
内の種々の制御信号を発生している制御回路、２
０は集積MOS型メモリ回路素子、３０〜３３は
アドレス・バツフア回路（AB3）１２と集積
MOS型メモリ回路素子２０等から成るメモリ・
カードをそれぞれ示す。 Figure 1 is a block diagram of an example for the purpose of parity checking of the address signal on the path only between the conventional CPU and the storage device, where 1 is the CPU, 2 is the storage device, and 3 is the address signal supplied from the CPU to the storage device. 4 is an address parity signal also supplied from the CPU to the storage device, 5 is an interface control signal between the CPU and the storage device, 10 to 1
2 is an address buffer circuit; 13 is a parity generation circuit 14 that generates a parity signal from the address signal 3 from the CPU 1; and an address parity signal 4 from the CPU 1 and the parity generation circuit 14.
an address parity check circuit 16 consisting of a comparator circuit 15 for comparing the output of the memory device 2;
a control circuit generating various control signals within the
0 is an integrated MOS type memory circuit element, 30 to 33 are integrated with address buffer circuit (AB3) 12
A memory device consisting of 20 MOS type memory circuit elements, etc.
Show each card.
このような従来の記憶装置のパリテイ・チエツ
ク方式では、CPU〜記憶装置間のアドレス信号
の経路のみのパリテイ・チエツクのため、記憶装
置２がCPU１からアクセスされた時にアドレス
信号の障害が例えば第１図点で発生した場合に
は、障害の存在するアドレス信号３とCPUから
供給される正常なアドレス・パリテイ信号４を入
力とするアドレス・パリテイ・チエツク回路１３
は障害を検出できる。しかし、アドレス信号の障
害が第１図点又は点で発生した場合は、
CPU〜記憶装置間における経路のアドレス信号
は正常なためアドレス・パリテイ・チエツク回路
１３は点又は点の異常を検出できない。 In such a conventional parity check method for a storage device, the parity is checked only for the address signal path between the CPU and the storage device. If the problem occurs at the point in the figure, the address parity check circuit 13 receives the address signal 3 where the fault exists and the normal address parity signal 4 supplied from the CPU.
can detect failures. However, if the address signal failure occurs at a point or points in Figure 1,
Since the address signal on the path between the CPU and the storage device is normal, the address parity check circuit 13 cannot detect any point or point abnormality.
又、アドレス・バツフア回路１０〜１３の数量
は、集積MOS型メモリ回路素子２０の数量増加
に比例する性格を有しているため、年々記憶装置
の記憶容量が増加する一方の状況下においては、
集積MOS型メモリ回路素子２０についで多数使
用されるに至つている。従つて、信頼性低下の大
きな要因がアドレス・バツフア回路にあるにもか
かわらず、第１図の従来のパリテイ・チエツク方
式は何ら効果がなかつた。 Furthermore, since the number of address buffer circuits 10 to 13 is proportional to the increase in the number of integrated MOS memory circuit elements 20, under the circumstances where the storage capacity of storage devices is increasing year by year,
It has come to be used in large numbers next to the integrated MOS type memory circuit element 20. Therefore, even though the address buffer circuit is a major factor in reducing reliability, the conventional parity check method shown in FIG. 1 has no effect at all.
本発明は、記憶装置のアドレス・パリテイ・チ
エツク回路をCPUからのアドレス信号の受入れ
口に設けるのではなく、記憶装置内のアドレス信
号経路の末端の集積MOS型メモリ回路素子内に
設けることにより、CPU〜記憶装置間のアドレ
ス信号の障害だけではなく、CPUから集積MOS
型メモリ回路素子内に至るアドレス信号のほぼ全
ての経路の障害を検出しようとするものである。 According to the present invention, the address parity check circuit of the memory device is not provided at the receiving port of the address signal from the CPU, but is provided in the integrated MOS type memory circuit element at the end of the address signal path in the memory device. Not only the failure of the address signal between the CPU and the storage device, but also the failure of the integrated MOS from the CPU to the
This method attempts to detect failures in almost all paths of address signals leading into the memory circuit element.
また集積MOSメモリ回路素子内に設けたアド
レス・パリテイ・チエツク回路の出力は新たに出
力端子を設けるのではなく、集積MOSメモリ回
路素子が書込（ライト）動作時間中は全期間、又
読出動作（リード）／読出動作後書込（リード・
モデイフアイ・ライト）時間中は前半の期間全く
使用していない読出データ端子を時分割で空いて
いる前半を使用することにより、端子の増加を避
けると共に端子及び空き時間の有効活用をはか
り、更に従来の集積MOS型メモリ回路素子との
互換性を保つように考りよした。 In addition, the output of the address parity check circuit provided in the integrated MOS memory circuit element is not provided with a new output terminal, but is output during the entire write operation time of the integrated MOS memory circuit element, and during the read operation. (Read)/Write after read operation (Read/
Modify Write) By using the read data terminals that are not used at all during the first half of the time in the first half of the time, which is free, the increase in the number of terminals can be avoided and the terminals and free time can be used effectively. The design was designed to maintain compatibility with integrated MOS type memory circuit elements.
次に本発明の実施例について図面を参照して説
明する。 Next, embodiments of the present invention will be described with reference to the drawings.
第２図はこの発明の集積MOS型メモリ回路素
子の一実施例を示している。 FIG. 2 shows an embodiment of the integrated MOS type memory circuit element of the present invention.
第２図において、アドレス（A0〜Ao）１００、
ロウ・アドレス・ストローブ（）１１０、
カラム・アドレス・ストローブ（）１２０、
ライト・イネーブル（）１３０、書込データ
（DIN）１４０を入力、読出データ（DOUT）１５０
を出力とし、RASクロツク発生回路２１、ロ
ウ・アドレス・ラツチ回路２２、CASクロツク
発生回路２３、カラム・アドレス・ラツチ回路２
４、ライト・クロツク発生回路２５、データ入力
ラツチ回路２６、デコーダ、メモリ・セル、セン
ス・アンプ等から成るメモリ・セル・マトリツク
ス２７、データ出力ラツチ回路２８から構成され
る一般的構成要素からなる集積MOS型メモリ回
路素子を示しており、ロウ・アドレス・ラツチ回
路２２の出力（Ｘ）とカラム・アドレス・ラツチ
回路２４の出力（Ｙ）を入力とするパリテイ発生
回路４０、パリテイ発生回路４０から出力される
パリテイ信号（Ｚ）を読出データ（DOUT）１５０
に出力するゲート回路（３ステート）５０、ゲー
ト回路５０の開閉タイミング信号（Ｗ）を発生す
るパリテイ出力タイミング発生回路６０から成る
アドレス・パリテイ発生回路７０が新しく追加さ
れている。 In FIG. 2, addresses (A 0 to A o ) 100,
row address strobe () 110,
column address strobe () 120,
Input write enable () 130, write data (D IN ) 140, read data (D OUT ) 150
The output is RAS clock generation circuit 21, row address latch circuit 22, CAS clock generation circuit 23, column address latch circuit 2.
4. An integrated circuit consisting of general components consisting of a write clock generation circuit 25, a data input latch circuit 26, a memory cell matrix 27 consisting of a decoder, a memory cell, a sense amplifier, etc., and a data output latch circuit 28. A MOS type memory circuit element is shown, and the parity generation circuit 40 receives the output (X) of the row address latch circuit 22 and the output (Y) of the column address latch circuit 24 as input, and the output from the parity generation circuit 40. Read out the parity signal (Z) and read the data (D OUT ) 150
An address/parity generation circuit 70 is newly added, which includes a gate circuit (3-state) 50 that outputs an output to the gate circuit 50, and a parity output timing generation circuit 60 that generates an open/close timing signal (W) for the gate circuit 50.
又、第３図は第２図に示された本発明の一実施
例での集積MOS型メモリ回路素子の動作を説明
するための波形図である。第３図において、波形
１００，１１０，１２０，１５０は第２図と同様
それぞれアドレス（A0〜Ao）、ロウアドレス・ス
トローブ（）、カラム・アドレス・ストロー
ブ（）、読出データ（DOUT）の波形を示して
いる。 Further, FIG. 3 is a waveform diagram for explaining the operation of the integrated MOS type memory circuit element in one embodiment of the present invention shown in FIG. 2. In FIG. 3, waveforms 100, 110, 120, and 150 correspond to address (A 0 to A o ), row address strobe ( ), column address strobe ( ), and read data (D OUT ), respectively, as in FIG. 2. The waveform of
以下第３図の波形図により第２図の本発明の実
施例を示す。集積MOS型メモリ回路素子の動作
としては、書込動作（ライト）、読出動作（リー
ド）、読出動作後書込動作（リード・モデイフア
イ・ライト）、リフレツシユ動作等があるがここ
では代表的な読出動作（リード）の場合について
説明する。 The embodiment of the present invention shown in FIG. 2 will be described below with reference to the waveform diagram shown in FIG. The operations of integrated MOS memory circuit elements include write operation (write), read operation (read), write operation after read operation (read-modify-write), and refresh operation. The case of operation (read) will be explained.
まず、波形１００即ちアドレス（A0〜Ao）が
ロウ・アドレス情報とカラム・アドレス情報が時
分割で与えられる（２回転送）と波形１１０に示
すロウ・アドレス・ストローブ（）の立下
りによりロウ・アドレス情報が第２図に示すロ
ウ・アドレス・ラツチ回路２２でラツチされ、つ
いで波形１２０に示すカラム・アドレス・ストロ
ーブ（）の立下りによりカラム・アドレス
情報が同じく第２図に示すカラム・アドレス・ラ
ツチ回路２４でラツチされる。第２図に示すロ
ウ・アドレス・ラツチ回路２２とカラム・アドレ
ス・ラツチ回路２４の出力（Ｘ、Ｙ）を第３図に
波形Ｘ，Ｙとしてそれぞれ示す。 First, waveform 100, that is, addresses (A 0 to A o ), is given by row address information and column address information in a time-sharing manner (transferred twice), and by the fall of the row address strobe () shown in waveform 110. The row address information is latched by the row address latch circuit 22 shown in FIG. 2, and then the column address information is latched by the row address latch circuit 22 shown in FIG. It is latched by the address latch circuit 24. The outputs (X, Y) of the row address latch circuit 22 and column address latch circuit 24 shown in FIG. 2 are shown as waveforms X and Y in FIG. 3, respectively.
波形Ｘ，Ｙ即ちロウ・アドレスとカラム・アド
レスが入力されるとパリテイ発生回路（第２図４
０）はパリテイ信号（第２図Ｚ）を出力する。パ
リテイ信号を波形Ｚに示す。波形Ｘ，Ｙは同時に
メモリ・セル・マトリツクス（第２図２７）に与
えられ、指定されたアドレスから読出情報が出力
されデータ出力ラツチ回路（第２図２８）でラツ
チされる。データ出力ラツチ回路（第２図２８）
によりラツチされた読出情報は読出データ
（DOUT）端子（第２図１５０）に出力される。波
形１５０は参考のため従来の場合、即ち集積
MOS型メモリ回路素子にアドレス・パリテイ発
生回路が内蔵されていない時の読出データを示
す。波形１５０から良く判るように波形１２０の
カラム・アドレス・ストローブの立下りか
らTCAC（一般に100〜200ns程度）の期間読出デー
タ（DOUT）端子には何も出力されていない（ハ
イ・インピーダンス状態）。 When the waveforms X and Y, that is, the row address and column address, are input, the parity generation circuit (Figure 2
0) outputs a parity signal (Z in FIG. 2). The parity signal is shown in waveform Z. Waveforms X and Y are simultaneously applied to the memory cell matrix (FIG. 2, 27), and read information is output from the designated address and latched by the data output latch circuit (FIG. 2, 28). Data output latch circuit (Figure 2 28)
The read information latched by is output to the read data (D OUT ) terminal (150 in FIG. 2). Waveform 150 is for reference in the conventional case, that is, integrated
This shows read data when the MOS type memory circuit element does not have a built-in address/parity generation circuit. As can be clearly seen from waveform 150, nothing is output to the read data (D OUT ) terminal for a period of T CAC (generally about 100 to 200 ns) from the fall of the column address strobe in waveform 120 (high impedance state). ).
本発明は、この読出データ（DOUT）端子１５０
に何も出力されていない期間をパリテイ情報を出
力するために利用しようとするものである。波形
１５０′は本発明の場合の読出データ（DOUT）を
示す。波形１５０′から明らかなように、データ
出力ラツチ回路（第２図２８）から読出情報が出
力される以前にパリテイ発生回路（第２図４０）
からのパリテイ信号（Ｚ）を出力している。時分
割で出力するためにゲート回路（第２図５０）に
タイミング信号（Ｗ）をパリテイ出力タイミング
発生回路（第２図６０）から与えている。このタ
イミング信号を波形Ｗに示す。 The present invention uses this read data (D OUT ) terminal 150
The purpose is to use the period during which nothing is output in order to output parity information. Waveform 150' shows read data (D OUT ) in the case of the present invention. As is clear from the waveform 150', the parity generation circuit (FIG. 2 40) is activated before the read information is output from the data output latch circuit (FIG. 2 28).
It outputs a parity signal (Z) from A timing signal (W) is applied to the gate circuit (50 in FIG. 2) from a parity output timing generation circuit (60 in FIG. 2) for time-division output. This timing signal is shown in waveform W.
第４図に第２図に示した本発明一実施の集積
MOS型メモリ回路素子を使用した記憶装置の例
を示す。第４図において、１，２，３，４，５，
１０〜１２，１６は第１図の従来例と同様それぞ
れCPU１、記憶装置２、アドレス信号３、アド
レス・パリテイ信号４、インタフエース制御信号
５、アドレス・バツフア回路１０〜１２、制御回
路１６を示しており、６はCPU１へのデータ出
力信号、１７はデータ出力バツフア回路、２０′0
〜２０′15は第２図に示した本発明一実施例の集
積MOS型メモリ回路素子、３０′〜３３′は本発
明の集積MOS型メモリ回路素子２０′とアドレ
ス・バツフア回路１２等（他の制御信号は省略）
からなるメモリ・カード、８０はCPU１から供
給されるアドレス・パリテイ信号４とメモリ・カ
ード３０′〜３３′から出力データ・バス信号線１
８を経由して送られてくるパリテイ信号を比較す
る回路（COMP）からなるアドレス・パリテ
イ・エラー検出回路をそれぞれ示す。 Figure 4 shows an accumulation of implementations of the present invention shown in Figure 2.
An example of a storage device using a MOS type memory circuit element is shown. In Figure 4, 1, 2, 3, 4, 5,
Reference numerals 10 to 12 and 16 respectively indicate a CPU 1, a storage device 2, an address signal 3, an address parity signal 4, an interface control signal 5, address buffer circuits 10 to 12, and a control circuit 16, as in the conventional example shown in FIG. 6 is a data output signal to CPU1, 17 is a data output buffer circuit, 20' 0
20' to 15 are integrated MOS memory circuit elements according to an embodiment of the present invention shown in FIG. 2, and 30' to 33' are integrated MOS memory circuit elements 20' and address buffer circuit 12, etc. control signals are omitted)
80 is an address parity signal 4 supplied from the CPU 1 and an output data bus signal line 1 from the memory cards 30' to 33'.
The address, parity, and error detection circuits each include a circuit (COMP) that compares the parity signals sent via 8.
第１図の従来例の記憶装置の構成と比較すれば
明確なように本発明の一実施例による第４図の構
成では、CPU１から受取りそして分配されてい
るアドレス信号３は、全ての経路の末端（集積
MOS型メモリ回路素子内）でパリテイ信号が作
られているために、アドレス信号の経路のいかな
る個所の障害でも検出できる。例えば、第４図に
おいてメモリ・カード３０′の中の２０′0〜２
０′7（１バイト巾）の集積MOS型メモリ回路素子
が選択されている時、点、点、点のいずれ
の位置にアドレス信号の障害があつても、集積
MOS型メモリ回路素子２０′0〜２０′7で作られ
たパリテイ信号とCPU１からのアドレス・パリ
テイ信号４とをアドレス・パリテイ・エラー検出
回路８０で比較すれば全て不一致となり、障害が
存在することが検出できる。 As is clear from a comparison with the conventional storage device configuration shown in FIG. 1, in the configuration shown in FIG. Terminal (accumulation)
Since the parity signal is generated in the MOS type memory circuit (inside the MOS memory circuit element), a failure anywhere in the address signal path can be detected. For example, in FIG .
When an integrated MOS type memory circuit element of 0' 7 (1 byte width) is selected, no matter where there is a failure in the address signal at the point, point, or point, the integrated
When the parity signals generated by the MOS type memory circuit elements 20' 0 to 20' 7 and the address parity signal 4 from the CPU 1 are compared by the address parity error detection circuit 80, they all match, indicating that a fault exists. can be detected.
このように本発明のアドレス・パリテイ発生回
路を内蔵した集積MOS型メモリ回路素子を使用
すれば、記憶装置のメモリ・カードはそのままで
従来のアドレス・パリテイ・チエツク回路部をわ
ずかに変更することにより、大幅に保守性の高い
記憶装置を実現できる。又、前述のように近年記
憶装置の記憶容量の増大は天井知らずの感があ
り、記憶容量が増加すれば集積MOS型メモリ回
路素子数も増加し、更にアドレス・バツフア回路
の数も比例して増加する。その為アドレス・バツ
フア回路の障害発生の確率も増大してきているの
で無視できなくなつている。このような状況下に
おいて、本発明に示した如くアドレス信号経路の
末端即ち集積MOS型メモリ回路素子内にパリテ
イ信号を発生する回路を持込むことは非常に有効
かつ確実な方式と言える。 In this way, if an integrated MOS type memory circuit device incorporating the address parity generation circuit of the present invention is used, the memory card of the storage device can be used as is, and the conventional address parity check circuit section can be slightly modified. , it is possible to realize a storage device with significantly higher maintainability. Furthermore, as mentioned above, the increase in the storage capacity of storage devices in recent years seems to have reached a limitless limit.As the storage capacity increases, the number of integrated MOS memory circuit elements also increases, and the number of address buffer circuits also increases proportionally. To increase. For this reason, the probability of failure occurring in the address buffer circuit is increasing and cannot be ignored. Under such circumstances, it can be said that it is a very effective and reliable method to incorporate a circuit for generating a parity signal at the end of the address signal path, that is, within the integrated MOS type memory circuit element, as shown in the present invention.
又、第２図、第３図に示したように本発明はデ
ータ出力（DOUT）端子が時間的に空いている（ハ
イ・インピーダンス状態）期間をうまく利用して
パリテイ信号を出力しているので端子の増加を必
要とせず従来の集積MOS型メモリ回路素子と全
く互換性を保つている。従つて、本集積MOS型
メモリ回路素子の使用者にとつても使い易い回路
素子である。尚、従来の集積MOS型メモリ回路
素子に本発明部分のパリテイ信号発生回路を追加
内蔵させることは、全体の素子数から見れば微々
たる素尺の増加で実現でき、高集積大容量化が進
められている中において、本パリテイ信号発生回
路の追加は集積MOS型メモリ回路素子単体で見
ても信頼性の向上を期待できる有効な手段であ
る。 Furthermore, as shown in FIGS. 2 and 3, the present invention outputs a parity signal by effectively utilizing the period when the data output (D OUT ) terminal is temporally vacant (high impedance state). Therefore, it does not require an increase in the number of terminals and is fully compatible with conventional integrated MOS type memory circuit elements. Therefore, the present integrated MOS type memory circuit device is a very easy-to-use circuit device for users. Incidentally, adding the parity signal generation circuit of the present invention to a conventional integrated MOS type memory circuit element can be achieved with a slight increase in the element size compared to the total number of elements, and the trend toward higher integration and larger capacity is progressing. Given the current situation, the addition of this parity signal generation circuit is an effective means that can be expected to improve the reliability of the integrated MOS memory circuit element alone.
本発明は以上説明したように、集積MOS型メ
モリ回路素子に出力端子を増加しないでパリテイ
発生回路を内蔵したので、本集積MOS型メモリ
回路素子を使用した記憶装置においては、メモ
リ・セル・マトリツクスを除く全ての個所のアド
レス障害の検出が可能となり、又従来の集積
MOS型メモリ回路素子と何ら物理的、電気的に
区別なく使用できる効果・特徴がある。 As explained above, the present invention incorporates a parity generation circuit into an integrated MOS type memory circuit element without increasing the number of output terminals. It is now possible to detect address failures at all locations except for
It has the effect and characteristics that it can be used physically and electrically without any distinction from MOS type memory circuit elements.
第１図は従来の集積MOS型メモリ回路素子を
使用した記憶装置の一ブロツク図、第２図及び第
３図は本発明に係る集積MOS型メモリ回路素子
の一実施例のブロツク図と波形図、第４図は本発
明の集積MOS型メモリ回路素子を使用した記憶
装置の一例のブロツク図である。
１…CPU、２…記憶装置、３…アドレス信号、
４…アドレス・パリテイ信号、５…インタフエー
ス制御信号、６…データ出力信号、１０〜１２…
アドレス・バツフア回路、１３…アドレス・パリ
テイ・チエツク回路、１４，４０…パリテイ発生
回路、１５…比較回路、１６…制御回路、１７…
データ出力バツフア回路、１８…出力データ・バ
ス信号線、２０，２０′0〜２０′15…集積MOS型
メモリ回路素子、２１…クロツク発生回路、
２２…ロウ・アドレス・ラツチ回路、２３…
CASクロツク発生回路、２４…カラム・アドレ
ス・ラツチ回路、２５…ライト・クロツク発生回
路、２６…データ入力ラツチ回路、２７…メモ
リ・セル・マトリツクス、２８…データ出力ラツ
チ回路、３０〜３３，３０′〜３３′…メモリ・カ
ード、５０…ゲート回路、６０…パリテイ出力タ
イミング発生回路、７０…アドレス・パリテイ発
生回路、８０…パリテイ・エラー検出回路、１０
０…アドレス、１１０…ロウ・アドレス・ストロ
ーブ、１２０…カラム・アドレス・ストローブ、
１３０…ライト・イネーブル、１４０…書込デー
タ、１５０…読出データ。
FIG. 1 is a block diagram of a storage device using a conventional integrated MOS memory circuit element, and FIGS. 2 and 3 are block diagrams and waveform diagrams of an embodiment of an integrated MOS memory circuit element according to the present invention. , and FIG. 4 is a block diagram of an example of a memory device using the integrated MOS type memory circuit element of the present invention. 1...CPU, 2...Storage device, 3...Address signal,
4...Address parity signal, 5...Interface control signal, 6...Data output signal, 10-12...
Address buffer circuit, 13... Address parity check circuit, 14, 40... Parity generation circuit, 15... Comparison circuit, 16... Control circuit, 17...
Data output buffer circuit, 18... Output data bus signal line, 20, 20' 0 to 20' 15 ... Integrated MOS type memory circuit element, 21... Clock generation circuit,
22...Row address latch circuit, 23...
CAS clock generation circuit, 24... Column address latch circuit, 25... Write clock generation circuit, 26... Data input latch circuit, 27... Memory cell matrix, 28... Data output latch circuit, 30 to 33, 30'~33'...Memory card, 50...Gate circuit, 60...Parity output timing generation circuit, 70...Address parity generation circuit, 80...Parity error detection circuit, 10
0... Address, 110... Row address strobe, 120... Column address strobe,
130...Write enable, 140...Write data, 150...Read data.
Claims (1)
ローブ（）、カラム・アドレス・ストローブ
（）、ライト・イネーブル（）、書込デー
タ（DIN）の入力信号と読出データ（DOUT）の出
力信号とを有するアドレス２回転送方式の集積
MOS型メモリ回路素子であつて、前記入力信号
のアドレス（A0〜Ao）の情報を入力とするアド
レス・パリテイ発生回路を備え、該アドレス・パ
リテイ発生回路の出力のパリテイ信号を前記出力
信号の読出データ端子に出力することを特徴とす
る集積MOS型メモリ回路素子。1 Address (A 0 to A o ), row address strobe ( ), column address strobe ( ), write enable ( ), write data (D IN ) input signals, and read data (D OUT ) input signals. Integration of address double transfer method with output signal
A MOS type memory circuit element, which includes an address/parity generation circuit that inputs address information (A 0 to A o ) of the input signal, and uses a parity signal output from the address/parity generation circuit as the output signal. An integrated MOS type memory circuit element characterized in that it outputs to a read data terminal of.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57140704A JPS5930300A (en) | 1982-08-13 | 1982-08-13 | Integrated mos memory circuit element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57140704A JPS5930300A (en) | 1982-08-13 | 1982-08-13 | Integrated mos memory circuit element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5930300A JPS5930300A (en) | 1984-02-17 |
| JPS6314440B2 true JPS6314440B2 (en) | 1988-03-30 |
Family
ID=15274786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57140704A Granted JPS5930300A (en) | 1982-08-13 | 1982-08-13 | Integrated mos memory circuit element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5930300A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009211797A (en) * | 2008-02-29 | 2009-09-17 | Hynix Semiconductor Inc | Semiconductor element |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4825416A (en) * | 1986-05-07 | 1989-04-25 | Advanced Micro Devices, Inc. | Integrated electronic memory circuit with internal timing and operable in both latch-based and register-based systems |
| US5392302A (en) * | 1991-03-13 | 1995-02-21 | Quantum Corp. | Address error detection technique for increasing the reliability of a storage subsystem |
| US5311520A (en) * | 1991-08-29 | 1994-05-10 | At&T Bell Laboratories | Method and apparatus for programmable memory control with error regulation and test functions |
-
1982
- 1982-08-13 JP JP57140704A patent/JPS5930300A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009211797A (en) * | 2008-02-29 | 2009-09-17 | Hynix Semiconductor Inc | Semiconductor element |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5930300A (en) | 1984-02-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6154860A (en) | High-speed test system for a memory device | |
| US6349390B1 (en) | On-board scrubbing of soft errors memory module | |
| US5872790A (en) | ECC memory multi-bit error generator | |
| US6311299B1 (en) | Data compression circuit and method for testing embedded memory devices | |
| JPS59162700A (en) | Computer system having dynamic memory | |
| JPS63202000A (en) | Address line test | |
| JPS6314440B2 (en) | ||
| US5673419A (en) | Parity bit emulator with write parity bit checking | |
| US5355377A (en) | Auto-selectable self-parity generator | |
| JP3728356B2 (en) | Semiconductor device | |
| US6636943B1 (en) | Method for detecting continuity modules in a direct Rambus DRAM subsystem | |
| JPH0778231A (en) | Memory card | |
| JPS63241649A (en) | Microcomputer system | |
| EP0923080B1 (en) | Burst length discriminating circuit for use in synchronous semiconductor memory and having a predetermined initialized state of power-up | |
| JP2699640B2 (en) | Electronic circuit using radiation recognition circuit | |
| JP2741887B2 (en) | Semiconductor device with special test function circuit | |
| TW407283B (en) | Embedded memory device and its burn-in method | |
| US5586129A (en) | Parity bit memory simulator | |
| JPS6044700B2 (en) | Configuration error detection device | |
| JP3518012B2 (en) | External solid-state storage device | |
| JP2697393B2 (en) | Reset circuit | |
| KR0122759B1 (en) | The emulation circuit for parity storage d-ram | |
| JPS63239545A (en) | Memory error detecting circuit | |
| JPH04369711A (en) | Electronic disk sub-system | |
| JPH0264726A (en) | Information processor to connect external memory device |