JPS63121962A - Data transfer system for asynchronous data - Google Patents
Data transfer system for asynchronous dataInfo
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- JPS63121962A JPS63121962A JP26756686A JP26756686A JPS63121962A JP S63121962 A JPS63121962 A JP S63121962A JP 26756686 A JP26756686 A JP 26756686A JP 26756686 A JP26756686 A JP 26756686A JP S63121962 A JPS63121962 A JP S63121962A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ユニット間のデータ転送番ζ係り、特に少量
低速なデータ転送を安価に行なう場合屹好適な非同期デ
ータ転送方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a data transfer number ζ between units, and particularly relates to an asynchronous data transfer system suitable for transferring small amounts of low-speed data at low cost.
従来、ユニット間でデータの送受を行なう場合は、特開
昭６０−１７８５５９号１％開昭６０−１７６１６５号
。Conventionally, when transmitting and receiving data between units, Japanese Patent Laid-Open No. 60-178559 and 1% No. 60-176165.
特開昭６０−４５８５８号、特開昭５９−９５７５３号
公報に記載されているように、データ転送を制御する信
号線を設け、また、そのインタフェースを持つ専用デバ
イス例えばＧＰＩＢインタフェース素子を設けている。As described in JP-A-60-45858 and JP-A-59-95753, a signal line for controlling data transfer is provided, and a dedicated device having the interface, such as a GPIB interface element, is provided. .
更に、インタフェース素子を制御するためのソフトも必
要である。Furthermore, software is also required to control the interface elements.
上記従来技術は、高速大容量データ転送用に開発されて
おり、少量低速のデータ転送に関しては配慮していない
。このため、少量低速なデータ転送を行なう場合は、１
バイト当りの開発費用が非常に高価になるという問題が
ある。The above-mentioned conventional technology has been developed for high-speed, large-capacity data transfer, and does not take into account small-quantity, low-speed data transfer. Therefore, when transferring a small amount of data at low speed, 1
There is a problem that the development cost per byte becomes very high.
本発明の目的は、少量低速のデータ転送を信頼性を低下
させることなく安価に行なえる非同期データ転送方式を
提供することにある。An object of the present invention is to provide an asynchronous data transfer method that can transfer small amounts of low-speed data at low cost without reducing reliability.
上記目的は、データ伝送路として送信専用バスと受信専
用バスを設け、この受信専用バスにデータ保持回路を設
けることにより、達成される。The above object is achieved by providing a transmission-only bus and a reception-only bus as data transmission paths, and providing a data holding circuit on the reception-only bus.
データ伝送路を送信方向、受信方向に分けたことにより
、データ伝送路上でのデータの衝突が発生しない。才た
、データ受信伝送路（バス）の終端にデータ保持回路を
設け、データ送信部より送出されたデータをデータ受信
側データ保持回路が記憶するので、データ送信部とデー
タ受信部間でデータ消えが発生しない。以上により、高
い信頼度でデータ転送が実現できる。By dividing the data transmission path into the transmission direction and the reception direction, data collisions do not occur on the data transmission path. A data holding circuit is provided at the end of the data receiving transmission line (bus), and the data receiving side data holding circuit stores the data sent from the data transmitting section, so data is not lost between the data transmitting section and the data receiving section. does not occur. With the above, data transfer can be achieved with high reliability.
以下、本発明の一実施例を第１図から第３図により説明
する。An embodiment of the present invention will be described below with reference to FIGS. 1 to 3.
第１図は本実施例に２ける非同期データ転送方式のシス
テム構成を示す図である。データ送信部１は、データ送
信部１を全体的に総括制御するＣＰＵ２と、ＣＰＵ２に
アドレスバスＡを介して接続され、データ送信回路４．
データ受信回路５゜アドレス送信回路６を制御するアド
レス選択回路３と、ＣＰＵ２にデータバスＢを介して接
続されたデータ送信回路４．データ受信回路５．アドレ
ス送信回路６から構成されている。他方、データ受信部
７は、データ受信部７を全体的に総括制御するＣＰＵ８
と、ＣＰＵ８にデータバスエを介して接続されたデータ
保持回路９及びデータ送信回路】０と、ＣＰＵ８にアド
レスバスＪを介して接続され、データ受信回路９．デー
タ送信回路１０をアドレス選択回路１１からの出力と論
理積をとって制御するアドレス選択回路１２から構成さ
れている。FIG. 1 is a diagram showing a system configuration of an asynchronous data transfer method according to the second embodiment. The data transmitting section 1 is connected to a CPU 2 that controls the entire data transmitting section 1 via an address bus A, and is connected to a data transmitting circuit 4.
Data reception circuit 5゜Address selection circuit 3 for controlling address transmission circuit 6; Data transmission circuit 4 connected to CPU 2 via data bus B. Data receiving circuit 5. It is composed of an address transmitting circuit 6. On the other hand, the data receiving section 7 is operated by a CPU 8 that controls the data receiving section 7 as a whole.
, a data holding circuit 9 and a data transmitting circuit connected to the CPU 8 via a data bus J; and a data receiving circuit 9 connected to the CPU 8 via an address bus J. It is composed of an address selection circuit 12 that controls the data transmission circuit 10 by performing an AND operation with the output from the address selection circuit 11.
データ送信部】とデータ受信部７とは、各々８線から成
るデータ送信バス（受信部７側からみると受信バス）Ｆ
、データ受信バスＧ、アドレス送出バスＨを介して接続
されている。The data transmitting section] and the data receiving section 7 each have a data transmitting bus (receiving bus when viewed from the receiving section 7 side) consisting of 8 wires F.
, a data reception bus G, and an address transmission bus H.
次に、第２図のタイミングチャート、第３図の７０−チ
ャートを参照して、第１図に示す回路の動作を詳しく説
明する。まず、データ送信部１のＣＰＵ２からデータ受
信部７に割付けられたアドレス園をデータバスＥに送出
するとともに、アドレスバスＡを介してアドレス（イ）
をアドレス選択回路３に送出し、アドレス送信回路６を
起動する。Next, the operation of the circuit shown in FIG. 1 will be described in detail with reference to the timing chart in FIG. 2 and the chart 70 in FIG. 3. First, the address field allocated to the data receiving section 7 is sent from the CPU 2 of the data transmitting section 1 to the data bus E, and the address (A) is sent via the address bus A.
is sent to the address selection circuit 3, and the address transmission circuit 6 is activated.
アドレス選択回路３により起動されたアドレス送信回路
６は、データバスＥ上に有るデータに）を、灰にアドレ
ス選択回路３により起動されるまでデータ受信部７にア
ドレス送出バスＨを介して送出する。その後、データ送
信部１のＣＰＵ２は、データ受信部７に送出するデータ
（ホ）をデータバスＥに送出するとともに、アドレスバ
スＡを介してアドレス（ロ）をアドレス選択回路３に送
出し、データ送信部＆！４を起動する。アドレス選択回
路３により起動されたデータ送信回路４は、データバス
Ｅ上に有るデータ（ホ）を次にアドレス選択回路３によ
り起動されるまで、データ受信部７にデータ送出バスＦ
を介して送出する。The address transmission circuit 6 activated by the address selection circuit 3 sends the data on the data bus E to the data reception section 7 via the address transmission bus H until it is finally activated by the address selection circuit 3. . Thereafter, the CPU 2 of the data transmitter 1 sends the data (e) to be sent to the data receiver 7 to the data bus E, and also sends the address (b) to the address selection circuit 3 via the address bus A. Transmission section &! Start 4. The data transmission circuit 4 activated by the address selection circuit 3 transfers the data (E) on the data bus E to the data transmission bus F until the next activation by the address selection circuit 3.
Send via.
他方、データ受信部７のＣＰＵ８は、アドレス選択回路
１２を起動し、この回路１２からの選択信号と、データ
送信部１のアドレス送信回路６により起動されるアドレ
ス選択回路１１の出力信号との論理積子こよりデータ保
持回路９を起動する。この時ニオいて、データ送信部１
のアドレス送信回路６の出力アドレスがデータ受信部７
に割付けられたアドレスと異なる場合、ＣＰＵ５はデー
タ保持回路９を起動できない。ＣＰＵ８により起動され
たデータ保持回路９は、バス９を通して入力してくるデ
ータを記憶し、記憶したデータをデータバスエを介して
ＣＰＵ８にデータを送出する。ＣＰＵ８は、該データを
データ送信回路１０に送出しデータ送信回路１０を起動
する。ＣＰＵ８により起動されたデータ送信回路１０は
、次にＣＰＵ８により起動されるまでデータをデータ受
信バスＧを介してデータ送信部１に返送する。データ送
信部ｌのＣＰＵ２は、データ受信部７から返送されてき
たデータをデータ受信回路５を通して読み込み、読み込
んだデータとデータ受信部７に送出したデータとを比較
し、一致したならばデータ転送を終了し全データを繰り
返し転送する。On the other hand, the CPU 8 of the data receiving section 7 activates the address selection circuit 12 and compares the logic between the selection signal from this circuit 12 and the output signal of the address selection circuit 11 activated by the address transmission circuit 6 of the data transmission section 1. The data holding circuit 9 is activated from the stack. At this time, the data transmitter 1
The output address of the address transmitting circuit 6 is sent to the data receiving section 7.
If the address is different from the address assigned to the CPU 5, the CPU 5 cannot activate the data holding circuit 9. The data holding circuit 9 activated by the CPU 8 stores the data input through the bus 9, and sends the stored data to the CPU 8 through the data bus. The CPU 8 sends the data to the data transmission circuit 10 and activates the data transmission circuit 10. The data transmitting circuit 10 activated by the CPU 8 returns data to the data transmitting section 1 via the data receiving bus G until it is activated next by the CPU 8. The CPU 2 of the data transmitting section 1 reads the data returned from the data receiving section 7 through the data receiving circuit 5, compares the read data with the data sent to the data receiving section 7, and if they match, transfers the data. Complete and transfer all data repeatedly.
以−ヒにより、データ送信部１．データ受信部７間のデ
ータ転送において、データの衝突、タイミングの不一致
によるデータ化け、データ消え等の発生が防止できると
いう効果がある。From the following, the data transmitting section 1. In data transfer between the data receiving units 7, there is an effect that data collision, data corruption due to timing mismatch, data deletion, etc. can be prevented from occurring.
本発明によれば、データ伝送路（バス）を送信方向、受
信方向に分けたので、データ伝送路上でのデータ衝突が
防止され、また、データ受信部にデータ保持回路を設け
たので、受信データを記憶できる。このため、データ送
信部とデータ受信部間で同期を確立する必要のない非同
期データの転送を、簡単なハード構成、ソフト構成を用
いて実現でき、データ転送の信頼性を低下させることな
く少量低速データ転送方式を安価に提供できるという効
果がある。According to the present invention, since the data transmission path (bus) is divided into the transmission direction and the reception direction, data collisions on the data transmission path are prevented, and since the data reception section is provided with a data holding circuit, the received data can remember. Therefore, asynchronous data transfer without the need to establish synchronization between the data transmitting section and the data receiving section can be achieved using a simple hardware and software configuration, and small amounts at low speeds can be achieved without reducing the reliability of data transfer. This has the effect of providing a data transfer method at a low cost.
第１図は本発明の一実施例に係る非同期データ転送回路
のブロック構成図、第２図は第１図の回路の動作を説明
するタイミングチャート、第３図はデータ転送フローチ
ャートである。
ｌ・・・データ送信部 ２・・・ＣＰＵ３・・・ア
ドレス選択回路工
４・・・データ送信回路 ５・・・データ受信回路６
・・・アドレス送信回路 ７・・・データ受信部８・・
・ＣＰＵ ９・・・データ保持回路芽、５
図FIG. 1 is a block diagram of an asynchronous data transfer circuit according to an embodiment of the present invention, FIG. 2 is a timing chart explaining the operation of the circuit of FIG. 1, and FIG. 3 is a data transfer flowchart. l...Data transmitter 2...CPU3...Address selection circuit 4...Data transmitter circuit 5...Data receiver circuit 6
...Address transmitting circuit 7...Data receiving section 8...
・CPU 9...Data retention circuit bud, 5
figure
Claims (1)
なうデータ転送方式において、データを送信するバスと
データを受信するバスを別個に設けると共に、データを
受信するバスの終端部にデータ保持回路を設け、該デー
タ保持回路で受信データを記憶しながらデータの転送を
非同期で行なうことを特徴とする非同期データ転送方式
。1. In a data transfer method that transfers data between units having a central processing unit, a bus for transmitting data and a bus for receiving data are provided separately, and a data holding circuit is provided at the terminal end of the bus for receiving data. , an asynchronous data transfer method characterized in that the data is transferred asynchronously while storing received data in the data holding circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26756686A JPS63121962A (en) | 1986-11-12 | 1986-11-12 | Data transfer system for asynchronous data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26756686A JPS63121962A (en) | 1986-11-12 | 1986-11-12 | Data transfer system for asynchronous data |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63121962A true JPS63121962A (en) | 1988-05-26 |
Family
ID=17446578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26756686A Pending JPS63121962A (en) | 1986-11-12 | 1986-11-12 | Data transfer system for asynchronous data |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63121962A (en) |
-
1986
- 1986-11-12 JP JP26756686A patent/JPS63121962A/en active Pending
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