JPS63108600A - Semiconductor device - Google Patents

Semiconductor device

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Publication number
JPS63108600A
JPS63108600A JP61254983A JP25498386A JPS63108600A JP S63108600 A JPS63108600 A JP S63108600A JP 61254983 A JP61254983 A JP 61254983A JP 25498386 A JP25498386 A JP 25498386A JP S63108600 A JPS63108600 A JP S63108600A
Authority
JP
Japan
Prior art keywords
information
read
rom
externally
rom1
Prior art date
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Pending
Application number
JP61254983A
Other languages
Japanese (ja)
Inventor
Tadayoshi Mori
森 忠芳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP61254983A priority Critical patent/JPS63108600A/en
Publication of JPS63108600A publication Critical patent/JPS63108600A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To maintain the information secret of a read only memory by comparing the information read from the read only memory with externally supplied information and storing and externally outputting the compared result after all the read information is compared. CONSTITUTION:The storing information of a designated address is outputted to a data bus 3 based on address information supplied from an address bus 2 by a ROM1 requiring an inspection. When an address counter 4 counts the number of pulses supplied externally, supplies it to the bus 2 and the counting of a size of the ROM1 is completed, a count completion signal is transmitted to an output control circuit 5. A comparator 6 compares the information read to the bus 3 from the ROM1 with the externally supplied information EX to set a discordance flag 7 and when the circuit 5 receives the count completion signal from the counter 4, it outputs the contents of the flag 7 externally. In such a way, the information secret of the ROM1 is maintained and the suitability of the information stored in the ROM1 can be externally discriminated.

Description

【発明の詳細な説明】 [産業上の利用分野コ 本発明は半導体装置に係わり、特に読み出し専用メモリ
(以下、ロムという)を内蔵する半導体装置に関する。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device, and particularly to a semiconductor device incorporating a read-only memory (hereinafter referred to as ROM).

[従来の技術] 従来、この種の半導体装置としては日本電気株式会社製
の半導体装置μC0M−84が知られており、この半導
体装置μC0M−84は内蔵しているロムにプログラム
を記憶している。このロムに記憶されているプログラム
を読み出す手順を第4図〜第5図に基づき説明すると、
まず、EA端子に所定の正電圧を印可すると半導体装置
は内部ロム読み出しモードになり、RESET (、バ
ー)信号が「0」の間に端子P20〜P22にロムアド
レスを供給すると、RESET (バー)の立ち上がり
のタイミング(T)で該ロムアドレスを内部にラッチす
る。その後、RESET (バー)が「1」の期間に供
給されたロムアドレスくこ記憶されている情報がデータ
端子DBO〜DB7に出力される。
[Prior Art] Conventionally, as this type of semiconductor device, the semiconductor device μC0M-84 manufactured by NEC Corporation is known, and this semiconductor device μC0M-84 stores a program in a built-in ROM. . The procedure for reading out the program stored in this ROM will be explained based on FIGS. 4 and 5.
First, when a predetermined positive voltage is applied to the EA terminal, the semiconductor device enters the internal ROM read mode, and when the ROM address is supplied to terminals P20 to P22 while the RESET (bar) signal is "0", the RESET (bar) The ROM address is latched internally at the rising timing (T) of . Thereafter, the information stored in the ROM address supplied while RESET (bar) is "1" is output to the data terminals DBO to DB7.

したがって、内蔵されているロムに記憶されている情報
は一旦上記の手順で外部に読み出された後に期待値と比
較され、その適否が判別されてい[発明が解決しようと
する問題点] しかしながら、従来の半導体装置の場合には、上述のよ
うにロムに記憶されている情報を外部に読み出すための
機能を有していたので、ロムに重要な情報を記憶させて
おくと該情報が他人により読み出され秘密の保持ができ
ないという問題点があった。
Therefore, the information stored in the built-in ROM is once read out to the outside using the above procedure, and then compared with the expected value to determine its suitability.[Problem to be Solved by the Invention] However, In the case of conventional semiconductor devices, as mentioned above, there was a function to read out the information stored in the ROM, so if important information is stored in the ROM, the information cannot be accessed by another person. There was a problem that the data could be read out and the secret could not be maintained.

それて、本発明の目的はロムに記憶されている情報の適
否は判別できても、その内容を他人に知られることのな
い半導体装置を提供することである。
It is therefore an object of the present invention to provide a semiconductor device in which the suitability of information stored in a ROM can be determined, but the contents are not made known to others.

[問題点を解決するための手段、作用及び効果コ本発明
に係わる半導体装置は読み出し専用メモリを含む集積回
路が半導体基板上に形成された半導体装置において、上
記集積回路が上記ロムから順次読み出される情報を外部
から供給される情報と比較する比較手段と、該比較手段
により比較された結果を一時的に記憶する記憶手段と、
上記読み出し専用メモリから読み出された全情報が比較
された後に記憶手段から上記比較結果を外部に出力する
出力手段とを有することを特徴としている。
[Means, Actions, and Effects for Solving the Problems] A semiconductor device according to the present invention is a semiconductor device in which an integrated circuit including a read-only memory is formed on a semiconductor substrate, in which the integrated circuit is sequentially read out from the ROM. a comparison means for comparing the information with information supplied from the outside; a storage means for temporarily storing the results compared by the comparison means;
The apparatus is characterized by comprising an output means for outputting the comparison result from the storage means to the outside after all the information read from the read-only memory is compared.

上記構成に係わる半導体装置はロムから情報を順次読み
出しつつ比較手段によりロムから読み出された情報を外
部から供給される情報と比較する。
The semiconductor device according to the above configuration sequentially reads information from the ROM and compares the information read from the ROM with information supplied from the outside by the comparing means.

上記情報に付いての比較結果は記憶手段に一時的に蓄え
られ、全情報の比較終了後に比較結果は外部に送出され
る。したがって、外部からはロムに記憶されている情報
の内容を知ることができないものの、ロムに記憶されて
いる情報が外部の情報と一致するか否かを知ることがで
き、ロムに記憶されている情報の秘密を維持したまま必
要なテストを行うことができる。
The comparison results for the above information are temporarily stored in the storage means, and after the comparison of all information is completed, the comparison results are sent to the outside. Therefore, although the contents of the information stored in the ROM cannot be known from the outside, it is possible to know whether the information stored in the ROM matches external information, and it is possible to know whether the information stored in the ROM matches external information. Necessary tests can be performed while keeping the information confidential.

[実施例] 以下、本発明の実施例を図面を参照しつつ説明する。[Example] Embodiments of the present invention will be described below with reference to the drawings.

第1図は本発明の第1実施例の構成を示すブロック図で
ある。図において、1は検査の必要なロムであり、この
ロム1はアドレスバス2から供給されるアドレス情報に
基づき、該アドレス情報で指定されたアドレスに記憶さ
れている情報をデータバス3に出力する。アドレスカウ
ンタ4は外部から供給されるパルス数を計数してその計
数値をアドレスバス2に供給するとともに、ロム1のサ
イズ分の計数を終了すると、カウント終了信号を出力手
段としての出力制御回路5に送出する。比較手段として
のコンパレータ6はロム1からデータバス3に読み出さ
れた情報を外部から供給された情IE3EXと比較して
その比較結果が不一致の場合には記憶手段としての不一
致フラグ7をセットする。上記出力制御回路5はアドレ
スカウンタ4からカウント終了信号の供給を受けると不
一致フラグ7の内容を外部に出力する。したがって、上
記出力制御回路5、コンパレータ6および不一致フラグ
7を有する半導体装置はロム1に記憶されている情報の
検査に際して、外部からパルスを供給してアドレスカウ
ンタ4を歩進させればロム1から順次読み出される情報
をコンパレータ6が外部から供給される正常な情報EX
と比較し、ロム1から読み出される情報と外部から供給
される情報EXとの間に不一致が発見されると、不一致
フラグ7がセットされ、一致しているときには不一致フ
ラグ7はセットされない。この不一致フラグ7の状態は
カウント終了信号に応答して読み出されるので、ロム1
に記憶されている情報の適否は外部で判別できるものの
、情報の内容は判別できない。
FIG. 1 is a block diagram showing the configuration of a first embodiment of the present invention. In the figure, 1 is a ROM that requires inspection, and this ROM 1 outputs the information stored at the address specified by the address information to the data bus 3 based on the address information supplied from the address bus 2. . The address counter 4 counts the number of pulses supplied from the outside and supplies the counted value to the address bus 2. When the address counter 4 completes counting for the size of the ROM 1, an output control circuit 5 outputs a count end signal. Send to. A comparator 6 as a comparison means compares the information read from the ROM 1 to the data bus 3 with the information IE3EX supplied from the outside, and if the comparison result does not match, sets a mismatch flag 7 as a storage means. . When the output control circuit 5 receives the count end signal from the address counter 4, it outputs the contents of the mismatch flag 7 to the outside. Therefore, when testing the information stored in the ROM 1, the semiconductor device having the output control circuit 5, the comparator 6, and the discrepancy flag 7 can be accessed from the ROM 1 by supplying a pulse from the outside and incrementing the address counter 4. The comparator 6 converts the information read out sequentially into normal information EX supplied from the outside.
When a mismatch is found between the information read from the ROM 1 and the information EX supplied from the outside, the mismatch flag 7 is set, and when they match, the mismatch flag 7 is not set. The state of this mismatch flag 7 is read out in response to the count end signal, so the ROM 1
Although the suitability of the information stored in the computer can be determined externally, the content of the information cannot be determined.

第2図は本発明の第2実施例の構成を示すブロック図で
あり、この第2実施例は本発明をロム10を内蔵するマ
イクロコンピュータ装置に適用した場合を示している。
FIG. 2 is a block diagram showing the configuration of a second embodiment of the present invention, and this second embodiment shows the case where the present invention is applied to a microcomputer device incorporating a ROM 10.

第2実施例では第3図のフローチャートにしたがい順次
ロム10から情報を読み出して中央処理装置(CPU)
8のアキュムレータにストアしくステップ100)、当
該読み出された情報に対応する情報を入出力制御回路9
を介して外部から読み込み(ステップ101)、該読み
込んだ情報をアキュムレータにストアした情報から減じ
る(ステップ102)。その結果が0以外なら不一致フ
ラグをセットしくステップ103)、0ならセットしな
い。こうしてロム10の全ての情報が比較されると、不
一致フラグの状態のみ外部に送出される(ステップ10
4)。第2実施例の場合、中央処理装置8を利用してい
るのでハードウェアの追加量が少ないという利点を有す
る。上記ステップ102は比較手段を実現しており、ス
テップ103は記憶手段を実現しており、さらにステッ
プ104は出力手段を実現している。
In the second embodiment, information is sequentially read from the ROM 10 according to the flowchart in FIG.
In step 100), the information corresponding to the read information is stored in the accumulator of the input/output control circuit 9.
(Step 101), and the read information is subtracted from the information stored in the accumulator (Step 102). If the result is other than 0, set the mismatch flag (step 103); if the result is 0, do not set it. When all the information in the ROM 10 is compared in this way, only the state of the mismatch flag is sent to the outside (step 10).
4). In the case of the second embodiment, since the central processing unit 8 is used, there is an advantage that the amount of additional hardware is small. The step 102 realizes a comparison means, the step 103 realizes a storage means, and the step 104 realizes an output means.

以上説明してきたように、本発明の各実施例ではロムの
情報を正常な情報と比較し、その結果のみ出力するので
、ロムに記憶している情報が他人に知られることはない
As explained above, in each embodiment of the present invention, information in the ROM is compared with normal information and only the result is output, so that the information stored in the ROM is not known to others.

例えば、ロムが1000ビツトの情報を記憶していると
し、1回全ビットの検査を行うのに要する時間を100
μsecとすると、全ビットの検査をしないと入力した
データが正しいか否かを判別できないので、内容を知る
のに要する時間の平均値は 218””X 100 μs e c Xi/2=3X1028つ(、年) となり、ロムの内容を他人が現実的に知ることはできな
い。
For example, suppose the ROM stores 1000 bits of information, and the time required to check all bits once is 100 bits.
If it is μsec, it is impossible to determine whether the input data is correct or not unless all bits are checked, so the average time required to know the contents is 218"" x 100 μs e c Xi/2 = 3 x 1028 ( , 2000), and it is impossible for others to realistically know the contents of the ROM.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の第1実施例の構成を示すブロック図、 第2図は本発明の第2実施例の構成を示すブロック図、 第3図は第2実施例で実行されるプログラムのフローチ
ャート図、 第4図は従来例を示すブロック図、 第5図は従来例のタイミング図である61.10・・・
・・・ロム、 2・・◆◆・・・・・アドレスバス、 3・・・・・・・・・データバス、 5・・・・・・・・・出力手段(出力制御回路)、6・
・・・・・・・・比較手段(コンパレータ)、7・・・
・・・・・・記憶手段(不一致フラグ)、8・・・・・
・・・・中央処理装置、 9・・・・・・・・・人出力制御回路。 特許出願人      日本電気株式会社代理人  弁
理士   桑 井 清  ヒス 第1図 第2図
FIG. 1 is a block diagram showing the configuration of the first embodiment of the present invention, FIG. 2 is a block diagram showing the configuration of the second embodiment of the present invention, and FIG. 3 is a block diagram showing the configuration of the second embodiment of the present invention. Flowchart diagram, Figure 4 is a block diagram showing a conventional example, and Figure 5 is a timing diagram of a conventional example.61.10...
ROM, 2..◆◆..address bus, 3..data bus, 5..output means (output control circuit), 6・
...Comparison means (comparator), 7...
...Storage means (mismatch flag), 8...
... Central processing unit, 9... Human output control circuit. Patent Applicant NEC Corporation Agent Patent Attorney Kiyoshi Kuwai Hiss Figure 1 Figure 2

Claims (1)

【特許請求の範囲】  読み出し専用メモリを含む集積回路が半導体基板上に
形成された半導体装置において、 上記集積回路が上記ロムから順次読み出される情報を外
部から供給される情報と比較する比較手段と、該比較手
段により比較された結果を一時的に記憶する記憶手段と
、上記読み出し専用メモリから読み出された全情報が比
較された後に記憶手段から上記比較結果を外部に出力す
る出力手段とを有することを特徴とする半導体装置。
[Scope of Claims] A semiconductor device in which an integrated circuit including a read-only memory is formed on a semiconductor substrate, comprising: comparing means for comparing information sequentially read out from the ROM by the integrated circuit with information supplied from the outside; It has a storage means for temporarily storing the results compared by the comparison means, and an output means for outputting the comparison results from the storage means to the outside after all the information read from the read-only memory has been compared. A semiconductor device characterized by:
JP61254983A 1986-10-27 1986-10-27 Semiconductor device Pending JPS63108600A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP61254983A JPS63108600A (en) 1986-10-27 1986-10-27 Semiconductor device

Applications Claiming Priority (1)

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JP61254983A JPS63108600A (en) 1986-10-27 1986-10-27 Semiconductor device

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JPS63108600A true JPS63108600A (en) 1988-05-13

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ID=17272582

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JP61254983A Pending JPS63108600A (en) 1986-10-27 1986-10-27 Semiconductor device

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JP (1) JPS63108600A (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0237600A (en) * 1988-06-18 1990-02-07 Philips Gloeilampenfab:Nv Testing of read-only-memory and device for executing the same
JPH04134800A (en) * 1990-09-26 1992-05-08 Yamaha Corp Memory test circuit
US5379212A (en) * 1990-01-29 1995-01-03 United States Voting Machines, Inc. Locking memory device
JP2003006050A (en) * 2001-06-25 2003-01-10 Matsushita Electric Ind Co Ltd Semiconductor device

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0237600A (en) * 1988-06-18 1990-02-07 Philips Gloeilampenfab:Nv Testing of read-only-memory and device for executing the same
US5379212A (en) * 1990-01-29 1995-01-03 United States Voting Machines, Inc. Locking memory device
JPH04134800A (en) * 1990-09-26 1992-05-08 Yamaha Corp Memory test circuit
JP2003006050A (en) * 2001-06-25 2003-01-10 Matsushita Electric Ind Co Ltd Semiconductor device
JP4663162B2 (en) * 2001-06-25 2011-03-30 パナソニック株式会社 Semiconductor device

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