JPS6297060A - デイジタルシグナルプロセツサ - Google Patents

デイジタルシグナルプロセツサ

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JPS6297060A
JPS6297060A JP60238829A JP23882985A JPS6297060A JP S6297060 A JPS6297060 A JP S6297060A JP 60238829 A JP60238829 A JP 60238829A JP 23882985 A JP23882985 A JP 23882985A JP S6297060 A JPS6297060 A JP S6297060A
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JP
Japan
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data
multipliers
digital signal
signal processor
multiplier
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JP60238829A
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Hideki Ando
秀樹 安藤
Masao Nakaya
中屋　雅夫
Harufusa Kondo
晴房 近藤
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
    • G06F9/3001—Arithmetic instructions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
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    • G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
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    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野１ この発明は、ディジタルシグナルプロセッサ（以下、Ｄ
ＳＰと称す〕に関し、特に、ｆイジタル信号逃理を効率
良く行なうように改良されたＤＳＰに関する。
［従来の技術Ｉ ＤＳＰは、ディジタル信号処理に多く存在する積和演算
を高速に行なうために開発されたディジタル信号処理専
用のマイクロプロセッサである。
第３図は従来のＤＳＰの一例を示す概略ブロック図であ
る。図において、このＤＳＰは一般のマイクロコンピュ
ータと同様、記憶部１と、制御部２と、＠篩部３と、デ
ータバス４とから構成される。記憶部１は、ＲＡＭ１１
と、ＲＯ〜１１２とを含む。これらＲＡＭ１１．ＲＯＭ
１２には、演算部３で処理すべきデータおよび当該処理
に必要なデータが格納されている。なお、ＲＡＭ１１に
は非固定的なデータが格納され、ＲＯＭ１２には固定的
なデータ（たとえば乗算時の定数データ等）が格納サレ
ル。これ’３ＲＡＭ１１　、ＲＯＭ１２は、データバス
４と接続される。制御部２は、命令ＲＯＭ２１と、プロ
グラムカウンタ２２と、命令レジスタ２３と、命令デコ
ーダ２４とを含む。命令ＲＯＭ２１には、プログラムデ
ータが格納される。
プログラムカウンタ２２は、ＤＳＰの基本クロック（図
示せず）に同期して命令ＲＯＭ２１からプログラムデー
タを順次読出すためのものである。
命令レジスタ２３は、命令ＲＯＭ２１から読出されたプ
ログラムデータを一時的に記憶するものである。命令レ
ジスタ２３の出力は命令デコーダ２４に与えられる。ま
た、命令レジスタ２３の一部のビット出力はデータバス
４に与えられる。命令デコーダ２４は命令レジスタ２３
から受取ったプログラムデータを解読して種々のマイク
ロ命令を出力するものである。このマイクロ命令は、記
憶部１．演算部３等に与えられ、それらの内部回路の動
作を制御する。
演算部３は、乗算器３１と、演算論理回路（以下、ＡＬ
Ｕと称す）３２と、アキュムレータ（以下、ＡＣＣと称
す）３３とを含む。乗算器３１の一方入力および他方入
力はデータバス４と接続される。また、乗算器３１の一
方入力はＲＡＭ１１と直接結線され、他方入力はＲＯＭ
１２と直接結線される。ＡＬＵ３２の一方入力はデータ
バス４と接続されるとともに、乗算器３１と直接結線さ
れる。ＡＬＵ３２の他方入力にはＡＣＣ３３の出力が与
えられる。ＡＬＵ３２の出力はＡＣＣ３３に与えられる
。このＡＣＣ３３はデータバス４と接続される。
上述のような構成において、乗算器３１はＲＡＭｌｌか
ら読出された値とＲＯＭ１２から読出された定数とを乗
算し、ＡＬｕ３２に与える。ＡＬＵ３２は乗算器３１の
ｆｉ算結果と、ＡＣＣ３３に蓄えられているそれまでの
＠算結果の累積値とを加砕し、その加算結果をＡＣＣ３
３に蓄える。このＡＣＣ３３に蓄えられた累積値は、デ
ータバス４を介して出力される。
以上のように、ＤＳＰは乗算処理を行なうための専用ハ
ード回路として乗算器３１を設けているので、従来のマ
イクロコンピュータのようにＡＬＵ３２で加算演算の繰
返しとして乗算を行なう場合に比べて乗算処理を高速に
行なうことができる。
ま１；、乗算器３１とＲＡＭＩ　１．ＲＯＭＩ　２とが
直接結線されているので、１命令で乗算器３１にデータ
をセットすることができる。さらに、乗算器３１とＡＬ
Ｕ３２が直接結線されているので、１命令でＡＬＵ３２
に乗算結果をセットすることができる。このように、積
和演算のデータバスはデータバス４と完全に分離して行
なわれるので、積和演算とデータ転送が同時に行なえ、
積和演算の処理を高速に行なうことができる。
［発明が解決しようとする問題点］ 通常、上記のようなりＳＰにおいては、乗算器３１の演
算速度が他の回路の処理速度に比べて最も遅いものとな
っている。そのため、従来のＤＳＰでは、データのスル
ープットレートが、通常、乗算器３１の演算速度によっ
て決まってしまい、それ以上のスルーブツトレートの向
上が望めないという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、スルーブツトレートの高いＤＳＰを提供する
ことを目的とする。
Ｌ問題点を解決するための手段］ この発明に係るＤＳＰは、演算部に複数の乗算器を設け
、この乗算器をデータメモリと直接結線し、さらにこの
乗算器と演算論理部とを直接結線するようにしたもので
ある。
［作用］ この発明においては、データメモリに直接結線された複
数の乗算器が設けられるから、乗算処理を並列に行なう
ことができ、データのスルーブツトレートを高くするこ
とができる。
［実施例］ 第１図はこの発明の一実施例を示す概略ブロック図であ
る。なお、この実施例は以下の点を除いて第３図の従来
例と同様であり、相当する部分には同一の参照番号付し
適宜その説明を省略する。
図において、この実施例も第３図の従来例と同様、記憶
部１．制御部２．演韓部３．データバス４によって構成
される。演ｌ１部２は第３図の従来例と全く同様である
。記憶部１は、第３図のＲＡＭ１１に代えて２ボ一トＲ
ＡＭ１３が設けられる。この２ボ一トＲＡＭ１３は、出
力ポートを２つ備え、２つのアドレスから同時にデータ
を読出すことができるような構成となっている。一方の
アドレスから読出されたデータは第１のポート１３ａか
ら出力される。他方のアドレスから読出されたデータは
第２のポート１３ｂか°ら出力される。これら第１およ
び第２のポート１３ａおよび１３ｂはデータバス４と接
続される。また、記憶部１には、ｊｌＩ３図（７）ＲＯ
Ｍ１２に代え７２面ＲＯＭ１４がｌけられる。この２面
ＲＯＭ１４は、左右２面のＲＯＭを有し、それぞれの面
から同時にデータを読出すことができるように構成され
ている一２面ＲＯＭ１４のそれぞれの面はデータバス４
と接続される。
演算部３には、２個の乗算器３１１．３１２と、２個の
ＡＬＵ３２１．３２２と、ＡＣＣ３３とが設けられる。
第１の乗算器３１１の一方入力はデータバス４と接続さ
れるとともに、２ボ一トＲＡＭ１３の第１のポート１３
ａと直接結線される。
第１の乗算器の他方入力はデータバス４と接続されると
ともに、２面ＲＯＭ１４の左面と直接結線される。第２
の乗算器３１２の一方入力はデータバス４と接続される
とともに、２ボ一トＲＡＭ１３の第２のポート１３ｂと
直接結線される。第２の乗算器３１２の他方入力はデー
タバス４と接続されるとともに、２面ＲＯＭ１４の右面
と直接結線される。第１のＡＬｔＪ３２１の一方入力は
第１の乗算器３１１と直接結線され、またその他方入力
は第２の乗算器３１２と直接結線される。第２のＡＬＵ
３２２の一方入力はデータバス４と接続されるとともに
、第１のＡＬＬＪ３２１と直接結線される。第２のＡＬ
Ｕ３２２の他方入力にはＡＣＣ３３の出力が与えられる
。第２のＡＬＵ３２２の出力はＡＣＣ３３に与えられる
。このＡＣＣ３３はデータバス４と接続される。
次に、上記実施例の動作を説明する。命令ＲＯＭ２１に
格納されたプログラムデータは、プログラムカウンタ２
２によって順次読出され、命令レジスタ２３に蓄えられ
る。命令デコーダ２４は命令レジスタ２３に蓄えられた
プログラムデータを読出して解読し、種々のマイクロ命
令を出力する。
このマイクロ命令は、記憶部１．演算部３等に与えられ
、それぞれの動作を制御する。
一方、２ボ一トＲＡＭ１３の第１のポート１３ａから出
力されるデータはデータバス４を介さずに直接乗算器３
１１の一方入力に与えられる。２ボ一トＲＡＭ１３の第
２のポート１３ｂから出力されるデータも、データバス
４を介さずに直接第２の乗算器３１２の一方入力に与え
られる。また、ＲＯＭ１４の左向から読出されるデータ
もデータバス４を介さずに直接第１の乗算器３１１の他
方入力に与えられる。ＲＯＭ１４の右面から読出される
データもデータバス４を介さずに直接第２の乗算器３１
２の他方入力に与えられる。したがって、第１の乗算器
３１１は、２ポートＲＡＩｖｌ１３の第１のポート１３
ａから出力されるデータとＲＯＭ１４の左向から読出さ
れるデータとを乗＄１する。第２の乗算器３１２は２ボ
一トＲＡＭ１３の第２のポート１３ｂから出力されるデ
ータとＲＯＭ１４の右面から読出されるデータとを乗韓
する。
第１および第２の乗算器３１１および３１２の乗算結果
は第１のＡＬＵ３２１に与えられ、加算される。第１の
ＡＬｔＪ３２１の加算結果はデータバス４を介さずに直
接第２のＡＬＵ３２２に与えられる。第２のＡＬＵ３２
２は第１のＡＬＵ３２１の乗算結果と、ＡＣＣ３３に蓄
えられているそれまでの乗算結果の累積値とを加算し、
その加算結果をＡＣＣ３３に蓄える。ＡＣＣ３３に蓄え
られた乗算結果の累積値はデータバス４を介して出力さ
れる。
以上のごとく、第１図の実施例では、乗算器。
ＡＬＵがそれぞれ２個ずつ設けられているため、積和演
算に関しては第３図の従来のＤＳＰに比べて２倍の処理
能力がある。したがって、データのスループットレート
も第３図の従来例に比べて２倍とすることができる。ま
た、第１および第２の乗算＠３１１および３１２と、２
ボ一トＲＡＭ１３、ＲＯＭ１４とが直接結線されている
ので、１命令で２つの乗算器３１１．３１２にデータを
セットでき、処理効率の向上を図ることができる。
なお、上記実施例では、２つの乗ＩＩ器と２つのＡＬｔ
Ｊを設けているが、３個以上の乗算器と３個以上のＡＬ
Ｕを設けるようにすれば、乗算器、ＡＬＩＪの数に応じ
て積和演算の処理能力が上がることになる。この場合、
各乗算器に同時にデータをセットするためには、２ボ一
トＲＡＭ１３に代えて、乗算器の数だけのポートを有す
るＲＡＭを設けるか、１ボ一トＲＡＭを乗算器の数だけ
設ければよい。同様に、２面ＲＯＭ１４も乗算器の数だ
けの面を有するＲＯＭを設けるか、１面のＲＯＭを乗算
器の数だけ設ければよい。
また、上記実施例では、２ポートＲＡ　Ｍ　１３に記憶
された非固定データと２面ＲＯＭ１４に記憶された固定
データ（たとえば定数データ）とを乗算するようにして
いるが、非固定データ同士を乗算するようにしてもよい
。この場合、２面ＲＯＭ１４に代えて２ポ一トＲＡＭを
設ければよい。また、乗算器、　Ａ１１ｌを３個以上設
ける場合は、乗算器の数だけのポートを有するＲＡＭを
２個設けるか、乗算器の数の２倍の個数の１ポート・Ｒ
ＡＭを設番プればよい。
ところで、記憶部１に用いられるＲＡＭ、ＲＯＭのアク
セス速度が演算部３に設けられる各乗算器の演算速度よ
りも何倍も速ければ、各乗算器には時分割でデータをセ
ットしてもよく、この場合はＲＡＭ、ＲＯＭの個数を削
減することができる。
第３図は上記のようなこの発明の他の実施例を示す機略
ブロック図である。図において、記惚部１に＝旧すられ
たＲＡＭ１１．ＲＯＭ１２は、そのアクセス速度が演算
部３に設けられた第１および第２の乗算器３１１．３１
２の演算速度よりも何倍も速いものである。ＲＡＭ１１
の出力はデータバス４と接続されるとともに、第１．第
２の乗算器３１１．３１２のそれぞれの一方入力に接続
される。ＲＯＭ１２の出力はデータバス４と接続される
とともに、第１．第２の乗算器３１１．３１２のそれぞ
れの他方入力と接続される。また、第１の乗算器３１１
とＡＬＵ３２１との間には、遅延回路３４が設けられる
。その他の構成は、第１図の実施例と同様である。
上記のような構成において、１マシンサイクルの間に、
各乗算器３１１，３１２は１回の乗算を行なう能力があ
るとする。ＲＡＭ１１．ＲＯＭＩ２は、１マインサイク
ルの間の前半の期間で第１の乗算器３１１にデータを送
り、侵半の期間で第２の乗算器３１２にデータを送る。
したがって、第１．第２の乗算器３１１．３１２は１マ
インサイクルの間にセットされたデータの乗算を行なう
が、各乗算器の出力タイミングが異なってしまう。
そこで、遅延回路３４によって第１の乗算器３１１の出
力を所定時間遅延させることにより、ＡＬＵ３２１に第
１．第２の乗算器３１１．３１２の乗算結果を同時に入
力させる。以後の動作は、第１図の実施例と同様である
。
なお、上記各実施例では、２ＷＭのＡＬＬＩを設けてい
るが、このＡＬＵの演算速度が各乗算器の乗算速度より
も何倍も速ければ、１個のＡＬＵで各乗算器の乗算結果
の加算とＡＣＣ３３の累積値との累積加算を行なわせる
ことができる。３個以上の乗算器を設けた場合も同様で
ある。
［発明の効果］ 以上のように、この発明によれば、データメモリに直接
結線された複数の乗算器を設け、これら乗Ｗ器と演算論
理部とを直接結線するようにしたので、積和演算の処理
能力を従来のＤＳＰに比べて格段に高めることができ、
それによりデータのスルーブツトレートを向上すること
ができる。
【図面の簡単な説明】
第１図はこの発明の一実施例を示す概略ブロック図であ
る。第２図はこの発明の他の実施例を示す概略ブロック
図である。第３図は従来のＤＳＰの一例を示す概略ブロ
ック図である。 図において、１は記憶部、２は制一部、３は演算部、４
はデータバス、１１はＲＡＭ、１２はＲＯＭ、１３は２
ボ一トＲＡＭ、１４は２ｍＲＯＭ。 ２１は命令ＲＯＭ、２２はプログラムカウンタ、２３は
命令レジスタ、２４は命令デコーダ、３３はＡＣＣ，３
４は遅延回路、３１１，３１２は乗算器、３２１，３２
２はＡＬＵを示す。 代　　理　　人　　　　　大　　岩　　増　　雄手続補
正書（自発） 漉

Claims (8)

    【特許請求の範囲】
  1. （１）記憶部と、制御部と、演算部と、これら記憶部、
    制御部、演算部間のデータ伝送路となるデータバスとを
    備えるディジタル信号処理専用のディジタルシグナルプ
    ロセッサであつて、前記記憶部は、乗算処理すべきデー
    タを格納するデータメモリを含み、 前記制御部は、 プログラムデータを格納するプログラムメモリと、 前記プログラムメモリに格納されたプログラムデータを
    順次読出すための読出手段と、 前記プログラムメモリから読出されたプログラムデータ
    に基づいて、種々のマイクロ命令を出力する手段とを含
    み、 前記演算部は、 前記データメモリと直接結線され、当該データメモリか
    ら出力されるデータに乗算処理を施す複数の乗算器と、 前記複数の乗算器と直接結線され、当該各乗算器の出力
    に所定の算術論理演算を施す演算論理部と、 前記演算論理部の出力を一時的に記憶保持し、かつその
    出力が前記データバスに与えられるアキュムレータとを
    含む、ディジタルシグナルプロセッサ。
  2. （２）前記演算論理部は、複数の演算論理回路を含む、
    特許請求の範囲第１項記載のディジタルシグナルプロセ
    ッサ。
  3. （３）前記複数の演算論理回路は、 前記複数の乗算器と直接結線され、当該複数の乗算器の
    出力を加算処理する加算処理用の演算論理回路と、 前記加算処理用の演算論理回路と直接結線されるととも
    に、前記アキュムレータと接続され、当該アキュムレー
    タに記憶された値に当該加算処理用の演算論理回路の出
    力を累積加算する累積加算用の演算論理回路とを含む、
    特許請求の範囲第２項記載のディジタルシグナルプロセ
    ッサ。
  4. （４）前記データメモリは、複数個のメモリを含む、特
    許請求の範囲第１項記載ディジタルシグナルプロセッサ
    。
  5. （５）前記複数個のメモリは、前記乗算器の２倍の数だ
    け設けられ、 当該複数個のメモリの半分は前記各乗算器の各一方入力
    と直接結線され、 当該複数個のメモリの残りの半分は前記各乗算器の各他
    方入力と直接結線される、特許請求の範囲第４項記載の
    ディジタルシグナルプロセッサ。
  6. （６）前記複数個のメモリは、２個設けられ、当該２個
    のメモリのうち一方は、前記各乗算器の各一方入力に同
    時出力可能なように複数個の出力ポートを有し、 当該２個のメモリの他方は、前記各乗算器の各他方入力
    に同時出力可能なように複数個の出力ポートを有する、
    特許請求の範囲第４項記載のディジタルシグナルプロセ
    ッサ。
  7. （７）前記複数個のメモリは、 非定数データを格納するＲＡＭと、 定数データを格納するＲＯＭとを含む、特許請求の範囲
    第４項ないし第６項のいずれかに記載のディジタルシグ
    ナルプロセッサ。
  8. （８）前記データメモリは、前記乗算器の処理速度に比
    べて十分高速なアクセス速度を有するメモリが用いられ
    る、特許請求の範囲第１項記載のディジタルシグナルプ
    ロセッサ。
JP60238829A 1985-10-23 1985-10-23 デイジタルシグナルプロセツサ Pending JPS6297060A (ja)

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JP60238829A JPS6297060A (ja) 1985-10-23 1985-10-23 デイジタルシグナルプロセツサ
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DE (1) DE3636106A1 (ja)
FR (1) FR2588980B1 (ja)

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