JPS6288490A - テレテキスト信号処理回路 - Google Patents
テレテキスト信号処理回路Info
- Publication number
- JPS6288490A JPS6288490A JP61238205A JP23820586A JPS6288490A JP S6288490 A JPS6288490 A JP S6288490A JP 61238205 A JP61238205 A JP 61238205A JP 23820586 A JP23820586 A JP 23820586A JP S6288490 A JPS6288490 A JP S6288490A
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- JP
- Japan
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- page
- circuit
- memory
- page address
- signal processing
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/08—Systems for the simultaneous or sequential transmission of more than one television signal, e.g. additional information signals, the signals occupying wholly or partially the same frequency band, e.g. by time division
- H04N7/087—Systems for the simultaneous or sequential transmission of more than one television signal, e.g. additional information signals, the signals occupying wholly or partially the same frequency band, e.g. by time division with signal insertion during the vertical blanking interval only
- H04N7/088—Systems for the simultaneous or sequential transmission of more than one television signal, e.g. additional information signals, the signals occupying wholly or partially the same frequency band, e.g. by time division with signal insertion during the vertical blanking interval only the inserted signal being digital
- H04N7/0882—Systems for the simultaneous or sequential transmission of more than one television signal, e.g. additional information signals, the signals occupying wholly or partially the same frequency band, e.g. by time division with signal insertion during the vertical blanking interval only the inserted signal being digital for the transmission of character code signals, e.g. for teletext
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、テレテキスト受信機用のテレテキスト信号処
理回路であって、受信したテレテキスト信号から受信ペ
ージアドレスを選択するページアドレス選択回路と、ペ
ージ番号メモリによって決定されたページの受信テレテ
キスト情報を書込むことができるマルチページメモリと
を有するテレテキスト信号処理回路に関する。
理回路であって、受信したテレテキスト信号から受信ペ
ージアドレスを選択するページアドレス選択回路と、ペ
ージ番号メモリによって決定されたページの受信テレテ
キスト情報を書込むことができるマルチページメモリと
を有するテレテキスト信号処理回路に関する。
上述した形式のテレテキスト信号処理回路は刊行物“ア
イ・イー・イー・イー・トランザクションズ・オブ・コ
ンシューマ−・エレクトロニクス（ｌ ＋Ｅ、Ｅ＋Ｅ、
Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ （：ｏｎｓｕｍｅ
ｒＥｌｅｃｔｒｏｎｉｃｓ）”、 Ｖｏｌ、 ＣＢ
−３０，Ｎｏ、３ ＋ 八ｕｇｕｓｔ １９８４゜
第４４２〜４４６頁から既知である。この刊行物の第４
４３頁に記載された如く、ページ番号メモリには、マル
チページメモリに蓄積する必要があるページ番号又はア
ドレスを数種の態様において蓄積することができる。そ
の場合、受信したテレテキスト情報が、その番号又ペー
ジアドレスがページ番号メモリに存在するページと関連
するかどうかを指示する回路を設ける必要がある。
イ・イー・イー・イー・トランザクションズ・オブ・コ
ンシューマ−・エレクトロニクス（ｌ ＋Ｅ、Ｅ＋Ｅ、
Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ （：ｏｎｓｕｍｅ
ｒＥｌｅｃｔｒｏｎｉｃｓ）”、 Ｖｏｌ、 ＣＢ
−３０，Ｎｏ、３ ＋ 八ｕｇｕｓｔ １９８４゜
第４４２〜４４６頁から既知である。この刊行物の第４
４３頁に記載された如く、ページ番号メモリには、マル
チページメモリに蓄積する必要があるページ番号又はア
ドレスを数種の態様において蓄積することができる。そ
の場合、受信したテレテキスト情報が、その番号又ペー
ジアドレスがページ番号メモリに存在するページと関連
するかどうかを指示する回路を設ける必要がある。
かかる回路には、直列又は並列に作動できる比較回路を
使用することができる。受信したページアドレスとペー
ジ番号メモリに蓄積した番号との直列比較は時間を費し
、一方、並列比較は著しく多数の比較回路を必要とする
。
使用することができる。受信したページアドレスとペー
ジ番号メモリに蓄積した番号との直列比較は時間を費し
、一方、並列比較は著しく多数の比較回路を必要とする
。
本発明の目的は、受信したページアトｌメスが、マルチ
ページメモリに情報を書込む必要があるページと関連す
るかどうかを迅速かつ簡単な態様で決定できるようにし
たテレテキスト信号処理回路を提供するにある。
ページメモリに情報を書込む必要があるページと関連す
るかどうかを迅速かつ簡単な態様で決定できるようにし
たテレテキスト信号処理回路を提供するにある。
かかる目的を達成するため本発明のテレテキスト信号処
理回路は、マルチページメモリに対する書込指令を得る
ため、ページアドレス選択回路の組合せ出力から得られ
る受信ページアドレスを介してページ番号メモリを読出
すよう構成したことを特徴とする。
理回路は、マルチページメモリに対する書込指令を得る
ため、ページアドレス選択回路の組合せ出力から得られ
る受信ページアドレスを介してページ番号メモリを読出
すよう構成したことを特徴とする。
簡単かつ迅速なページアドレス処理は、ページアドレス
番号メモリを受信ページアドレスを介してアドレス指定
可能ならしめて、マルチページメモリに書込むべきペー
ジのページアドレスを供給された場合ページ番号メモリ
が前記マルチページメモリに対する書込指令を供給する
ようにすることによって達成できる。
番号メモリを受信ページアドレスを介してアドレス指定
可能ならしめて、マルチページメモリに書込むべきペー
ジのページアドレスを供給された場合ページ番号メモリ
が前記マルチページメモリに対する書込指令を供給する
ようにすることによって達成できる。
なお、テレテキスト送信機に対する自動ページ選択器の
カウンタのための一時停止指令を、前記カウンタを介し
てアドレス指定可能なページおよびチャンネル番号メモ
リによって発生させることは米国特許第４．０７５．４
２２号明細書から既知である。
カウンタのための一時停止指令を、前記カウンタを介し
てアドレス指定可能なページおよびチャンネル番号メモ
リによって発生させることは米国特許第４．０７５．４
２２号明細書から既知である。
本発明の実施例においては、ページ番号メモリが、所要
ページアドレスの十の桁および一の桁の数の組合せをそ
れぞれ示す８ビットワードのための記憶回路と、十の桁
および一の桁の数の関連する組合せに対し８ビットワー
ドにおいて前記口の桁の数に対応するビット位置におけ
るビット値を選択するため受信ページアドレスの百の桁
の数によって制御可能な選択回路とを具えることを特徴
とする。これにより、ページ番号の百の桁の数が十およ
び一の桁の故から分離された“マガジン”番号として送
信されるテレテキストシステムに特に好適な回路が得ら
れる。
ページアドレスの十の桁および一の桁の数の組合せをそ
れぞれ示す８ビットワードのための記憶回路と、十の桁
および一の桁の数の関連する組合せに対し８ビットワー
ドにおいて前記口の桁の数に対応するビット位置におけ
るビット値を選択するため受信ページアドレスの百の桁
の数によって制御可能な選択回路とを具えることを特徴
とする。これにより、ページ番号の百の桁の数が十およ
び一の桁の故から分離された“マガジン”番号として送
信されるテレテキストシステムに特に好適な回路が得ら
れる。
ページ番号メモリは固定プログラムされた読出専用メモ
リ（ＲＯＭ）又はプログラマブルメモリを具えることが
できる。プログラマブルメモリは種々の態様においてプ
ログラムすることができ、例えば、ユーザによるか又は
自動的に、例えば、受信テレテキスト情報によるか又は
ユーザの慣行に適応することによりプログラムすること
ができる。
リ（ＲＯＭ）又はプログラマブルメモリを具えることが
できる。プログラマブルメモリは種々の態様においてプ
ログラムすることができ、例えば、ユーザによるか又は
自動的に、例えば、受信テレテキスト情報によるか又は
ユーザの慣行に適応することによりプログラムすること
ができる。
以下図面につき本発明の詳細な説明する。
第１図は本発明によるテレテキスト信号処理回路の実施
例を示すブロック口である。
例を示すブロック口である。
本発明に関係しない事項の詳細は省略し、かかる事項の
詳細は、例えば、′エレクトロニック・コンポーネンツ
・アンド・アプリケーションズ（旧ｅｃｔｒｏｎｉｃ
Ｃｏｍｐｏｎｅｎｔｓ ａｎｄＡｐｐｌｉｃａｔｉｏｎ
ｓ）”。
詳細は、例えば、′エレクトロニック・コンポーネンツ
・アンド・アプリケーションズ（旧ｅｃｔｒｏｎｉｃ
Ｃｏｍｐｏｎｅｎｔｓ ａｎｄＡｐｐｌｉｃａｔｉｏｎ
ｓ）”。
ＶＯＬ、 ６． Ｎｏ、１．１９８４． 第１５〜１
９頁の如き、市販の集積回路に関する刊行物に記載され
ている。
９頁の如き、市販の集積回路に関する刊行物に記載され
ている。
第１図においてテレテキスト信号を含むテレビジョン信
号は分離回路３の入力端子１に供給する。
号は分離回路３の入力端子１に供給する。
ＳＡＡ ５２３０形式の分離回路とすることができる
分離回路３は出力端子５においてクロック信号を送出し
かつ出力端子７においてデータ信号を送出する。
分離回路３は出力端子５においてクロック信号を送出し
かつ出力端子７においてデータ信号を送出する。
分離回路３の出力端子７におけるデータ信号は直並列変
換器１１の入力端子９に供給し、この直並列変換器の出
力端子１３はデータワードメモリ１７の入力端子１５お
よびフレーミング（ｆｒａｍｉｎｇ） コード検出器
２１の入力端子１９に接続する。
換器１１の入力端子９に供給し、この直並列変換器の出
力端子１３はデータワードメモリ１７の入力端子１５お
よびフレーミング（ｆｒａｍｉｎｇ） コード検出器
２１の入力端子１９に接続する。
フレーミングコード検出器２１の出力端子２３はデータ
ワード同期回路２７の入力端子２５に接続し、このデー
タワード同期回路の入力端子２９には分離回路３の出力
端子５からクロック信号を供給する。
ワード同期回路２７の入力端子２５に接続し、このデー
タワード同期回路の入力端子２９には分離回路３の出力
端子５からクロック信号を供給する。
データワード同期回路の出力端子３１からはデータワー
ドメモリ１７の入力端子３３にデータワード毎に蓄積指
令を供給して、２つの順次の蓄積指令の間の時間間隔に
このデータメモリの出力端子３５に受信データワードが
存在するようにする。
ドメモリ１７の入力端子３３にデータワード毎に蓄積指
令を供給して、２つの順次の蓄積指令の間の時間間隔に
このデータメモリの出力端子３５に受信データワードが
存在するようにする。
データワードメモリ１７の出力端子３５におけるデータ
ワードはハミング・コード検出回路３９の入力端子３７
および遅延回路４３の入力端子４１に供給する。
ワードはハミング・コード検出回路３９の入力端子３７
および遅延回路４３の入力端子４１に供給する。
ハミング・コード検出回路３９の出力端子４５は、検出
したハミング・コードが適正であることを示す信号をゲ
ーティング信号発生器４９の入力端子４７に供給する。
したハミング・コードが適正であることを示す信号をゲ
ーティング信号発生器４９の入力端子４７に供給する。
またゲーティング信号発生器４９はデータワード同期回
路２７の出力端子３１に接続した入力端子５１をも有す
る。ゲーティング信号発生器４９はその出力端子５５を
介し複数のゲーティング信号をページアドレス選択回路
５９の入力端子５７に供給し、このページアドレス選択
回路の入力端子６１にはハミング・コード検出回路３９
の出力端子６３から訂正されたデータワードを供給する
。
路２７の出力端子３１に接続した入力端子５１をも有す
る。ゲーティング信号発生器４９はその出力端子５５を
介し複数のゲーティング信号をページアドレス選択回路
５９の入力端子５７に供給し、このページアドレス選択
回路の入力端子６１にはハミング・コード検出回路３９
の出力端子６３から訂正されたデータワードを供給する
。
ページアドレス選択回路５９は、出力端子６５において
はページアドレスの百の桁の数を示す３ビツト数（時と
してマガジン番号と称す）を送出し、出力端子６７にお
いてはページアドレスの十の桁の数を示す４ビツト数を
送出し、かつ出力端子６９においてはページアドレスの
一の桁の数を示す４ビツト数を送出する。行アドレスゼ
ロが生じた場合、ページアドレス選択回路５９の出力端
子７１からは書込指令を与える信号が記憶回路７５の入
力端子７３に供給され、この記憶回路においてはページ
アドレス選択回路５９の出力端子６７および６９から生
ずるページアドレスの十の桁および一の桁の故が、次の
行アドレスゼロが生ずるまで蓄積される。
はページアドレスの百の桁の数を示す３ビツト数（時と
してマガジン番号と称す）を送出し、出力端子６７にお
いてはページアドレスの十の桁の数を示す４ビツト数を
送出し、かつ出力端子６９においてはページアドレスの
一の桁の数を示す４ビツト数を送出する。行アドレスゼ
ロが生じた場合、ページアドレス選択回路５９の出力端
子７１からは書込指令を与える信号が記憶回路７５の入
力端子７３に供給され、この記憶回路においてはページ
アドレス選択回路５９の出力端子６７および６９から生
ずるページアドレスの十の桁および一の桁の故が、次の
行アドレスゼロが生ずるまで蓄積される。
記憶回路７５の出力端子７７からは、受信したページア
ドレスの十および一の桁の数を示す７ビツト信号がペー
ジ番号記憶回路８１の入力端子７９に供給される一方、
ページアドレス選択回路５９の出力端子６５からは、こ
のページアドレスの百の桁の数字を示す３ビット信号が
ページ番号記憶回路８１の入力端子８３に供給される。
ドレスの十および一の桁の数を示す７ビツト信号がペー
ジ番号記憶回路８１の入力端子７９に供給される一方、
ページアドレス選択回路５９の出力端子６５からは、こ
のページアドレスの百の桁の数字を示す３ビット信号が
ページ番号記憶回路８１の入力端子８３に供給される。
ページ番号記憶回路８１の入力端子７９は記憶回路８７
のアドレス入力端子８５に接続する。この場合記憶回路
８７は８ビットワードを１２８個記憶するランダムアク
セスメモリ（ＲへＭ） で・ある。これら８ビットワー
ドのうち＋００ ワードの各々はページ番号における十
の桁および一の桁の数の１００個の組合せの一つにそれ
ぞれ対応する。マルチページメモリに書込むことを所望
された、ページ番号の＋および一の桁の数の組合せと関
連する百の桁の数に対応する、１ワードにおける各位置
において、関連ビットは書込指令に対応する値を有する
。入力端子８５にアドレスが供給された場合記憶回路８
７の出力端子８９に８ビットワードが発生し、このワー
ドは選択回路９３の入力端子的に供給し、この選択回路
の入力端子９４にはページ番号記憶回路８１の入力端子
８３から生ずるページアドレスの３ビツトから成る百の
桁の故、即ちマガジン番号を供給する。
のアドレス入力端子８５に接続する。この場合記憶回路
８７は８ビットワードを１２８個記憶するランダムアク
セスメモリ（ＲへＭ） で・ある。これら８ビットワー
ドのうち＋００ ワードの各々はページ番号における十
の桁および一の桁の数の１００個の組合せの一つにそれ
ぞれ対応する。マルチページメモリに書込むことを所望
された、ページ番号の＋および一の桁の数の組合せと関
連する百の桁の数に対応する、１ワードにおける各位置
において、関連ビットは書込指令に対応する値を有する
。入力端子８５にアドレスが供給された場合記憶回路８
７の出力端子８９に８ビットワードが発生し、このワー
ドは選択回路９３の入力端子的に供給し、この選択回路
の入力端子９４にはページ番号記憶回路８１の入力端子
８３から生ずるページアドレスの３ビツトから成る百の
桁の故、即ちマガジン番号を供給する。
ページアドレス選択回路５９の出力端子７１から選択回
路９３の入力端子９５に行アドレゼロ信号が供給された
瞬時にこの選択回路９３は、その入力端子９１における
８ビットワードから、入力端子９４に供給されたマガジ
ン番号に対応する位置におけるビットを選択し、丁度リ
セットされたアドレス指定可能８ビツトレジスタにおい
てこのマガジン番号に対応する位置に蓄積する。このビ
ットは、例えば、書込指令に対応する値を有することか
できる。２つの行アドレスゼロ信号の間において同じマ
ガジン番号が生ずる場合前記８ビツトレジスタは選択回
路９３の出力端子９６に書込指令を供給し、この書込指
令はマルチページメモリ９９の入力端子９７に供給され
る。
路９３の入力端子９５に行アドレゼロ信号が供給された
瞬時にこの選択回路９３は、その入力端子９１における
８ビットワードから、入力端子９４に供給されたマガジ
ン番号に対応する位置におけるビットを選択し、丁度リ
セットされたアドレス指定可能８ビツトレジスタにおい
てこのマガジン番号に対応する位置に蓄積する。このビ
ットは、例えば、書込指令に対応する値を有することか
できる。２つの行アドレスゼロ信号の間において同じマ
ガジン番号が生ずる場合前記８ビツトレジスタは選択回
路９３の出力端子９６に書込指令を供給し、この書込指
令はマルチページメモリ９９の入力端子９７に供給され
る。
その瞬時にマルチページメモリ９９の入力端子ｌｏｔに
は遅延回路４３の出力端子団３から所望のページ番号と
共にテレテキスト情報の行の始めが供給され、従ってこ
の情報がマルチページメモリに書込まれる。
は遅延回路４３の出力端子団３から所望のページ番号と
共にテレテキスト情報の行の始めが供給され、従ってこ
の情報がマルチページメモリに書込まれる。
マルチページメモリ９９は、例えば、先に述べた刊行物
゛アイ・イー・イー・イー トランザクションズ・オン
・コンシューマ−・エレクトロニクス” 、 Ａｕｇｕ
ｓｔ １９３４． 第４４２−４４６頁に記載された
如き直列メモリとすることかできる。
゛アイ・イー・イー・イー トランザクションズ・オン
・コンシューマ−・エレクトロニクス” 、 Ａｕｇｕ
ｓｔ １９３４． 第４４２−４４６頁に記載された
如き直列メモリとすることかできる。
操作回路１０７により切換スイッチ１０９を介してペー
ジ番号が選択された場合テレテキストデコーダ１０５の
入力端子１０４ にはまずマルチページメモ１〕９９の
出力端子１１１から信号が供給され、所望ページ情報が
蓄積されていない場合テレテキストデコーダの前記入力
端子には遅延回路４３の出力端子１０３から信号か供給
される。
ジ番号が選択された場合テレテキストデコーダ１０５の
入力端子１０４ にはまずマルチページメモ１〕９９の
出力端子１１１から信号が供給され、所望ページ情報が
蓄積されていない場合テレテキストデコーダの前記入力
端子には遅延回路４３の出力端子１０３から信号か供給
される。
記憶回路８７のアドレス入力端子８５は書込回路１１５
の出力端子１１３にも接続し、この書込回路の出力端子
＋１７は記憶回路８７の書込・読出指令信号入力端子１
１９に接続し、かつこの書込回路の出力端子１２１ は
記憶回路８７の出力端子８９に接続する。書込回路１１
５の出力端子１１７に書込指令が発生した場合、この出
力端子８９は記憶回路８７に書込むべきワードのための
入力端子として作動し、このワードは書込回路１１５の
出力端子１２１から発生しかつ書込回路１１５の出力端
子１１３から入力端子８５に供給されたアドレスにおい
て記憶回路８７に書込まれる。
の出力端子１１３にも接続し、この書込回路の出力端子
＋１７は記憶回路８７の書込・読出指令信号入力端子１
１９に接続し、かつこの書込回路の出力端子１２１ は
記憶回路８７の出力端子８９に接続する。書込回路１１
５の出力端子１１７に書込指令が発生した場合、この出
力端子８９は記憶回路８７に書込むべきワードのための
入力端子として作動し、このワードは書込回路１１５の
出力端子１２１から発生しかつ書込回路１１５の出力端
子１１３から入力端子８５に供給されたアドレスにおい
て記憶回路８７に書込まれる。
所要に応じ、これは操作回路１０７の影響のもとに又は
テレテキスト情報に存在するデータの影響のもとに行う
ようにすることができる。
テレテキスト情報に存在するデータの影響のもとに行う
ようにすることができる。
ページ番号記憶回路８１を読出専用メモリで構成した場
合、書込回路１１５を省略すること勿論である。
合、書込回路１１５を省略すること勿論である。
所要に応じ記憶回路８７は、例えば、１０ビツト・ペー
ジアドレスでアドレス指定できる１０２４ビツトメモリ
として構成することができる。上述した実施例は価格の
点で一般的に極めて好適である。所要に応じ回路の一部
の機能をマイクロプロセッサによって行わせることがで
きる。
ジアドレスでアドレス指定できる１０２４ビツトメモリ
として構成することができる。上述した実施例は価格の
点で一般的に極めて好適である。所要に応じ回路の一部
の機能をマイクロプロセッサによって行わせることがで
きる。
第１図は本発明の実施例を示すブロック図である。
３・・・分離回路 １１・・・直並列変換器１
７・・・データワードメモリ ２１・・・フレーミングコード検出器 ２７・・・データワード同期回路 ３９・・・ハミング・コード検出回路 ４３・・・遅延回路 ４９・・・ゲーティング信号発生器 ５９・・・ページアドレス選択回路 ７５・・・記憶回路 ８１・・・ページ番号記憶回路 ８７・・・記憶回路 ９３・・・選択回路９９
・・・マルチページメモリ １０５・・・テレテキストデコーダ １０７・・・操作回路 １０９・・・切換スイッ
チ１１５・・・書込回路 特許出願人 エヌ・ベー・フィリップス・フルーイラ
ンペンファブリケン
７・・・データワードメモリ ２１・・・フレーミングコード検出器 ２７・・・データワード同期回路 ３９・・・ハミング・コード検出回路 ４３・・・遅延回路 ４９・・・ゲーティング信号発生器 ５９・・・ページアドレス選択回路 ７５・・・記憶回路 ８１・・・ページ番号記憶回路 ８７・・・記憶回路 ９３・・・選択回路９９
・・・マルチページメモリ １０５・・・テレテキストデコーダ １０７・・・操作回路 １０９・・・切換スイッ
チ１１５・・・書込回路 特許出願人 エヌ・ベー・フィリップス・フルーイラ
ンペンファブリケン
Claims (1)
- 【特許請求の範囲】 １、テレテキスト受信機用のテレテキスト信号処理回路
であって、受信したテレテキスト信号から受信ページア
ドレスを選択するページアドレス選択回路と、ページ番
号メモリによって決定されたページの受信テレテキスト
情報を書込むことができるマルチページメモリとを有す
るテレテキスト信号処理回路において、マルチページメ
モリ（９９、入力端子９７）に対する書込指令（出力端
子９６）を得るため、ページアドレス選択回路（５９）
の組合せ出力（６５、６７、６９）から得られる受信ペ
ージアドレスを介してページ番号メモリ（８１）を読出
すよう構成したことを特徴とするテレテキスト信号処理
回路。 ２、マルチページメモリ（９９）に蓄積することが所望
されるページのページ番号に対応する位置においてマル
チページメモリに対する書込指令と共に書込回路（１１
５）を介してページ番号メモリに書込を行うことができ
る特許請求の範囲第１項記載のテレテキスト信号処理回
路。 ３、ページ番号メモリ（８１）が、所要ページアドレス
の十の桁および一の桁の数の組合せをそれぞれ示す８ビ
ットワードのための記憶回路（８７）と、十の桁および
一の桁の数の関連する組合せに対し８ビットワード（入
力端子９１）において前記百の桁の数に対応するビット
位置におけるビット値を選択するため受信ページアドレ
スの百の桁の数（入力端子９４）によって制御可能な選
択回路（９３）とを具える特許請求の範囲第１又は２項
記載のテレテキスト信号処理回路。 ４、記憶回路（８７）が所望のページアドレスにおいて
生ずる十および一の桁の数の可能な組合せに対応する多
数のワード位置を有するランダムアクセスメモリであり
、所望のページアドレスの百の桁の数に対応する位置に
おけるビットが書込指令に対応する値を有するワードを
書込まれる特許請求の範囲第３項記載のテレテキスト信
号処理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8502766A NL8502766A (nl) | 1985-10-10 | 1985-10-10 | Teletextsignaalverwerkingsschakeling voor een teletextontvanger. |
| NL8502766 | 1985-10-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6288490A true JPS6288490A (ja) | 1987-04-22 |
| JPH0779461B2 JPH0779461B2 (ja) | 1995-08-23 |
Family
ID=19846695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61238205A Expired - Fee Related JPH0779461B2 (ja) | 1985-10-10 | 1986-10-08 | テレテキスト信号処理回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4697046A (ja) |
| EP (1) | EP0220763B1 (ja) |
| JP (1) | JPH0779461B2 (ja) |
| DE (1) | DE3679632D1 (ja) |
| NL (1) | NL8502766A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1203580B (it) * | 1986-06-30 | 1989-02-15 | Italiana Per Lo Sviluppo Dell | Ricevitore perfezionato per trasmissioni teletext |
| GB2215569A (en) * | 1988-02-26 | 1989-09-20 | Philips Electronic Associated | Multi-page teletext decoder arrangements |
| US4931870A (en) * | 1988-03-18 | 1990-06-05 | Rca Licensing Corporation | Rapid access teletext decoder arrangement |
| NL8900121A (nl) * | 1989-01-19 | 1990-08-16 | Philips Nv | Ontvanger van televisie signalen met teletext decoder en adaptieve wachttijdverkortingsschakeling. |
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