JPS6280731A - Transaction parallel processing control system based upon multiplexing of picture buffer - Google Patents

Transaction parallel processing control system based upon multiplexing of picture buffer

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Publication number
JPS6280731A
JPS6280731A JP21999185A JP21999185A JPS6280731A JP S6280731 A JPS6280731 A JP S6280731A JP 21999185 A JP21999185 A JP 21999185A JP 21999185 A JP21999185 A JP 21999185A JP S6280731 A JPS6280731 A JP S6280731A
Authority
JP
Japan
Prior art keywords
transaction
processing
picture buffer
input data
switching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP21999185A
Other languages
Japanese (ja)
Inventor
Hirotaka Kuroiwa
黒岩 博孝
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP21999185A priority Critical patent/JPS6280731A/en
Publication of JPS6280731A publication Critical patent/JPS6280731A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To expand the range of parallel processing of transactions by inputting data for the succeeding transaction immediately after the transmission of input data for one transaction. CONSTITUTION:A switching control part 8 controls the switching of a picture buffer on the basis of a command obtained from a discrimination part 7. The input data for the 1st transaction is transmitted by a transmission part 5 while holding the input data in the picture buffer 3, but at the end of transmitting processing, a picture buffer switching command is generated from the transmission part 5 to the control part 8. On the basis of the command, the control part 8 switches a picture buffer 3 to a picture buffer 4. Since data input can be attained by using the picture buffer 3 after the switching of the picture buffers, the processing selection 1-2 of the 2nd transaction can be started in parallel with the host processing 12-1 of the 1st transaction.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電子計算機システムで実行されるトランザク
ション処理プログラムの並行処理制御方弐罠関し、特に
並行処理の範囲を制限しないことにより、電子計算機の
スループットを向上させた並行処理制御方式に関するも
のである。
[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a method for controlling parallel processing of a transaction processing program executed in a computer system, and particularly relates to a method for controlling parallel processing of a transaction processing program executed in a computer system. The present invention relates to a parallel processing control method that improves throughput.

〔従来の技術〕[Conventional technology]

従来、この種のトランザクション並行処理制御において
は、第3図に示すごとく2画面バッファ23を1個だけ
使用していた。画面バッファ23が1個の場合の、2つ
のトランザクションの並行処理のタイムチャートを第4
図に示す。第4図によれば、並行処理の開始時刻が先に
処理を行ったトランザクションの応答受信後の判断27
−1の籠と一致している。これは第3図においてホスト
計算機でのデータ処理がエラーとなった場合に、それを
判断部27にて判断し2画面バッファ23上の入力デー
タを保持する必要があるから1判断部27の処理が終了
するまでは2画面/’?7ノア23の内容を変更できな
いためである。ここに2つのトランザクションの並行処
理の限界があった。
Conventionally, in this type of transaction parallel processing control, only one two-screen buffer 23 has been used as shown in FIG. The fourth time chart shows the time chart of parallel processing of two transactions when there is only one screen buffer 23.
As shown in the figure. According to FIG. 4, the start time of parallel processing is determined 27 after receiving the response of the transaction processed earlier.
It matches the -1 basket. This is because when an error occurs in the data processing in the host computer in FIG. 3, it is necessary to judge it in the judgment part 27 and hold the input data on the 2-screen buffer 23. 2 screens/'? until it ends. This is because the contents of 7 Noah 23 cannot be changed. There was a limit to the parallel processing of two transactions.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

このように、上述した従来のトランザクション並行処理
制御方式では、並行処理の可能な範囲が。
As described above, in the conventional transaction parallel processing control method described above, the range of possible parallel processing is limited.

先に処理を行ったトランザクションの出力処理の範囲に
限定されるという欠点があった。
The drawback is that the scope of output processing is limited to the transaction that was processed first.

本発明の目的は、上述した欠点を除去したトランザクシ
ョン並行処理制御方式を提供することにある。
An object of the present invention is to provide a transaction parallel processing control method that eliminates the above-mentioned drawbacks.

〔問題点を解決するための手段〕[Means for solving problems]

上記従来技術の問題点を解決するために2本発明の方式
は、先に処理中であるトランザクションの入力データを
、そのホスト計算機での処理結果を判断するまでは保持
しておく一方2次のトランザクションのデータ入力を可
能とするために、入力データの表示および保持を行うた
めの画面・々ツファを多重化して備えるように構成され
ている。
In order to solve the above-mentioned problems of the prior art, the system of the present invention holds the input data of the transaction currently being processed until the processing result in the host computer is determined. In order to enable transaction data input, the system is configured to have multiple screens and screens for displaying and holding input data.

多重化した画面バッファの切換を効果的に行うために、
切換制御部をも備え、送信部および判断部とのインタフ
ェースを備えるように構成されている。
In order to effectively switch multiplexed screen buffers,
It also includes a switching control section, and is configured to have an interface with a transmitting section and a determining section.

〔実施例〕 第1図は1本発明の一実施例を示す機能ブロック図であ
る。図中、3と4は入力データの表示および保持を行う
ための画面バッファで多重度2の場合である。切換制御
部8は、送信部5および判断部7からの指令により画面
バッファの切換制御を司る。
[Embodiment] FIG. 1 is a functional block diagram showing an embodiment of the present invention. In the figure, 3 and 4 are screen buffers for displaying and holding input data, and are for the case where the multiplicity is 2. The switching control section 8 controls switching of screen buffers according to commands from the transmitting section 5 and the determining section 7.

第2図は第1図の機能構成のもとて2個のトランザクシ
ョンを並行処理させた場合の処理タイミングチャートで
ある。
FIG. 2 is a processing timing chart when two transactions are processed in parallel based on the functional configuration shown in FIG.

1個目のトランザクションの入力データを画面バッファ
3担保持したまま、送信部5により送信処理を行うが、
送信処理が終了した時点で送信部5から画面バッファの
切換指令を切換制御部8に対して発行する。この指令に
より切換制御部8では画面バッファ3から画面ノZツフ
ァ4への切換を行う。画面バッファ切換後は画面バッフ
ァ4を使用してデータの入力が可能なため、2個目のト
ランデクジョンの処理選択1−2を1個目のトランザク
ションのホスト処理12−1と並行して開始することが
できる。もし1個目のトランザクションのホスト計算機
12での処理結果がエラーの場合判断部7でそれと判断
し2画面バッファの切換指令を切換制御部8に対して発
行する。切換制御部8では画面バッファ4から画面バッ
ファ3への切換を行う。すると1個目のトランザクショ
ンの入力データが画面バッファ3から表示部1に表示さ
れる。ここで、入力データの訂正が可能となり。
The transmitter 5 performs transmission processing while holding the input data of the first transaction in the screen buffer 3.
When the transmission process is completed, the transmitting section 5 issues a screen buffer switching command to the switching control section 8. In response to this command, the switching control section 8 performs switching from the screen buffer 3 to the screen buffer 4. After switching the screen buffer, data can be input using screen buffer 4, so start processing selection 1-2 for the second tranduction in parallel with host processing 12-1 for the first transaction. can do. If the processing result of the first transaction in the host computer 12 is an error, the determining unit 7 determines this and issues a command to switch the two screen buffers to the switching control unit 8. The switching control section 8 performs switching from the screen buffer 4 to the screen buffer 3. Then, the input data of the first transaction is displayed on the display section 1 from the screen buffer 3. At this point, it is possible to correct the input data.

1個目のトランザクションの再送信処理を行りた後に再
び画面バッファ3から画面バッファ4への切換を行う。
After retransmitting the first transaction, switching from screen buffer 3 to screen buffer 4 is performed again.

先に入力中であった2個目のトランザクションの入力デ
ータは画面バッファ4の上に保持しているので、再表示
される。以下画面バッファ3と画面バッファ4とを交互
に使用する。
Since the input data of the second transaction that was being input earlier is held on the screen buffer 4, it is redisplayed. Below, screen buffer 3 and screen buffer 4 will be used alternately.

〔発明の効果〕〔Effect of the invention〕

以上詳細に説明したように1本発明のトランザクション
並行処理方式では、2個以上のトランザクションの入力
データを多重化した画面バッファの各々に同時に保持す
ることにより、先にホスト計算機へ送信したトランザク
ションデータの処理結果がエラーと判断された時点でそ
のデータを保持している画面バッファを表示することが
できるので、1つのトランザクションの送信処理が終了
すればすぐに次のトランザクションの処理を開始するこ
とができる。
As explained in detail above, in the transaction parallel processing method of the present invention, by simultaneously holding input data of two or more transactions in each multiplexed screen buffer, transaction data sent earlier to the host computer can be As soon as the processing result is determined to be an error, the screen buffer that holds the data can be displayed, so as soon as the transmission processing of one transaction is completed, the processing of the next transaction can be started. .

従来の、先に処理しているトランザクションデータの処
理結果を判断するまでは次のトランデクジョンの処理を
開始することができない処理方式に比べて、複数のトラ
ンザクションの並行処理の範囲が拡大されるため、該電
子計算機のスルージットが大幅に向上するという効果を
得る。
The range of parallel processing of multiple transactions is expanded compared to the conventional processing method in which processing of the next tranduction cannot be started until the processing result of the previously processed transaction data is determined. Therefore, the throughput of the electronic computer is significantly improved.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の一実施例の構成を示すブロック図、第
2図は第1図の構成で2個のトランザクションを並行処
理した場合の処理タイミングチャート図、第3図は従来
方式の構成を説明するためのブロック図、第4図は従来
方式での2個のトラ手続補正書(方式) 昭和〆/年/月Jρ日 特許庁長官 宇 賀 道 部 殿 1、事件の表示 昭和60年特許願第219991号 2、発明の名称 画面バッファの多重化によるトランザクション並行処理
制御方式 6、補正をする者 事件との関係  特許出願人 名 称  (423)  日本電気株式会社4、代理人
 〒105 住 所  東京都港区西新橋1丁目4番10号5、補正
命令の日付 昭和61年1月8日 (発送日 61.1.28)にλ
Figure 1 is a block diagram showing the configuration of an embodiment of the present invention, Figure 2 is a processing timing chart when two transactions are processed in parallel with the configuration shown in Figure 1, and Figure 3 is the configuration of a conventional system. Figure 4 is a block diagram to explain the two legal procedure amendments (method) in the conventional method.1985/2015/Month Jρ Commissioner of the Japan Patent Office Mr. Uga Michibe 1, Indication of the case 1985 Patent Application No. 219991 2, Name of the invention Transaction parallel processing control method by multiplexing screen buffers 6, Relationship with the amended person case Name of patent applicant (423) NEC Corporation 4, Agent 105 Address 1-4-10-5 Nishi-Shinbashi, Minato-ku, Tokyo, dated January 8, 1986 (shipment date: 61.1.28) of the amendment order.

Claims (1)

【特許請求の範囲】[Claims] 1、トランザクション処理における入力データの表示お
よび保持のための画面バッファを複数個有し、各々の画
面バッファ間の切換制御を行う切換制御部を有すること
により、1つのトランザクションの入力データの送信を
行った直後に、そのトランザクションの処理結果を待つ
こともなく、次のトランザクションのデータ入力を行う
事を可能とすることにより、トランザクションの並行処
理の範囲を拡大することを特徴とする画面バッファの多
重化によるトランザクション並行処理制御方式。
1. By having a plurality of screen buffers for displaying and holding input data in transaction processing, and by having a switching control unit that controls switching between each screen buffer, input data for one transaction can be transmitted. Screen buffer multiplexing is characterized by expanding the range of parallel processing of transactions by making it possible to input data for the next transaction immediately after the processing of the previous transaction without waiting for the processing results of that transaction. transaction parallelism control method.
JP21999185A 1985-10-04 1985-10-04 Transaction parallel processing control system based upon multiplexing of picture buffer Pending JPS6280731A (en)

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JP (1) JPS6280731A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5053606A (en) * 1987-06-08 1991-10-01 Omron Tateisi Electronics Co. Credit authorization terminal with circuitry to service plural customers in parallel

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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