JPS62503188A - Configurable on-chip test system for gate arrays - Google Patents
Configurable on-chip test system for gate arraysInfo
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Abstract
(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。 (57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】 構成可能なゲートアレイ用オンチップテストシステム発明の背景 〔発明の分野〕 本発明は、一般的には構成可能な（ｃｏｎｆ ｉｇｕｒａｂｌｅ）ゲートアレイ に関するものであり、更に詳しく云うとオンチップテストシステムを有する構成 可能なゲートアレイに関する。[Detailed description of the invention] On-chip test system for configurable gate arrays Background of the invention [Field of invention] The invention generally relates to configurable gate arrays. More specifically, it is a configuration with an on-chip test system. Regarding possible gate arrays.
（背景技術〕 構成可能なゲートアレイは伝統的に非同期モード又は同期（バイブライン）モー ドで動作する。非同期モードでは、信号は入力ピンを介して直接にアレイのゲー トに印加される。パイプラインモードでは、シフトレジスタが入力ピンの各々と アレイのゲートとの間に結合され、信号の各々を入力ピンからアレイのゲートへ 同時にクロックする。(Background technology) Configurable gate arrays traditionally operate in asynchronous or synchronous (vibration) mode. It works in the mode. In asynchronous mode, the signal is routed directly to the array gate via the input pin. applied to the In pipeline mode, a shift register is connected to each of the input pins. and the gates of the array, passing each of the signals from the input pins to the gates of the array. clock at the same time.
ゲートアレイ、そして一般に大規模集積（ＬＳＩ）回路は非常に複雑になってき ているので、これらの回路の初期検査およびその後の保守は重大な挑戦となって きている。早期の従来の方法は入力ピンを介してテストベクトルを適用し、チッ プの出力と予期された出力とを比較した。しかし、この方法は時間と金がかかり 、有効且つ完全な１組のテストベクトルを決定するという困難な仕事を提示して いる。更に、検査環境における電気的検査装置のチップへの接続は誤りのない、 反復可能な性能を与えない、従って、検査装置のチップへの機械的接続を要する アレイの検査は望ましくない。Gate arrays, and large scale integrated (LSI) circuits in general, have become extremely complex. initial testing and subsequent maintenance of these circuits poses a significant challenge. coming. Early traditional methods applied test vectors through input pins and The output of the drop-down was compared with the expected output. However, this method is time-consuming and expensive. , presents the difficult task of determining a valid and complete set of test vectors. There is. Furthermore, the connection of electrical test equipment to the chip in the test environment is error-free. Does not provide repeatable performance, thus requiring mechanical connection of test equipment to the chip Inspection of the array is not desirable.
更に最近の１つの周知の方法は、自己検査および診断機能用のシフトレジスタと して動作するように設計された内部記憶素子を有するオンチップテストシステム を含む。検査および診断動作が信号遷移時間又は伝送遅延に依存せず、従って検 査のため順次論理を組合せ論理に変換することができるようにするために順次論 理素子が具えられている。しかし、自己検査機能のために独立したシフトレジス タは具えられていない。One more recent and well-known method is to use shift registers for self-test and diagnostic functions. On-chip test systems with internal storage elements designed to operate as including. Testing and diagnostic operations do not depend on signal transition times or transmission delays and therefore sequential logic to be able to convert sequential logic to combinatorial logic for analysis. Equipped with logic elements. But independent shift register for self-test function Ta is not provided.
保守機能を行うもう１つの周知の方法は、保守ノードネットワークとして知られ る強化（ｅｎｈａｎｃｅｄ） “セットスキャンループ”を含む。この方法はす べての内部チップレジスタを単一ビットストリームに接続する。各チップ又はノ ードはストリーム上流の１つのノードおよびストリーム下流の２つのノードを連 絡することができる。従って、１つのポート上の、又は１つのシステム内のすべ てのチップが２進樹を形成し、保守プロセッサから検査ベクトルを受けとり検査 結果を保守プロセッサへ送ることができる。チップ上のレジスタは論理の内部な らびに入力／出力に存在する。従って保守７′−ドネットワークはチップクロッ クと同期して動作する有限状態機械である。Another well-known method of performing maintenance functions is known as a maintenance node network. Includes an enhanced “Set Scan Loop”. This method is Connect all internal chip registers into a single bitstream. Each chip or A node connects one node upstream of a stream and two nodes downstream of a stream. can be contacted. Therefore, everything on one port or in one system All chips form a binary tree and receive test vectors from the maintenance processor and perform the test. Results can be sent to a maintenance processor. Registers on a chip are internal to logic. and input/output. Therefore, the maintenance network is It is a finite state machine that operates in synchronization with the network.
米国特許第４．３５７．７０３号は検査しているチップ上にあって全システムク ロック速度でＬＳＩチップの検査をするテストシステムを記述している。このシ ステムは論理経路を変える切換え可能な伝送ゲート、検査機能における制御シフ トレジスタ、入力シフトレジスタ、関連テスト発生器およびアキュムレータ、出 力シフトレジストおよび関連発生器およびアキュムレータを含む。テスト中の論 理機能の全入力に接続したシフトレジスタを用いて検査ベクトルを発生させる。U.S. Pat. No. 4,357,703 discloses the This paper describes a test system that tests LSI chips at lock speed. This The system has switchable transmission gates that change the logic path, control shifts in the test function. registers, input shift registers, associated test generators and accumulators, and output shift registers. Includes force shift resist and associated generators and accumulators. theory under test A test vector is generated using a shift register connected to all inputs of the physical function.
検査合計論理はシフトレジスタとともにチップの動作クロック速度でテスト中の モジュールの全出力状態の実行検査合計を発生させる。The checksum logic, along with the shift registers, runs at the operating clock speed of the chip under test. Generates a running checksum of all output states of the module.
しかし、自己検査および保守動作を含む一方で通常動作の同期モードとパイプラ インモードの両モードを可能にするオンチップテストシステムは上述したいづれ の方法によっても開示されていない。However, the synchronous mode of normal operation and pipeline On-chip test systems that enable both in-mode and in-mode are the above-mentioned It has not been disclosed by any method.
従って、自己検査および保守モードを含む一方で通常動作の同期モードとパイプ ラインモードの両方を可能にする構成可能なゲートアレイ用オンチップシステム が必要とされている。Therefore, it includes a self-test and maintenance mode, while a synchronous mode of normal operation and a pipe On-chip system for configurable gate arrays that allows both line mode is needed.
発明の要約 従って、本発明の目的は改良されたオンチップテストシステムを提供することで ある。Summary of the invention Accordingly, it is an object of the present invention to provide an improved on-chip test system. be.
本発明のもう１つの目的は、自己検査および保守動作を含む一方で通常動作の同 期モードとパイプラインモードの両方を可能にするアレイ用オンチップテストシ ステムを提供することである。Another object of the invention is to include self-testing and maintenance operations while maintaining the same On-chip test system for arrays that enables both pipeline and pipeline modes It is to provide the stem.
本発明の上記の、およびその他の目的を達成するために、自己検査および保守動 作を含む一方で通常動作の同期モードとバイブラインモードの両方を可能にする アレイ用オンチップテストシステムが提供されている。このシステムは複数の入 力と複数の出力を含むチップ上に集積されている。複数のゲートが複数の入力と 出力の間に結合され、入力信号はゲートに非同期で伝送され、出力信号は出力に 非同期で伝送される。入力シフトレジスタが入力の各々とゲートの間に結合され 入力信号を同期で伝送し、出力シフトレジスタがゲートと出力の各々との間に結 合され出力信号を同期で伝送する。制御論理回路が複数のゲート、入力シフトレ ジスタおよび出力シフトレジスタに結合されシステム動作モードを選択する。比 較器信号が出力シフトレジスタに結合され前記出力信号と予期される信号とを比 較する。In order to achieve the above and other objectives of the present invention, self-testing and maintenance operations are provided. Enables both synchronous and vibration-line modes of normal operation On-chip test systems for arrays are provided. This system has multiple integrated on a chip containing power and multiple outputs. Multiple gates with multiple inputs The input signal is transmitted asynchronously to the gate, and the output signal is coupled to the output. Transmitted asynchronously. An input shift register is coupled between each of the inputs and the gate. The input signal is transmitted synchronously, and the output shift register is connected between the gate and each of the outputs. The combined output signals are transmitted synchronously. Control logic circuits with multiple gates, input shift registers register and output shift register to select the system operating mode. ratio A comparator signal is coupled to an output shift register to compare the output signal with the expected signal. Compare.
本発明の上記の、およびその他の目的、特徴および利点は、添付の図面とともに 下記の詳細な説明から更によく理解されるものと思われる。The above and other objects, features and advantages of the present invention will be apparent from the accompanying drawings. It will be better understood from the detailed description below.
図面の簡単な説明 第１図は好ましい実施例を示すゲートアレイのブロック図である。Brief description of the drawing FIG. 1 is a block diagram of a gate array illustrating a preferred embodiment.
第２図は通常のセットスキャンモードでの動作用に構成した好ましい実施例のブ ロック図である。FIG. 2 shows a block diagram of the preferred embodiment configured for operation in the normal set scan mode. It is a lock diagram.
第３図は自己検査シフトレジスタモードでの動作用に構成した好ましい実施例の ブロック図である。FIG. 3 shows a preferred embodiment configured for operation in self-testing shift register mode. It is a block diagram.
第４図は自己検査モードでの動作用に構成した好ましい実施例のブロック図であ る。FIG. 4 is a block diagram of a preferred embodiment configured for operation in self-test mode. Ru.
第５図は制御論理回路のブロック図である。FIG. 5 is a block diagram of the control logic circuit.
第６図は入力シフトレジスタのブロック図である。FIG. 6 is a block diagram of the input shift register.
第７図は出力シフトレジスタのブロック図である。FIG. 7 is a block diagram of the output shift register.
発明の詳細な説明 第１図を参照すると、モノリシック集積回路の形で製作するのに通した本発明に よるゲートアレイが示されている。チップ２０は一部のアレイでは何月という数 になることもある複数のゲート２１を含む。入力２２は一般にチップ２０の一方 の側又は両側に沿って一直線に並べられており、ゲー）２１に直接に接続され、 またシフトレジスタ２３によってゲート２１に結合されている。出力は一般にチ ップ２０のもう一方の側又は両側に沿って並べられており、ゲート２１に直接に 接続され、またシフトレジスタ２５によってゲート２１に結合されている。各人 力２２および出力２４は外部信号を受信又は送信するために結合しているパッド を含む。Detailed description of the invention Referring to FIG. 1, the present invention as fabricated in the form of a monolithic integrated circuit. A gate array is shown. Chip 20 is a number of months in some arrays. It includes a plurality of gates 21, which may be Input 22 is typically one of the chips 20 are arranged in a straight line along the side or both sides and are directly connected to the It is also coupled to gate 21 by shift register 23 . The output is generally are arranged along the other side or both sides of the gate 20 and are directly connected to the gate 21. and is also coupled to gate 21 by a shift register 25. each person Power 22 and output 24 are coupled pads for receiving or transmitting external signals. including.
各入力２２および２４は外部信号を改善するためエミッタフォロアトランジスタ のような１つ又は複数のデバイスを更に含むことがある。一部の了レイでは入力 ２２および出力２４の数はそれぞれ５０又はそれ以上のこともある。更に、成る 場合には１つ又は複数の入力２２又は出力２４が入力、出力の両方として役立つ ことがある（これには１つの入力と１つの出力の２つのレジスタを要する）。Each input 22 and 24 is an emitter follower transistor to improve external signals. It may further include one or more devices such as. In some cases, input 22 and outputs 24 may each be 50 or more. Furthermore, it becomes In some cases, one or more inputs 22 or outputs 24 serve as both inputs and outputs. (This requires two registers, one input and one output).
シフトレジスタ２３は更にシフトレジスタ２５に接続し、シフトレジスタ２５は 更に比較器２６に接続している。比較器２６はバス／フェイルパッド２７に接続 している。シフトレジスタ２５はパッド２８に結合しゲート２１に結合している 。The shift register 23 is further connected to the shift register 25, and the shift register 25 is connected to the shift register 25. Furthermore, it is connected to a comparator 26. Comparator 26 is connected to bus/fail pad 27 are doing. Shift register 25 is coupled to pad 28 and coupled to gate 21. .
制御論理回路２９は制御信号入力３１．３２および３３とシフトレジスタ２３お よび２５の間に結合し、ゲート２１に結合しており、制御信号入力３１．３２お よび３３に印加されたデジタル信号の状態に従つてアレイの動作を制御する。Control logic circuit 29 has control signal inputs 31, 32 and 33 and shift register 23 and and 25 and to gate 21 and control signal inputs 31, 32 and 25. and 33 to control the operation of the array.
通常の非同期動作では、入力信号は１つ又は複数の入力２２を介して直接にゲー ト２１に印加される。ゲート２１の論理出力は直接に出力２４に与えられる。In normal asynchronous operation, the input signal is directly connected to the game via one or more inputs 22. is applied to the output 21. The logic output of gate 21 is applied directly to output 24.
通常の同期又はパイプライン動作では、入力信号は１つ又は複数の入力２２を介 してシフトレジスタ２３に印加される。次に入力信号は当業者に周知の方法によ りクロックパルスで同時にゲート２１へ伝送される。ゲート２１の論理出力はシ フトレジスタ２５へ与えられ、次のクロックパルスで出力２４へ送られる。In normal synchronous or pipeline operation, the input signal is passed through one or more inputs 22. and is applied to the shift register 23. The input signal is then determined using methods well known to those skilled in the art. The clock pulses are simultaneously transmitted to the gate 21. The logic output of gate 21 is 25 and is sent to output 24 on the next clock pulse.
第２図を参照すると、部分ブロック図が通常のセットスキャン動作モードを示す 。説明を容易にするためにシフトレジスタ２３および２５のうちの８つだけを示 しである。ゲート２１は出力を残りのシフトレジスタ２３の各々は直列に結合さ れている。即ち、第１シフトレジスタの出力は次のシフトレジスタの入力に結合 され、以下同様に結合されている。直列の最後のシフトレジスタ２３の出力はゲ ート２１内の追加のシフトレジスタ３５に結合されている。シフトレジスタ３５ の出力はシフトレジスタ２５の１つの人力に結合されている。残りのシフトレジ スタ２５の各々はシフトレジスタ２３と同様な直列に結合されている。直列の最 後のシフトレジスタ２５の出力は保守回路３４に結合されている。Referring to FIG. 2, a partial block diagram illustrates the normal set scan mode of operation. . Only eight of shift registers 23 and 25 are shown for ease of explanation. It is. Gate 21 outputs the output to each of the remaining shift registers 23, which are connected in series. It is. That is, the output of the first shift register is coupled to the input of the next shift register. and are similarly combined below. The output of the last shift register 23 in series is the gate It is coupled to an additional shift register 35 in port 21 . shift register 35 The output of is coupled to one input of shift register 25. remaining shift register Each of the stars 25 is coupled in series similar to the shift register 23. maximum in series The output of the rear shift register 25 is coupled to a maintenance circuit 34.
保守ノードセットスキャン動作では、入力３１．３２および３３に印加された制 御信号は通常の非同期動作の場合の信号と同じである。これが可能なのは入力お よび出力パッドに現われるデータにとって透明なデータを内部シフトレジスタ２ ３および２５が直列的に（ｔｈｒｏｕｇｈ ５ｅｒｉａｌｌｙ ）クロックする かもしれないからである。制御信号５１は保守ノードプロセッサが制御信号３１ ．３２および３３の“０００”状態を変えずに非同期動作期間中にゲートアレイ に割込むことができるようにする。In a maintenance node set scan operation, the constraints applied to inputs 31, 32 and 33 The control signals are the same as those for normal asynchronous operation. This is possible only by inputting The internal shift register 2 transfers the data transparent to the data appearing on the 3 and 25 clock through 5erially This is because it might. The control signal 51 is transmitted by the maintenance node processor to the control signal 31. ．． gate array during asynchronous operation without changing the “000” state of 32 and 33. be able to interrupt.
第３図を参照すると、部分ブロック図が自己検査シフトレジスタ動作モードを示 す。入力信号が入力２２のうちの１つの入力を介してシフトレジスタ２３のうち の１つの入力に印加される。Referring to Figure 3, a partial block diagram illustrates the self-testing shift register mode of operation. vinegar. The input signal is sent to one of the shift registers 23 through one of the inputs 22. is applied to one input of
シフトレジスタ２３は直列に結合されており、直列の最後のシフトレジスタ２３ の出力はシフトレジスタ２５のうちの１つの入力に結合されている。シフトレジ スタ２５は直列に結合され、直列の最後のシフトレジスタ２５の出力はパッド３ ６に結合されている。The shift registers 23 are coupled in series, with the last shift register 23 in the series The output of is coupled to the input of one of the shift registers 25. shift register The shift registers 25 are coupled in series, and the output of the last shift register 25 in the series is connected to pad 3. 6.
シフトレジスタモードにおいては、検査ベクトルの直列ストリングは入力２２を 介して第１シフトレジスタ２３に印加され、各クロックパルスにより追加の各シ フトレジスタ２３および２５に印加される。In shift register mode, the serial string of test vectors inputs input 22. to the first shift register 23, and each clock pulse causes each additional applied to shift registers 23 and 25.
この構成は３つの特定の機能を与える。第１に、出力パッド２４における論理レ ベルはレジスタ２５にシフトされたデータによって制御される。今度はこのこと がプリント基板上のレベルが制御され検査されうるようにする（例えばチップ２ ０がプリント基板上の多数のチップのうちの１つである場合）。第２に、逐する ことができる。即ちデータ経路を与えることができる。第３に、シフトレジスタ ２３および２５を介してシフトされたデータを用いて自己検査回路の動作を検査 できる。This configuration provides three specific functions. First, the logic level at output pad 24 is The bell is controlled by data shifted into register 25. Now about this level on the printed circuit board can be controlled and inspected (e.g. chip 2 0 is one of many chips on a printed circuit board). Second, eliminate be able to. That is, a data path can be provided. Third, shift register Testing the operation of the self-test circuit using the data shifted through 23 and 25 can.
第４図を参照すると、部分ブロック図が自己検査動作モードを示す。シフトレジ スタ２３は直列に結合され直列の最後のシフトレジスタ２３の出力はフィードバ ックとして第１シフトレジスタの入力に結合されているので、シフトレジスタ２ ３！よ擬似ランダムパターン発生器３０として機能する。更に、各シフトレジス タ２３の出力はゲート２１に結合されている。シフトレジスタ２５は直列に結合 され、直列の最後のシフトレジスタ２５の出力はフィードバックとして最後のシ フトレジスタに対して９番目のシフトレジスタの入力に結合されているので、シ フトレジスタ２５はシダナチュ７アナリシスレジスタ４０として機能する。更に 、ゲート２１の出力は各シフトレジスタ２５に結合されている。直列の最後の９ つのシフトレジスタの出力は比較器２６に結合され予期された結果（シグナチュ ア）と比較する。Referring to FIG. 4, a partial block diagram illustrates a self-test mode of operation. shift register The shift registers 23 are connected in series, and the output of the last shift register 23 in the series is connected to the feeder. Shift register 2 is coupled to the input of the first shift register as a 3! It functions as a pseudo-random pattern generator 30. Furthermore, each shift register The output of gate 23 is coupled to gate 21. Shift registers 25 are connected in series The output of the last shift register 25 in series is fed back to the last shift register 25. The shift register is connected to the input of the 9th shift register, so the shift register The shift register 25 functions as a side-by-side analysis register 40. Furthermore , the output of gate 21 is coupled to each shift register 25. last 9 in series The outputs of the two shift registers are coupled to a comparator 26 to obtain the expected result (signature Compare with a).
比較器２６はメタルプログラマブルである（即ち金属マスク層によってプログラ ムされた）９ビツト比較器である。自己検査条件下でゲート２１に関する設計の 論理シミュレーションを実行することによって、シフトレジスタ２５の最後の９ 段に含まれる値を測定することができる。自己検査の終りにおける最後の９段の これらのビットは今や良いデバイス（ｇｏｏｄ ｄｅｖｉｃｅ）のシダナチュア を表わす、比較器にプログラムされるのはこのシグナチュアである（各設計は一 意のシダナチュアを有する）。自己検査がゲート２１に関して実際に実行される と、検査の終りにおけるシフトレジスタ２５の最後の９段に含まれるビットはそ のシグナチュアとなる。次にこのシダナチュアは比較器にプログラムされたシグ ナチュアと比較される。次に比較器２６はデジタルパス／フェイル信号を出力２ ７に与える。Comparator 26 is metal programmable (i.e. programmed by a metal mask layer). It is a 9-bit comparator. of the design for gate 21 under self-test conditions. By performing a logic simulation, the last 9 of the shift register 25 The values contained in the column can be measured. The last nine steps at the end of the self-examination These bits are now the essence of a good device. It is this signature that is programmed into the comparator, representing the ) A self-test is actually performed on gate 21 and the bits contained in the last nine stages of shift register 25 at the end of the test are It becomes the signature of This sidnature is then programmed into the comparator. Compared to Nature. Next, the comparator 26 outputs a digital pass/fail signal 2 Give to 7.
第５図を参照すると、論理回路２９はその入力を制御入力３１．３２、および３ ３に結合させたインバータ４１．４２および４３を含む。ナントゲート４４は第 １および第２人力を制御人力３１とインバータ４３の出力にそれぞれ接続させて いる。ナントゲート４５は第１および第２人力を制御人力３２と制御人力３３に それぞれ接続させている。ナントゲート４６は第１および第２人力をインバータ ４２とインバータ４３の出力にそれぞれ接続させている。ナントゲート４７は第 １．第２および第３人力をインバータ４１，４２および４３の出力にそれぞれ接 続させている。ナントゲート４８は第１および第２人力を制御人力３１および３ ３にそれぞれ接続させている。インバータ４９は保守ノード制御信号（ＭＣＩ） ５１を受信するために結合された入力を有する。ナントゲート５２は第１および 第２人力をナントゲート４４と４５の出力に接続させていて第１制御出力５３を 与える。ナントゲート５４は第１および第２人力をナントゲート４６の出力とイ ンバータ４１の出力にそれぞれ接続させていて第２制御出力５５を与える。ナン トゲート５６は第１．第２゜第３および第４人力をナントゲート４５、ナントゲ ート４７、ナントゲート４Ｂおよびインバータ４９の出力に接続させていて制御 出力５７を与える。インバータ５８はその入力を制御人力４３に接続されていて 第４制御出力５９を与える。Referring to FIG. 5, logic circuit 29 has its inputs connected to control inputs 31, 32, and 3. 3, including inverters 41, 42 and 43 coupled to each other. Nantes Gate 44 is the The first and second human power are connected to the control human power 31 and the output of the inverter 43, respectively. There is. Nantes Gate 45 converts the first and second human power into control human power 32 and control human power 33 They are connected to each other. Nant Gate 46 converts the first and second human power into inverters. 42 and the output of an inverter 43, respectively. Nantes Gate 47 is the 1. Connect the second and third human power to the outputs of inverters 41, 42 and 43, respectively. I am continuing it. Nantes gate 48 controls the first and second manpower 31 and 3 3 are connected to each other. Inverter 49 is a maintenance node control signal (MCI) has an input coupled to receive 51. The Nantes gate 52 is the first and The second human power is connected to the outputs of Nantes gates 44 and 45, and the first control output 53 is give. The Nantes gate 54 inputs the first and second human power to the output of the Nantes gate 46. They are respectively connected to the outputs of the inverter 41 and provide a second control output 55. naan The gate 56 is the first gate. 2nd degree 3rd and 4th manpower to Nantes Gate 45, Nantes Gate It is connected to the output of gate 47, Nant gate 4B and inverter 49 and is controlled. gives output 57. The inverter 58 has its input connected to the control human power 43. A fourth control output 59 is provided.
動作すると制御信号３１．３２．３３および５１は下記のように真理値表によっ て第１〜第４制御出力信号５３．５５．５７および５９の状態を決定する。In operation, control signals 31, 32, 33 and 51 are determined according to the truth table as follows: to determine the states of the first to fourth control output signals 53, 55, 57 and 59.
制御入力信号 制御出力信号 ３１ ３２ 且 」Ｌ 旦 ５５ ５７ 旦制御信号５１は保守プロセッサの制 御下で保守ノード動作の期間中に特に用いられ、通常は論理低である。信号５１ が“高′になると、制御信号５７は強制的に“低”にされ、これが今度は第７図 の入力信号２２が伝送ゲート７８を通って信号８０へ行くことができるようにす る。このことは制御信号３１．３２および３３に関する入力に関係なく起きる。Control input signal Control output signal 31 32 and ”L 55 57 The control signal 51 is controlled by the maintenance processor. It is used particularly during periods of maintenance node operation under control and is normally a logic low. signal 51 goes "high", control signal 57 is forced "low", which in turn causes the signal 57 in FIG. input signal 22 to pass through transmission gate 78 to signal 80. Ru. This occurs regardless of the inputs for control signals 31, 32 and 33.
制御信号３１．３２および３３は内部制御信号５３，５５．５７および５９を与 えるために制ａＩＩ論理回路２９によって復号される。“モード選択”信号と考 えてもよい。これらの内部制御信号は入力シフトレジスタ２３．出力シフトレジ スタ２５およびゲート２１へ送られ、レジスタの機能とともにデータがとる経路 を決定する。選択される特定のモードは下記の通りである。Control signals 31, 32 and 33 provide internal control signals 53, 55, 57 and 59. It is decoded by the control aII logic circuit 29 in order to control the data. Considered a “mode selection” signal. You can also These internal control signals are input to the input shift register 23. Output shift register The route taken by the data along with the register functions Determine. The specific modes selected are as follows.
制御信号 ３ｉ 牝 別 旦 モード ０ ０ ０ ０ 非同期 ０ ０ １ ０ パイプライン ０ １ ０ ０ 同期入力 ０ １ １ ０ 同期出力 １０００ 自己検査 ｌ ０ １ ０ 直列データ ０ ０ ０．１ 保守ノード 第６図を参照すると、シフトレジスタ２３は入力をその入力２２に結合させてい る伝送ゲー）６１および入力を直列の前のシフトレジスタ２３の出力６０に結合 させている伝送ゲート６２を含む。伝送ゲート６１および６２は１つのイネーブ ル入力を第２制御出力５５に接続させ、もう一方のイネーブル入力をインバータ ６３によって第２制御出力５５に結合させている。伝送ゲート６４はその入力を インバータ６５によって伝送ゲート６１および６２の出力に結合させている。ナ ントゲート６８は第１人力をセット信号６９に結合させ、第２人力を伝送ゲート ６４および７１の出力に結合させている。Control signal 3i female mode 0 0 0 0 Asynchronous 0 0 1 0 Pipeline 0 1 0 0 Synchronous input 0 1 1 0 Synchronous output 1000 Self-inspection l 0 1 0 Serial data 0 0 0.1 Maintenance node Referring to FIG. 6, shift register 23 has an input coupled to its input 22. 61 and the input to the output 60 of the previous shift register 23 in series. A transmission gate 62 is included. Transmission gates 61 and 62 have one enable The enable input is connected to the second control output 55, and the other enable input is connected to the inverter. 63 to the second control output 55. The transmission gate 64 receives its input It is coupled to the outputs of transmission gates 61 and 62 by an inverter 65. Na The client gate 68 couples the first human power to the set signal 69 and the second human power to the transmission gate. 64 and 71 outputs.
伝送ゲート７１はその入力をインバータ７２によってナントゲート６８の出力に 結合させている。伝送ゲート７３はその入力をナントゲート６８の出力に接続さ せている。インバータ７４はその入力をインバータ７５によって伝送ゲート７３ の出力に結合させている。The transmission gate 71 converts its input into the output of the Nantes gate 68 by the inverter 72. are combined. Transmission gate 73 has its input connected to the output of Nantes gate 68. It's set. Inverter 74 transfers its input to transmission gate 73 by inverter 75. is combined with the output of
インバータ７５は更にその入力を伝送ゲート７６によってインバータ７４の出力 に結合させている。伝送ゲート６４，７１．７３および７６は一方のイネーブル 入力をクロック信号６６に接続させ、もう一方のイネーブル入力をクロックバー 信号７６に接合させている。インバータ７４の出力は直列に結合した次のシフト レジスタ２２に端子７５におけるシフトレジスタ２２の出力として与えられ、伝 送ゲート７７を介して結合することによって端子８０における出力としてゲート ２１に与えられる。出力８０はまた伝送ゲート７８によって入力２２は結合され ている。伝送ゲート７７および７８は一方のイネーブル入力を第３制御出力５７ に結合させ、インバータ７９によってもう一方のイネーブル入力を第３制御出力 ５７に結合させている。The inverter 75 further transmits its input to the output of the inverter 74 through a transmission gate 76. It is combined with Transmission gates 64, 71, 73 and 76 are enabled on one side input to the clock signal 66 and the other enable input to the clock bar. It is connected to the signal 76. The output of inverter 74 is connected to the next shift in series. is applied to the register 22 as the output of the shift register 22 at the terminal 75, and the transmission gate as an output at terminal 80 by coupling through transmission gate 77. Given to 21. Output 80 is also coupled to input 22 by transmission gate 78. ing. Transmission gates 77 and 78 connect one enable input to third control output 57. and the other enable input is coupled to the third control output by inverter 79. It is connected to 57.
動作すると、第２制御出力５５が論理低である場合には入力２２は伝送ゲート６ ４へ通過する。信号６９が論理低である場合には論理高がゲート７３へ通過して フリップフロップがセットされ、信号６９が論理高である場合には入力２２は伝 送ゲート７３へ通過する。In operation, input 22 is connected to transmission gate 6 when second control output 55 is a logic low. Pass to 4. If signal 69 is a logic low, a logic high is passed to gate 73. When the flip-flop is set and signal 69 is a logic high, input 22 is transmitting. It passes through the sending gate 73.
信号２２はそれにより出カフ５として伝送ゲート７７へ与えられる。Signal 22 is thereby provided as output cuff 5 to transmission gate 77 .
入力２２は第３制御出力５７が論理高である場合には出カフ６において与えられ 、それにより伝送ゲート７８をトリガし伝送ゲート７７を使用禁止にする。第３ 制御出力５７が論理低である場合には、伝送ゲート７７は使用可能にされ、伝送 ゲート７８は使用禁止１；コれ、シフトレジスタ２３の出力は出力８０において 与えられる。第３制御出力５７が論理高である場合には、伝送ゲート７８は使用 可能にされ、伝送ゲート７７は使用禁止にされ、入力２２は伝送ゲート７８を介 して出力８０に与えられる。Input 22 is provided at output cuff 6 when third control output 57 is a logic high. , thereby triggering transmission gate 78 and disabling transmission gate 77. Third If control output 57 is a logic low, transmission gate 77 is enabled and the transmission Gate 78 is prohibited from use 1; the output of shift register 23 is output at output 80. Given. If the third control output 57 is a logic high, the transmission gate 78 is in use. is enabled, transmission gate 77 is disabled, and input 22 is routed through transmission gate 78. and is applied to output 80.
第７図を参照すると、シフトレジスタ２５は第１および第２人力を第１制御出力 ５３およびゲート２１からの出力８０にそれぞれ結合させているナントゲート８ １を含む。排他的オアゲート８２は第１人力をインバータ８３によってナントゲ ート８１の出力に結合させ、第２人力を直列の前のシフトレジスタの出力８４に 結合させている。インバータ８５への入力は伝送ゲート８６により出力８０に結 合され、伝送ゲート８７によって排他的オアゲート８２に結合されている。伝送 ゲート８６および８７の第１イネーブル入力は第２制御出力５５に接続され、第 ２イネーブル入力はインバータ８８によって第、２制御出力５５に結合されてい る。インバータ８５の出力は伝送ゲート８８によりインバータ１０３と伝送ゲー ト１０２の両方に結合されている。インバータ８６はその出力を伝送ゲート８９ とナンドゲー）９０の第１入力に接続されている。ナンドゲー）９０は第２およ び第３人力をデータリセット信号９１およびリセット信号９２にそれぞれ接続さ せている。ナントゲート９０の出力は伝送ゲート８７に接続さ札ている。インバ ータ９３はその入力をインバータ９４によって伝送ゲート８９の出力に接続させ ている。インバータ９４は更にその入力を伝送ゲート９５によってインバータ９ ３の出力に結合させ、伝送ゲート８８．８７．８９および９５は一方のイネーブ ル入力をクロック信号６６に接続させ、もう一方のイネーブル入力をクロックバ ー信号６７に結合させている。インバータ９３の出力は端子９６においてシフト レジスタ２５の出力として直列に結合した次のシフトレジスタ２５に与えられ、 伝送ゲート９８を介して結合することによって端子９７における出力として出力 ２４に与えられる。出力９７はまた伝送ゲート９９によって入力８０に結合され ている。伝送ゲート９８および９９は一方のイネーブル入力を第４制御出力５９ に結合させ、もう一方のイネーブル入力をインバータ１００によって第４制御出 力５９に結合させている。Referring to FIG. 7, the shift register 25 outputs the first and second human power to the first control output. 53 and the output 80 from gate 21, respectively. Contains 1. The exclusive OR gate 82 converts the first human power into a Nanto game using the inverter 83. 81, and the second manual power is connected to the output 84 of the previous shift register in series. are combined. The input to inverter 85 is connected to output 80 by transmission gate 86. and is coupled to exclusive-or gate 82 by transmission gate 87. transmission The first enable inputs of gates 86 and 87 are connected to the second control output 55 and The second enable input is coupled to the second control output 55 by an inverter 88. Ru. The output of inverter 85 is connected to inverter 103 by transmission gate 88. 102. Inverter 86 transmits its output to gate 89 and Nando Game) 90 is connected to the first input. Nando game) 90 is the second and and a third human power are connected to the data reset signal 91 and the reset signal 92, respectively. It's set. The output of Nantes gate 90 is connected to transmission gate 87. Imba The controller 93 has its input connected to the output of the transmission gate 89 by an inverter 94. ing. Inverter 94 further transmits its input to inverter 9 by transmission gate 95. 3, and transmission gates 88, 87, 89 and 95 are connected to one enable connect the enable input to the clock signal 66 and the other enable input to the clock signal 66. - signal 67. The output of inverter 93 is shifted at terminal 96. It is given as the output of the register 25 to the next serially connected shift register 25, output at terminal 97 by coupling through transmission gate 98 24. Output 97 is also coupled to input 80 by transmission gate 99. ing. Transmission gates 98 and 99 connect one enable input to fourth control output 59. and the other enable input is coupled to the fourth control output by the inverter 100. It is coupled to force 59.
動作すると、第２制御出力５５が論理低である場合には入力８０は伝送ゲート８ ８へ通過し、制御信号５３の論理レベルは無視される。制御信号５５が論理高で ある場合には、排他的オアゲート８２の出力は伝送ゲート８８にとって利用可能 となる０次にこの信号は次の論理高クロックエツジでインバータ８６にとって利 用可能となる。排他的オアゲート８２の出力は制御信号５３によって制御される 。制御信号５３が論理低であれば、インバータ８３の出力は信号８０のレベルに 関係なく常に論理低となり、従って信号８０は無視される。この結果信号８４は 変化せずに排他的オアゲート８２を通って有効に通過する。これは実際にデータ を１つのレジスタから次のレジスタにクロックさせる一方で入力パッドにおける データを無視する。制御信号５３が論理高であれば、信号８０は排他的オアゲー ト８２の１人力において常に利用可能になる。この結果信号８０および信号８４ は伝送ゲート８８にとって利用可能となる前に排他的論理和がとられる。この効 果はシグナチュアアナリシスが必要な場合には半分加算されるということである 。In operation, input 80 is connected to transmission gate 8 when second control output 55 is a logic low. 8 and the logic level of control signal 53 is ignored. control signal 55 is logic high In some cases, the output of exclusive-OR gate 82 is available to transmission gate 88. This signal is available to inverter 86 at the next logic high clock edge. It becomes possible to use it. The output of exclusive-OR gate 82 is controlled by control signal 53 . If control signal 53 is a logic low, the output of inverter 83 will be at the level of signal 80. It will always be a logic low regardless, so signal 80 is ignored. The resulting signal 84 is It effectively passes through exclusive-or gate 82 unchanged. This is actually the data at the input pad while clocking from one register to the next. Ignore data. If control signal 53 is a logic high, signal 80 is an exclusive-or game. It is always available for one-person operation of the port 82. As a result, signals 80 and 84 are exclusive-ORed before being available to transmission gate 88. This effect The effect is that if signature analysis is required, half the amount will be added. .
それにより信号８０は信号９１および９２が論理高であり制御信号５３が論理低 である場合には出力９６として伝送ゲート９８に与えられる。入力８０は第４制 御出力５９が論理高である場合に出力９７において与えられ、それにより伝送ゲ ート９９をトリガし伝送ゲート９８を使用禁止にする。第４制御出力５９が論理 高である場合には、伝送ゲート９８は使用可能にされ、伝送ゲート９９は使用禁 止にされ、シフトレジスタ２５の出力は出力９７において与えられる。Signal 80 thereby causes signals 91 and 92 to be a logic high and control signal 53 to be a logic low. If so, it is provided as output 96 to transmission gate 98 . Input 80 is the 4th system is provided at output 97 when control output 59 is a logic high, thereby trigger gate 99 and disable transmission gate 98. The fourth control output 59 is logic If high, transmission gate 98 is enabled and transmission gate 99 is disabled. The output of shift register 25 is provided at output 97.
上記の説明により、自己検査および保守動作を含む一方で通常動作の同期モード 、パイプラインモードの両方を可能にする改良されたオンチップテストシステム が提供されていることが理解されるはずである。The above description provides a synchronous mode of normal operation while including self-test and maintenance operations. , an improved on-chip test system that allows both pipeline mode It should be understood that this is provided.
ＦＩＧ、３ 国際調査報告FIG.3 international search report
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