JPS6247008B2 - - Google Patents
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- JPS6247008B2 JPS6247008B2 JP57032526A JP3252682A JPS6247008B2 JP S6247008 B2 JPS6247008 B2 JP S6247008B2 JP 57032526 A JP57032526 A JP 57032526A JP 3252682 A JP3252682 A JP 3252682A JP S6247008 B2 JPS6247008 B2 JP S6247008B2
- Authority
- JP
- Japan
- Prior art keywords
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- variable delay
- parallel
- input
- flip
- Prior art date
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- 230000001934 delay Effects 0.000 claims description 2
- 239000004020 conductor Substances 0.000 description 16
- 238000006243 chemical reaction Methods 0.000 description 8
- 230000003111 delayed effect Effects 0.000 description 7
- 239000011159 matrix material Substances 0.000 description 4
- 238000004891 communication Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1806—Pulse code modulation systems for audio signals
- G11B20/1809—Pulse code modulation systems for audio signals by interleaving
Description
本発明は、デジタル記録チヤネル電子装置、特
にかかる用途の並列−直列変換器に関するもので
ある。磁気デイスクやテープなどの磁気記録媒体
と共に使用する形のデジタル記録チヤネルでは、
システム内部のデータを、そのシステムのチヤネ
ルの特性に適合する特定の記号形にコード化する
ことが一般的である。このことは、通信システム
にもあてはまる。例えば、GCRコード化の場
合、バイト（８ビツト）など多数の並列内部ビツ
トが、テープを記録媒体とする場合または通常多
重記録チヤネルを使用する場合にチヤネル特性に
よつて課される制約を充たす必要のある多数の並
列ビツトにコード化される。コード化された記号
を扱う際には、並列コード化されたフオーマツト
を、所与の記録チヤネル上にシフトするため直列
ビツト・ストリームに変換しなければならないと
いう意味で、並列−直列変換を実施する必要があ
る。コード化記号のストリームが多重チヤネルに
与えられる場合には個々のチヤネルにコード化記
号を適正に振り分ける操作が必要である。 記録チヤネルの設計においては、求めるコード
化ビツトのグループまたは記号を生成するため
に、単一の符号器を使用するのが普通であつた。
これは通常チヤネルの数と等しい数の並列−直列
変換シフトレジスタを使用することによつて実現
される。かかるハードウエアを用いた並列−直列
変換器は、それなりに適してはいるものの、９チ
ヤネル・データ記録システム用のシフトレジスタ
のマトリツクスが比較的多数のレジスタ・セルま
たはフリツプフロツプを含むので、チヤネル・ハ
ードウエアに対するコストがかなり高くなる。 他の変換システムまたは多重化システムも使用
されてきた。例えば、米国特許第3914553号に
は、直列−並列変換または並列−直列変換を伴な
うネツトワークが記載されている。しかし、この
米国特許の第２図には、やはりかなり高価なシフ
トレジスタ・セルのマトリツクスが図示されてい
る。米国特許第3267460号にも、変換ハードウエ
ア中に多数のセルを使用した直列−並列または並
列−直列デジタル変換器が示されている。 従つてハードウエア・コストの低い記録チヤネ
ル用または時分割多元接続用の並列−直列変換器
が必要とされている。 本発明の主たる目的は先行技術のシステムより
も少ないレジスタ・セルを使用した改良された並
列−直列変換器をもたらすことである。 本発明のこの目的およびその他の目的や特徴は
記録チヤネル用に特に適した並列−直列変換器に
よつて実現される。この変換器は、並列コード化
された記号入力を受け取るのに適した多重入力端
子を含んでいる。この入力端子は、可変遅延装置
に接続されている。入力端子によつて受け取られ
る各ビツトが、それを受取るための出力端子に応
じて予め定められた量だけ増分的に遅延させられ
る。すなわち、４ビツト記号パターンを使用する
場合第１の入力端子の入力は３単位時間だけ遅延
させられ、第２の入力端子の入力は、２単位時間
だけ遅延させられ、第３の入力端子の入力は１単
位時間だけ遅延させられる。 可変遅延装置は、入力端子の数と等しい数の多
数の並列出力をもたらす。可変遅延出力は、セレ
クタに対する入力として与えられるが、後者は、
タイミング信号入力をも受け取る。セレクタは、
各種出力端子上に求める並列−直列変換された記
号を表わす直列パターンをもたらすように順次制
御されるANDゲートとORゲートとの組合せから
なる。セレクタは、直列データ・ストリームをそ
の後のチヤネル処理の前に再刻時するために使用
される出力レジスタと相互接続されている。 ここで図面を参照すると、並列フオーマツトの
４ビツト記号を入力端子P1〜P4から受け取り、か
かる記号パターンをそれぞれ出力端子O1〜O4上
の直列記号パターンに変換するのに適した、並列
−直列変換器を含む本発明の実施例が図示してあ
る。 当然のことながら、９トラツク磁気テープ記録
装置などの通常のシステムでは、４個以上のビツ
トをもつコードを使用するのが通常である。その
場合、本発明の並列−直列変換器は、同様のパタ
ーンを展開するために、より多くの入力端子およ
びそれに対応するより多くの出力端子を含むもの
である。 入力端子P1〜P4が可変遅延セクシヨン１１に接
続されている。可変遅延セクシヨン１１の最上部
は、直列に配置されたフリツプフロツプ１２，１
４，１６を含んでおり、各フリツプフロツプは入
力端子P4からの入力パルス（データ・ビツト）を
所定の単位時間Ｔだけ遅延させ、例えば導線１８
を介して与えられる共通クロツク信号Ｃによつて
刻時されると、そのデータ・ビツトを次のフリツ
プフロツプに転送する。こうして入力回線P4から
入力されたデータ・ビツトは３単位時間だけ遅延
させられて導線２０上に送られる。 同様にして入力端子P3から入力されたデータ・
ビツトはフリツプフロツプ２４，２６によつて２
単位時間だけ遅延させられ、次に導線２８上にも
たらされる共通クロツク信号Ｃに応答して導線３
０上に送られる。入力端子P2からのデータ・ビツ
トは、フリツプフロツプ３６によつて遅延させら
れ、フリツプフロツプが導線３８を介して共通ク
ロツク信号Ｃを受け取るとき導線４０上に送られ
る。最後に、入力端子P1から受け取られたデー
タ・ビツトは、可変遅延セクシヨンの最終出力を
構成する導線５０上に遅延なしに送られる。 導線２０，３０，４０，５０は、セレクタ・ア
レイ５１への入力回路として働く。このセレク
タ・アレイは、AND／ORゲート組合せである４
つのアレイ５２，５３，５４，５５を含んでい
る。各AND／ORゲート組合せは同一のものであ
り、それぞれが一対の入力およびそれと連動する
ORゲートへの入力として働く１つの出力をもつ
４つのANDゲートを含んでいる。ORゲートは数
字６２〜６５で示されるセレクタ・アレイ５１の
出力をもたらす。各アレイ中の個々のANDゲー
トは、それぞれ英字ａ，ｂ，ｃ，ｄを伴つた番号
で示され、ORゲートは英字ｅを伴つた番号で示
されている。 全体的に番号５８で示されている相互接続導線
群は、可変遅延セクシヨン１１の各出力をAND
ゲートの各入力端末に割り振る。すなわち導線２
０上に現われる信号は、各アレイの英字ａを伴つ
た番号のANDゲートに割り振られる。同様にし
て、導線３０上に現われる信号は各アレイの英字
ｂを伴つた番号のANDゲートへ送られる。 同様にして、導線４０上の信号は、英字ｃを伴
つたANDゲートへ送られ、導線５０上の信号
は、英字ｄを伴つたANDゲートへ送られる。 さらにセレクタ・アレイにはタイミング信号
T1〜T4が図示したようなやり方で与えられる。
すなわち、タイミング信号T1は導線７０を介し
てANDゲート５２ｃ，５３ｄ，５４ａ，５５ｂ
へ送られる。同様にしてタイミング信号T2は導
線７１を介してANDゲート５２ｂ，５３ｃ，５
４ｄ，５５ａへ送られる。 タイミング信号T3は導線７２を介してANDゲ
ート５２ａ，５３ｂ，５４ｃ，５５ｄへ送られ
る。最後にタイミング信号T4は、導線７３を介
してANDゲート５２ｄ，５３ａ，５４ｂ，５３
ｃへ送られる。 セレクタ・アレイの導線６２上の出力は出力タ
イミング・レジスタのフリツプフロツプ８２に入
力として与えられる。導線６３上の出力は、出力
レジスタのフリツプフロツプ８３への入力を構成
する。導線６４上の出力は、フリツプフロツプ８
４への入力として働き、導線６５上の出力は出力
レジスタのフリツプフロツプ８５に対する入力と
なる。これらのフリツプフロツプは、各々導線８
８を介して図示していない共通クロツク・ソース
から共通クロツク信号ｅを受け取る。フリツプフ
ロツプ８２〜８５の出力は出力端子O1〜O4とし
ての導線９２〜９４に現われる。 次の表は入力端子P1〜P4からのビツトをタイミ
ング信号T1〜T4に従つて出力端子O1〜O4に分配
する態様を示している。
にかかる用途の並列−直列変換器に関するもので
ある。磁気デイスクやテープなどの磁気記録媒体
と共に使用する形のデジタル記録チヤネルでは、
システム内部のデータを、そのシステムのチヤネ
ルの特性に適合する特定の記号形にコード化する
ことが一般的である。このことは、通信システム
にもあてはまる。例えば、GCRコード化の場
合、バイト（８ビツト）など多数の並列内部ビツ
トが、テープを記録媒体とする場合または通常多
重記録チヤネルを使用する場合にチヤネル特性に
よつて課される制約を充たす必要のある多数の並
列ビツトにコード化される。コード化された記号
を扱う際には、並列コード化されたフオーマツト
を、所与の記録チヤネル上にシフトするため直列
ビツト・ストリームに変換しなければならないと
いう意味で、並列−直列変換を実施する必要があ
る。コード化記号のストリームが多重チヤネルに
与えられる場合には個々のチヤネルにコード化記
号を適正に振り分ける操作が必要である。 記録チヤネルの設計においては、求めるコード
化ビツトのグループまたは記号を生成するため
に、単一の符号器を使用するのが普通であつた。
これは通常チヤネルの数と等しい数の並列−直列
変換シフトレジスタを使用することによつて実現
される。かかるハードウエアを用いた並列−直列
変換器は、それなりに適してはいるものの、９チ
ヤネル・データ記録システム用のシフトレジスタ
のマトリツクスが比較的多数のレジスタ・セルま
たはフリツプフロツプを含むので、チヤネル・ハ
ードウエアに対するコストがかなり高くなる。 他の変換システムまたは多重化システムも使用
されてきた。例えば、米国特許第3914553号に
は、直列−並列変換または並列−直列変換を伴な
うネツトワークが記載されている。しかし、この
米国特許の第２図には、やはりかなり高価なシフ
トレジスタ・セルのマトリツクスが図示されてい
る。米国特許第3267460号にも、変換ハードウエ
ア中に多数のセルを使用した直列−並列または並
列−直列デジタル変換器が示されている。 従つてハードウエア・コストの低い記録チヤネ
ル用または時分割多元接続用の並列−直列変換器
が必要とされている。 本発明の主たる目的は先行技術のシステムより
も少ないレジスタ・セルを使用した改良された並
列−直列変換器をもたらすことである。 本発明のこの目的およびその他の目的や特徴は
記録チヤネル用に特に適した並列−直列変換器に
よつて実現される。この変換器は、並列コード化
された記号入力を受け取るのに適した多重入力端
子を含んでいる。この入力端子は、可変遅延装置
に接続されている。入力端子によつて受け取られ
る各ビツトが、それを受取るための出力端子に応
じて予め定められた量だけ増分的に遅延させられ
る。すなわち、４ビツト記号パターンを使用する
場合第１の入力端子の入力は３単位時間だけ遅延
させられ、第２の入力端子の入力は、２単位時間
だけ遅延させられ、第３の入力端子の入力は１単
位時間だけ遅延させられる。 可変遅延装置は、入力端子の数と等しい数の多
数の並列出力をもたらす。可変遅延出力は、セレ
クタに対する入力として与えられるが、後者は、
タイミング信号入力をも受け取る。セレクタは、
各種出力端子上に求める並列−直列変換された記
号を表わす直列パターンをもたらすように順次制
御されるANDゲートとORゲートとの組合せから
なる。セレクタは、直列データ・ストリームをそ
の後のチヤネル処理の前に再刻時するために使用
される出力レジスタと相互接続されている。 ここで図面を参照すると、並列フオーマツトの
４ビツト記号を入力端子P1〜P4から受け取り、か
かる記号パターンをそれぞれ出力端子O1〜O4上
の直列記号パターンに変換するのに適した、並列
−直列変換器を含む本発明の実施例が図示してあ
る。 当然のことながら、９トラツク磁気テープ記録
装置などの通常のシステムでは、４個以上のビツ
トをもつコードを使用するのが通常である。その
場合、本発明の並列−直列変換器は、同様のパタ
ーンを展開するために、より多くの入力端子およ
びそれに対応するより多くの出力端子を含むもの
である。 入力端子P1〜P4が可変遅延セクシヨン１１に接
続されている。可変遅延セクシヨン１１の最上部
は、直列に配置されたフリツプフロツプ１２，１
４，１６を含んでおり、各フリツプフロツプは入
力端子P4からの入力パルス（データ・ビツト）を
所定の単位時間Ｔだけ遅延させ、例えば導線１８
を介して与えられる共通クロツク信号Ｃによつて
刻時されると、そのデータ・ビツトを次のフリツ
プフロツプに転送する。こうして入力回線P4から
入力されたデータ・ビツトは３単位時間だけ遅延
させられて導線２０上に送られる。 同様にして入力端子P3から入力されたデータ・
ビツトはフリツプフロツプ２４，２６によつて２
単位時間だけ遅延させられ、次に導線２８上にも
たらされる共通クロツク信号Ｃに応答して導線３
０上に送られる。入力端子P2からのデータ・ビツ
トは、フリツプフロツプ３６によつて遅延させら
れ、フリツプフロツプが導線３８を介して共通ク
ロツク信号Ｃを受け取るとき導線４０上に送られ
る。最後に、入力端子P1から受け取られたデー
タ・ビツトは、可変遅延セクシヨンの最終出力を
構成する導線５０上に遅延なしに送られる。 導線２０，３０，４０，５０は、セレクタ・ア
レイ５１への入力回路として働く。このセレク
タ・アレイは、AND／ORゲート組合せである４
つのアレイ５２，５３，５４，５５を含んでい
る。各AND／ORゲート組合せは同一のものであ
り、それぞれが一対の入力およびそれと連動する
ORゲートへの入力として働く１つの出力をもつ
４つのANDゲートを含んでいる。ORゲートは数
字６２〜６５で示されるセレクタ・アレイ５１の
出力をもたらす。各アレイ中の個々のANDゲー
トは、それぞれ英字ａ，ｂ，ｃ，ｄを伴つた番号
で示され、ORゲートは英字ｅを伴つた番号で示
されている。 全体的に番号５８で示されている相互接続導線
群は、可変遅延セクシヨン１１の各出力をAND
ゲートの各入力端末に割り振る。すなわち導線２
０上に現われる信号は、各アレイの英字ａを伴つ
た番号のANDゲートに割り振られる。同様にし
て、導線３０上に現われる信号は各アレイの英字
ｂを伴つた番号のANDゲートへ送られる。 同様にして、導線４０上の信号は、英字ｃを伴
つたANDゲートへ送られ、導線５０上の信号
は、英字ｄを伴つたANDゲートへ送られる。 さらにセレクタ・アレイにはタイミング信号
T1〜T4が図示したようなやり方で与えられる。
すなわち、タイミング信号T1は導線７０を介し
てANDゲート５２ｃ，５３ｄ，５４ａ，５５ｂ
へ送られる。同様にしてタイミング信号T2は導
線７１を介してANDゲート５２ｂ，５３ｃ，５
４ｄ，５５ａへ送られる。 タイミング信号T3は導線７２を介してANDゲ
ート５２ａ，５３ｂ，５４ｃ，５５ｄへ送られ
る。最後にタイミング信号T4は、導線７３を介
してANDゲート５２ｄ，５３ａ，５４ｂ，５３
ｃへ送られる。 セレクタ・アレイの導線６２上の出力は出力タ
イミング・レジスタのフリツプフロツプ８２に入
力として与えられる。導線６３上の出力は、出力
レジスタのフリツプフロツプ８３への入力を構成
する。導線６４上の出力は、フリツプフロツプ８
４への入力として働き、導線６５上の出力は出力
レジスタのフリツプフロツプ８５に対する入力と
なる。これらのフリツプフロツプは、各々導線８
８を介して図示していない共通クロツク・ソース
から共通クロツク信号ｅを受け取る。フリツプフ
ロツプ８２〜８５の出力は出力端子O1〜O4とし
ての導線９２〜９４に現われる。 次の表は入力端子P1〜P4からのビツトをタイミ
ング信号T1〜T4に従つて出力端子O1〜O4に分配
する態様を示している。
【表】
動作中、入力端子P1〜P4を介して並列４ビツト
記号が相次いで変換器の入力部にもたらされ、タ
イミング信号T1〜T4がこの順序で導線７０〜７
３に与えられる。タイミング信号の利用および可
変遅延セクシヨンのフリツプフロツプの共同によ
つて前記の表に示すように出力端子O1〜O4上に
変換された直列パルス・ストリングが生じる。す
なわち、時間T1から始まつて、入力端子P2，
P3，P4，P1，P2，P3からのビツトが順次出力端子
O1上に現われる。同様にして、出力端子O2に
は、入力端子P1，P2，P3，P4などからのビツトが
順次現われる。こうして入力端子P1〜P4上で並列
コード信号を受け取ることに応じて、出力端子
O1〜O2上に順次ずれた出力ビツト・シーケンス
が生じこれは特別のやり方で記録チヤネルの他の
部分で利用することができる。 当然のことながら、セレクタ・アレイの各ゲー
トは、ここに記述した実施例では、単一バンク中
に図示してあるが、システム内に分散させること
ができる。例えば、いくつかのゲートを遅延フリ
ツプフロツプの各ステージの間に配置してそのま
ま望みの機能を実施することができる。これは、
本発明をある種のLSI技術に従つて実施すべき場
合には、より便利となるはずである。 又、例えば、９チヤネル・システムを９記号コ
ードと共に使用する場合、９本の入力端子を使用
し、第１の入力端子は、８個の遅延セルまたはフ
リツプフロツプを含むことになる。かかるシステ
ムを使用すると、フリツプフロツプまたは、レジ
スタ・セルの数は、81個から36個に減り、出力レ
ジスタ・セルを含めても81個から45個に減る。図
示した実施例では、合計６個のフリツプフロツプ
が使用されており、出力レジスタ・セルを含める
と10個となる。通常のレジスタ・マトリツクスで
は、それぞれ４個のセルからなる４個のレジスタ
すなわち合計16個のセルが必要となる。 その上、本実施例で記述したフリツプフロツプ
は、シフト専用モードで使用されるので、通常の
マトリツクス・フリツプフロツプの場合の二重デ
ータ入力ではなくて、単一データ入力しか必要で
ない。その結果、ここに記述するシステムの製造
コストは低下する。 ここに記載した発明は、AND／ORゲート組合
せがずつと安価なのでハードウエア・コストの著
しく減少した好適な並列−直列データ変換をもた
らす。 また当然のことながら、ここに記載した並列−
直列変換システムとして具体化されている考え方
を利用して直列−並列変換を実施することもでき
る。特に前記の先行技術に記載されているものの
ような通信システムの場合にはそれが可能であ
る。 本発明をその有利な実施例について具体的に示
し、説明してきたが、当技術の専門家には理解で
きるように本発明の精神および範囲から離れず
に、形状および細部に様々な変更を加えることが
できる。
記号が相次いで変換器の入力部にもたらされ、タ
イミング信号T1〜T4がこの順序で導線７０〜７
３に与えられる。タイミング信号の利用および可
変遅延セクシヨンのフリツプフロツプの共同によ
つて前記の表に示すように出力端子O1〜O4上に
変換された直列パルス・ストリングが生じる。す
なわち、時間T1から始まつて、入力端子P2，
P3，P4，P1，P2，P3からのビツトが順次出力端子
O1上に現われる。同様にして、出力端子O2に
は、入力端子P1，P2，P3，P4などからのビツトが
順次現われる。こうして入力端子P1〜P4上で並列
コード信号を受け取ることに応じて、出力端子
O1〜O2上に順次ずれた出力ビツト・シーケンス
が生じこれは特別のやり方で記録チヤネルの他の
部分で利用することができる。 当然のことながら、セレクタ・アレイの各ゲー
トは、ここに記述した実施例では、単一バンク中
に図示してあるが、システム内に分散させること
ができる。例えば、いくつかのゲートを遅延フリ
ツプフロツプの各ステージの間に配置してそのま
ま望みの機能を実施することができる。これは、
本発明をある種のLSI技術に従つて実施すべき場
合には、より便利となるはずである。 又、例えば、９チヤネル・システムを９記号コ
ードと共に使用する場合、９本の入力端子を使用
し、第１の入力端子は、８個の遅延セルまたはフ
リツプフロツプを含むことになる。かかるシステ
ムを使用すると、フリツプフロツプまたは、レジ
スタ・セルの数は、81個から36個に減り、出力レ
ジスタ・セルを含めても81個から45個に減る。図
示した実施例では、合計６個のフリツプフロツプ
が使用されており、出力レジスタ・セルを含める
と10個となる。通常のレジスタ・マトリツクスで
は、それぞれ４個のセルからなる４個のレジスタ
すなわち合計16個のセルが必要となる。 その上、本実施例で記述したフリツプフロツプ
は、シフト専用モードで使用されるので、通常の
マトリツクス・フリツプフロツプの場合の二重デ
ータ入力ではなくて、単一データ入力しか必要で
ない。その結果、ここに記述するシステムの製造
コストは低下する。 ここに記載した発明は、AND／ORゲート組合
せがずつと安価なのでハードウエア・コストの著
しく減少した好適な並列−直列データ変換をもた
らす。 また当然のことながら、ここに記載した並列−
直列変換システムとして具体化されている考え方
を利用して直列−並列変換を実施することもでき
る。特に前記の先行技術に記載されているものの
ような通信システムの場合にはそれが可能であ
る。 本発明をその有利な実施例について具体的に示
し、説明してきたが、当技術の専門家には理解で
きるように本発明の精神および範囲から離れず
に、形状および細部に様々な変更を加えることが
できる。
図面は本発明による並列−直列変換器を示すも
のである。 P1〜P4……入力端子、O1〜O4……出力端子、
１１……可変遅延セクシヨン、１２……セレク
タ・アレイ、８２〜８５……出力レジスタとして
のフリツプフロツプ。
のである。 P1〜P4……入力端子、O1〜O4……出力端子、
１１……可変遅延セクシヨン、１２……セレク
タ・アレイ、８２〜８５……出力レジスタとして
のフリツプフロツプ。
Claims (1)
- 【特許請求の範囲】 １ 複数のデイジタル入力信号を並列的に受け取
る複数の入力端子に１つずつ接続されていて、そ
れぞれ、予め定められた異なつた時間だけ上記デ
イジタル入力信号を遅延させて出力線に送り出す
複数の可変遅延手段と、 上記複数の可変遅延手段と同数のセレクタ手段
であつて、各セレクタ手段が１つずつ出力線を有
すると共に、上記複数の可変遅延手段の出力線の
全てを入力線としており且つ上記複数の可変遅延
手段と同数の制御線に共通して接続されていて、
該複数の制御線に順次与えられるタイミング信号
に同期して、上記複数の可変遅延手段からの信号
をそれぞれ異なつた順序で選択して各自の出力線
に送り出す様に同時に動作するものと、 上記複数のセレクタ手段の出力線に１つずつ接
続されていると共に共通のタイミング線に接続さ
れていて、該タイミング線のタイミング信号に同
期して、対応するセレクタ手段の出力線に生じる
信号を受け取つて各自の出力端子に同時に送り出
す複数のレジスタ・セルと を有する並列−直列変換器。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/263,379 US4377806A (en) | 1981-05-13 | 1981-05-13 | Parallel to serial converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57187743A JPS57187743A (en) | 1982-11-18 |
| JPS6247008B2 true JPS6247008B2 (ja) | 1987-10-06 |
Family
ID=23001544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57032526A Granted JPS57187743A (en) | 1981-05-13 | 1982-03-03 | Parallel-series converter |
Country Status (4)
| Country | Link |
|---|---|
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