JPS6240538A - Data processor - Google Patents
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- JPS6240538A JPS6240538A JP17976185A JP17976185A JPS6240538A JP S6240538 A JPS6240538 A JP S6240538A JP 17976185 A JP17976185 A JP 17976185A JP 17976185 A JP17976185 A JP 17976185A JP S6240538 A JPS6240538 A JP S6240538A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、命令形式の異なる複数の機械命令セントを
解読して実行するデータ処理装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a data processing device that decodes and executes a plurality of machine commands having different instruction formats.
従来、データ処理装置システムにおいて、本来そのシス
テムで実行する機械命令（以下単に命令と呼ぶ）の命令
形式とは異なった命令形式を持った命令によって記述さ
れたプログラムを実行する方式として、エミュレータ方
式がある。Conventionally, in a data processing device system, an emulator method has been used as a method for executing a program written using an instruction format that is different from the instruction format of the machine instructions (hereinafter simply referred to as instructions) that are originally executed by the system. be.
エミュレータ方式の構成を第４図ないし第６図に示す。The configuration of the emulator system is shown in FIGS. 4 to 6.
第４図において、１は命令アドレス入力線、２は次に実
行される命令の主記憶装置上のアドレスを保持する命令
アドレスレジスタ、３は信号線、４は現在実行されてい
る命令のアドレスを保持する現命令アドレスレジスタ、
６は主記憶装置、７゜８はそれぞれ主記憶装置６上のア
ドレス部と命令部を示し、アドレス部７には、主記憶装
置６の上部から下部に向かって０から例えば２２４−１
まで１ずつ昇順にアドレスが割り振られている。なお、
５は命令アドレスレジスタ２の内容が指すアドレスを示
す。また、９は主記憶装置６上にあるプログラムの領域
を示し、９ａは上記プログラムの領域９のうち、このデ
ータ処理装置システムが本来実行する命令形式の命令に
よって記述された部分、９ｂは上記本来の命令形式とは
異なった命令形式をもつ命令によって記述された部分を
それぞれ示している。ここで、１０は命令アドレスレジ
スタ２によって指されているアドレスを示し、１１は上
記アドレス１０に対応する命令である。同様に１２と１
３．１４と１５はそれぞれアドレスと命令のベアであり
、上記アドレス１２に対応する命令１３は本来の命令形
式の命令の一つで、この命令以後の命令は本来の命令形
式をしていないことを宣言する命令（以後エミュレート
命令と呼ぶ）、そして、アドレス１４に対応する命令１
５以降の命令が本来とは異なった命令形式の命令である
。In FIG. 4, 1 is an instruction address input line, 2 is an instruction address register that holds the address on the main memory of the next instruction to be executed, 3 is a signal line, and 4 is the address of the currently executed instruction. Current instruction address register to hold,
Reference numeral 6 indicates the main memory, and 7.8 indicates an address field and an instruction field on the main memory 6, respectively.
Addresses are assigned in ascending order by 1. In addition,
5 indicates the address pointed to by the contents of the instruction address register 2. Further, 9 indicates a program area on the main memory 6, 9a is a portion of the program area 9 that is written by instructions in an instruction format originally executed by this data processing system, and 9b is a portion of the program area 9 that is originally executed by this data processing system. The parts described by instructions having a different instruction format from the instruction format of are shown. Here, 10 indicates the address pointed to by the instruction address register 2, and 11 is the instruction corresponding to the above address 10. Similarly 12 and 1
3.14 and 15 are bare addresses and instructions, respectively, and instruction 13 corresponding to address 12 is one of the instructions in the original instruction format, and instructions after this instruction do not have the original instruction format. (hereinafter referred to as emulation instruction), and instruction 1 corresponding to address 14.
The instructions after 5 are instructions in a different instruction format than the original.
一方、１７は上記主記憶装置６から読み出された命令を
一時保持する命令バッファであり、１８はこの命令バッ
ファ１フ中の命令の命令コード部、１６は命令アドレス
レジスタ２の指すアドレスの命令を上記命令バッファ１
７に送る信号線である。On the other hand, 17 is an instruction buffer that temporarily holds the instructions read from the main memory 6, 18 is the instruction code part of the instruction in this instruction buffer 1, and 16 is the instruction at the address pointed to by the instruction address register 2. The above instruction buffer 1
This is the signal line sent to 7.
２０は上記命令バッファ１７から命令を読み込んで、そ
の意味を解釈し、実際に実行するために各種信号線に信
号を出力するインタプリタであり、１９は命令の入力線
、２１．２２，２３．２４は後述する命令解読器２７．
３２からの信号の出力線である。20 is an interpreter that reads an instruction from the instruction buffer 17, interprets its meaning, and outputs signals to various signal lines for actual execution; 19 is an instruction input line; 21.22, 23.24 is an instruction decoder 27, which will be described later.
This is the output line of the signal from 32.
第５図は上記インタプリタ２０を更に詳細に示した図で
、２５は前記したエミュレート命令１３によって起動さ
れるエミュレータ２９からの信号により、命令バッファ
１７から人力された命令の行先を制御する命令解読制御
部、２７は本来の命令形式をもつ命令を解読する第１命
令解読器、３２は本来の命令形式とは異なる形式の命令
を解読する第２命令解読器である。なお、２６．３’１
は命令の流れる方向を示し、２８．３０は第１命令解読
器２７からエミュレータ２９及びエミュレータ２９から
命令解読制御部２５への信号線を示す。FIG. 5 is a diagram showing the above-mentioned interpreter 20 in more detail, and 25 is an instruction decoder that controls the destination of the manually inputted instruction from the instruction buffer 17 in response to a signal from the emulator 29 activated by the emulation instruction 13 mentioned above. The control section 27 is a first instruction decoder that decodes instructions in the original instruction format, and 32 is a second instruction decoder that decodes instructions in a format different from the original instruction format. In addition, 26.3'1
indicates the direction in which instructions flow, and 28 and 30 indicate signal lines from the first instruction decoder 27 to the emulator 29 and from the emulator 29 to the instruction decoding control unit 25.
また、第６図は第５図の命令解読制御部２５での処理の
流れの示したフローチャートである。同図において、ス
テップ３３ではエミュレータ２９からの入力をＥとし、
ステップ３４で上記Ｅの値によって条件分岐する。ステ
ップ３５は上記ステップ３４でＥがＯＮでなかった場合
の処理を示し、命令解読制御部２５に命令バッファ１７
から入力された命令コードは第１命令解読器２７に送ら
れるようになっている。一方、ステップ３６はＥがＯＮ
であった場合の処理を示し、入力された命令コードは第
２命令解読器３２に送られるようになっている。Further, FIG. 6 is a flowchart showing the flow of processing in the instruction decoding control section 25 of FIG. In the figure, in step 33, the input from the emulator 29 is E,
In step 34, a conditional branch is made depending on the value of E. Step 35 shows the process when E is not ON in step 34, and the instruction decoding control unit 25 uses the instruction buffer 17.
The instruction code input from the instruction code is sent to the first instruction decoder 27. On the other hand, in step 36, E is ON.
The input instruction code is sent to the second instruction decoder 32.
次に上記従来装置の動作について説明する。Next, the operation of the above-mentioned conventional device will be explained.
まず、第４図に示すように、次に実行される命令のアド
レスが命令アドレス入力線１から命令アドレスレジスタ
２に入力されると主記憶装置６上の相当するアドレス１
０が参照され、このアドレス１０に対応する命令１１が
主記憶装置６から取り出されて信号線１６により命令バ
ッファ１７に保持される。そして、次に実行される命令
のアドレスが、命令アドレスレジスタ２に入ると、それ
までの命令アドレスレジスタ２の内容は信号線３を介し
て現命令アドレスレジスタ４に移る。また、命令バンフ
ァ１７に保持されていた命令のうち、命令のコード部１
８が命令入力線１９によってインタプリタ２０に送られ
る。First, as shown in FIG. 4, when the address of the next instruction to be executed is input from the instruction address input line 1 to the instruction address register 2, the corresponding address
0 is referenced, and the instruction 11 corresponding to this address 10 is taken out from the main memory 6 and held in the instruction buffer 17 via the signal line 16. When the address of the next instruction to be executed enters the instruction address register 2, the contents of the instruction address register 2 up to that point are transferred to the current instruction address register 4 via the signal line 3. Also, among the instructions held in the instruction buffer 17, the code part 1 of the instruction
8 is sent to interpreter 20 by command input line 19.
第５図に示すようにインタプリタ２０において、命令バ
ッファ１７から入力された命令は命令解読制御部２５に
入る。このとき、第６図ステップ３３におけるエミュレ
〜り２９からの信号はＯＮではないので、ステップ３４
の分岐からステップ３５へ進み、命令解読制御部２５に
入力された命令は第１命令解読器２７に送られて解読さ
れ、命令の実行のために信号出力線２１．２２に信号が
出力される。As shown in FIG. 5, in the interpreter 20, the instruction input from the instruction buffer 17 is input to the instruction decoding control section 25. At this time, the signal from the emulator 29 in step 33 of FIG. 6 is not ON, so step 34
The process proceeds from the branch to step 35, where the instruction input to the instruction decoding control unit 25 is sent to the first instruction decoder 27 and decoded, and a signal is output to the signal output lines 21 and 22 for execution of the instruction. .
このようにして処理が進み、命令アドレスレジスタ２が
アドレス１２を指すと、エミュレート命令１３は命令１
１と同様に命令バッファ１７．命令解読制御部２５を経
て第１命令解読器２７によって解読される。このとき、
第１命令解読器２７はこのエミュレート命令１３を解読
してエミュレータ２９の起動信号を信号線２８に出力す
るため、エミュレータ２９が起動され、このエミュレー
タ２９から命令解読制御部２５に対して信号線３０を介
してＯＮ信号が出力される。これにより、第６図のステ
ップ３３において、Ｅの値がＯＮとなり、ステップ３４
の分岐からステップ３６に移り、以後命令解読制御部２
５に命令入力線１９を介して入力された命令コードはす
べて第２命令解読器３２に送られるようになる。Processing progresses in this way, and when instruction address register 2 points to address 12, emulated instruction 13 is changed to instruction 1.
1, the instruction buffer 17. The instruction is decoded by the first instruction decoder 27 via the instruction decoding control section 25. At this time,
The first instruction decoder 27 decodes this emulated instruction 13 and outputs a start signal for the emulator 29 to the signal line 28, so the emulator 29 is started and the signal line is sent from the emulator 29 to the instruction decoding control unit 25. An ON signal is output via 30. As a result, in step 33 of FIG. 6, the value of E becomes ON, and in step 34
The process moves from the branch to step 36, and thereafter the instruction decoding control unit 2
All instruction codes inputted to the instruction input line 19 through the instruction input line 19 are sent to the second instruction decoder 32.
すなわち、命令アドレスレジスタ２がアドレス１４を指
すことにより、本来とは異なった命令形式の命令１５が
命令バッファ１７に保持され、その命令コードが命令解
読制御部２５に入ると、命令解読制御部２５はその命令
コードを本来の命令形式をしていない命令を解読する第
２命令解読器３２に送り、ここで命令コードが解読され
て命令実行のために信号出力線２３．２４に信号が出力
される。That is, when the instruction address register 2 points to the address 14, an instruction 15 having a different instruction format from the original is held in the instruction buffer 17, and when the instruction code enters the instruction decoding control section 25, the instruction decoding control section 25 sends the instruction code to a second instruction decoder 32 that decodes instructions that are not in the original instruction format, where the instruction code is decoded and a signal is output to signal output lines 23 and 24 for instruction execution. Ru.
従って、この方式によれば、予め本来の命令形式の命令
から成る主プログラムにエミュレート命令を含ませてお
けば、異なった命令形式の命令でも実行可能となる。Therefore, according to this method, if emulated instructions are included in advance in a main program consisting of instructions in the original instruction format, instructions in a different instruction format can also be executed.
従来のエミュレータ方式では、本来の命令形式とは異な
る命令形式の命令を実行する際には、上述したように実
行の直前に、エミュレート命令という実際のデータ処理
には不要な特別な命令を発行する必要があった。また、
このエミュレート命令は本来の命令形式の命令から成る
プログラムの中から発行される必要があるため、エミュ
レート命令を含むプログラムとエミュレート命令以後に
実行されるプログラムの間に主従関係が生じ、プログラ
ムの柔軟性に欠ける等の問題点があった。In conventional emulator systems, when executing an instruction in an instruction format different from the original instruction format, a special instruction called an emulation instruction that is unnecessary for actual data processing is issued immediately before execution, as described above. I needed to. Also,
Since this emulation instruction must be issued from within a program consisting of instructions in the original instruction format, a master-slave relationship occurs between the program containing the emulation instruction and the program executed after the emulation instruction, and the program There were problems such as lack of flexibility.
この発明は上記のような問題点を解消するためになされ
たもので、エミュレート命令のような特別な命令を必要
とせず、それぞれ相異なる命令形式をもつ命令から成る
プログラムを、それぞれ対等のレベルで解読、実行する
ことができるデータ処理装置を得ることを目的とする。This invention was made to solve the above-mentioned problems, and it does not require special instructions such as emulation instructions, and allows programs consisting of instructions with different instruction formats to be run at equal levels. The purpose is to obtain a data processing device that can decode and execute the data.
この発明に係るデータ処理装置は、主記憶装置から読み
出す機械命令のアドレスにもとづき、この機械命令の命
令形式に対応する命令解読器に切換える切換手段を備え
たものである。The data processing device according to the present invention includes switching means for switching to an instruction decoder corresponding to the instruction format of the machine instruction based on the address of the machine instruction read from the main memory.
この発明においては、命令形式の異なる命令を主記憶装
置上のそれぞれ指定されたアドレス範囲に記憶させて置
くだけで、エミュレート命令のような特別な命令を必要
とせず、かつ、ある命令形式の命令から成るプログラム
と、それとは異なる斧令形式の命令から成るプログラム
とを対等のレベルで処理することが可能となる。In this invention, instructions of different instruction formats are simply stored in designated address ranges on the main memory, and special instructions such as emulation instructions are not required, and instructions of a certain instruction format are It becomes possible to process a program consisting of instructions and a program consisting of instructions in a different command format on an equal level.
以下、この発明の一実施例を図について説明する。なお
、ここでは、命令セットを２種類とした場合について説
明し、前記従来例と同−又は相当部分には同一符号を用
いて、その説明は省略する。An embodiment of the present invention will be described below with reference to the drawings. Here, a case will be described in which there are two types of instruction sets, and the same or equivalent parts as in the conventional example will be denoted by the same reference numerals, and the explanation thereof will be omitted.
第１図において、４０．４１は主記憶装置６のアドレス
７が２進数で表現された場合に、その最上位ビット（最
左端のビット）がそれぞれ０． １となる範囲を示し、
４２．４３はそれぞれの範囲４０．４１に置かれたプロ
グラムの領域、４４゜４６はそれぞれ上記プログラム領
域４２．４３の中の一命令のアドレスを示す。また、こ
のデータ処理装置が処理する第１の命令セットによって
記述されたプログラムはアドレスの最上位ビットがＯの
範囲４０に、第２の命令セットによって記述されたプロ
グラムは最上位ビットが１の範囲４１に、あらかじめリ
ンカ及びローダによって置かれているものとする。４８
は現命令アドレスレジスタ４の保持するアドレスの最上
位１ビツトをインタプリタ４９に送る信号線、４９はこ
の信号線４８を介しての入力により命令解読器を切替え
ることのできるインタプリタである。In FIG. 1, 40.41 means that when address 7 of main memory 6 is expressed in binary, its most significant bit (leftmost bit) is 0. Indicates the range where it is 1,
42 and 43 indicate the program areas placed in the respective ranges 40 and 41, and 44 and 46 indicate the address of one instruction within the program areas 42 and 43, respectively. Furthermore, the program written by the first instruction set processed by this data processing device is in the range 40 where the most significant bit of the address is O, and the program written by the second instruction set is in the range 40 where the most significant bit is 1. 41 by the linker and loader. 48
A signal line 49 sends the most significant bit of the address held by the current instruction address register 4 to an interpreter 49, and 49 is an interpreter that can switch the instruction decoder by inputting via this signal line 48.
第２図は、上記インタプリタ４９をさらに詳細に示した
図で、５０は現命令アドレスレジスタ４からの入力にも
とづき、命令バッファ１７から入力された命令コードを
、第１又は第２命令解読器２７．３２に振り分ける命令
解読制御部であり、これにより本願の切換手段が構成さ
れている。FIG. 2 is a diagram showing the interpreter 49 in more detail. Reference numeral 50 indicates the instruction code input from the instruction buffer 17 based on the input from the current instruction address register 4 to the first or second instruction decoder 27. .32, which constitutes the switching means of the present application.
また、第３図は第２図の命令解読制御部５０での処理の
流れを示したフローチャートである。同図において、ス
テップ５１では現命令アドレスレジスタ４からの入力を
Ｆとし、ステップ５２で上記Ｆの値によって条件分岐す
る。ここで、Ｆの値がＯのときはステップ３５に移り、
命令バッファ１７から入力された命令コードは第１命令
解読器２７に送られ、Ｆの値が１のときはステップ３６
に移り、入力された命令コードは第２命令解読器３２に
送られるようになっている。Further, FIG. 3 is a flowchart showing the flow of processing in the instruction decoding control section 50 of FIG. 2. In the figure, in step 51, the input from the current instruction address register 4 is set to F, and in step 52, a conditional branch is made depending on the value of F. Here, when the value of F is O, the process moves to step 35.
The instruction code input from the instruction buffer 17 is sent to the first instruction decoder 27, and when the value of F is 1, step 36
Then, the input instruction code is sent to the second instruction decoder 32.
次に動作について説明する。まず、第１図において、次
に実行されるべき命令のアドレスが命令アドレス入力線
１から命令アドレスレジスタ２に送られる。この命令が
第１の命令セットに属するものであれば、主記憶装置６
上のアドレスの最上位ビットが０の範囲４０に置かれて
おり、例えば命令アドレスレジスタ２がアドレス４４を
指すとする。次に、アドレス４４に対応する命令４５は
、主記憶装置６上から取り出され、信号線１６によって
命令バッファ１７に送られる。また、このときの命令ア
ドレスレジスタ２の内容は信号線３によって現命令アド
レスレジスタ４に送られ、命令アドレスレジスタ２には
、次に実行される命令のアドレスが入る。一方、現命令
アドレスレジスタ４のアドレスの最上位ビットは信号線
４８によりインタプリタ４９に送られる。Next, the operation will be explained. First, in FIG. 1, the address of the next instruction to be executed is sent from an instruction address input line 1 to an instruction address register 2. If this instruction belongs to the first instruction set, the main memory 6
Assume that the most significant bit of the above address is placed in the range 40 of 0, and that the instruction address register 2 points to address 44, for example. Next, the instruction 45 corresponding to the address 44 is retrieved from the main memory 6 and sent to the instruction buffer 17 via the signal line 16. Further, the contents of the instruction address register 2 at this time are sent to the current instruction address register 4 via the signal line 3, and the address of the next instruction to be executed is entered in the instruction address register 2. On the other hand, the most significant bit of the address in the current instruction address register 4 is sent to the interpreter 49 via a signal line 48.
第２図において、現命令アドレスレジスタ４からの人力
は、インタプリタ４９中の命令解読制御部５０に送られ
る。このとき、現命令アドレスレジスフ４のアドレスは
主記憶装置６上のアドレス４４を指しているため、最上
位ビットはＯとなっている。従って、第３図において、
ステップ５１でＦの値はＯとなり、ステップ５２の分岐
からステップ３５に移り、命令バッファ１７から命令解
読制御部５０に入った命令は、第１命令解読器−２７に
送られて解読され、命令実行のために信号出力線２１．
２２に信号が出力される。In FIG. 2, input from the current instruction address register 4 is sent to an instruction decoding control section 50 in the interpreter 49. At this time, the address of the current instruction address register 4 points to the address 44 on the main memory device 6, so the most significant bit is O. Therefore, in Figure 3,
In step 51, the value of F becomes O, and the process moves from step 52 to step 35, where the instruction entered from the instruction buffer 17 into the instruction decoding control unit 50 is sent to the first instruction decoder 27, where it is decoded and the instruction For execution, the signal output line 21.
A signal is output to 22.
次に、実行する命令が第２の命令セットの命令である場
合について説明する。Next, a case where the instruction to be executed is an instruction of the second instruction set will be described.
命令アドレスレジスタ２に次に実行される命令のアドレ
スが入力され、この命令が第２の命令セントに属するも
のであれば、この命令は主記憶装置６上のアドレスの最
上位ビットが１の範囲４１に置かれており、例えばアド
レス４６が参照されたとすると、アドレス４６に対応す
る命令４７が取り出され、信号線１６によって命令バッ
ファ１７に送られる。また、命令アドレスレジスタ２に
は次に実行すべき命令のアドレスが入力され、それまで
の命令アドレスレジスタ２の内容は信号線３によって現
命令アドレスレジスタ４に移り、その最上位ビットは信
号線４８によりインタプリタ４９に送られる。If the address of the next instruction to be executed is input to the instruction address register 2, and this instruction belongs to the second instruction point, this instruction will be executed within the range where the most significant bit of the address on the main memory device 6 is 1. For example, if address 46 is referenced, instruction 47 corresponding to address 46 is taken out and sent to instruction buffer 17 via signal line 16. Further, the address of the next instruction to be executed is input to the instruction address register 2, and the contents of the instruction address register 2 up to that point are transferred to the current instruction address register 4 via the signal line 3, and the most significant bit thereof is transferred to the signal line 48. is sent to the interpreter 49.
第２図で示すように、現命令アドレスレジスタ４からの
入力はインタプリタ４９中の命令解読制御部５０に送ら
れる。このとき、現命令アドレスレジスタ４のアドレス
は主記憶装置６上のアドレス４６を指しているため、最
上位ビットは１となっている。従って、第３図において
ステップ５１でＦの値は１となり、ステップ５２の分岐
からステップ３６に移り、命令バッファ１７から命令解
読制御部５０に入った命令は第２命令解読器３２に送ら
れて解読され、命令実行のために信号出力線２３．２４
に信号が出力される。As shown in FIG. 2, the input from the current instruction address register 4 is sent to an instruction decoding control section 50 in the interpreter 49. At this time, the address of the current instruction address register 4 points to the address 46 on the main memory device 6, so the most significant bit is 1. Therefore, in FIG. 3, the value of F becomes 1 in step 51, and the process moves from step 52 to step 36, where the instruction entered from the instruction buffer 17 into the instruction decoding control section 50 is sent to the second instruction decoder 32. Signal output lines 23.24 for decoding and instruction execution
A signal is output.
なお、上記実施例では、命令解読制御部５０へのアドレ
スの入力を、現命令アドレスレジスタ４の最上位１ビツ
トとしたが、このビット巾及びその位置は任意である０
例えば、ビット巾をｎビットに増した場合、最大２″個
の命令セットを処理できる。この場合、命令解読器も２
′１個必要である。In the above embodiment, the address input to the instruction decoding control unit 50 is the most significant bit of the current instruction address register 4, but this bit width and its position can be set to any value.
For example, if the bit width is increased to n bits, a maximum of 2" instruction sets can be processed. In this case, the instruction decoder also has 2" instruction sets.
'One piece is required.
さらにこの場合、主記憶装置６上のアドレスは２″個の
連続した範囲（以後セグメントと呼ぶ）に等分割される
が、複数のセグメント内の命令を同一の命令解読器に送
ることにより、命令解読器毎に主記憶装置６上のプログ
ラムの置かれる範囲の大きさを変えることができる。Furthermore, in this case, the addresses on the main memory device 6 are equally divided into 2'' continuous ranges (hereinafter referred to as segments), but by sending the instructions in multiple segments to the same instruction decoder, the The size of the range in which the program is placed on the main storage device 6 can be changed for each decoder.
また、上記実施例では主記憶装置６のアドレス７を物理
アドレスとして説明したが、このアドレスは論理アドレ
スでもよいことは言うまでもない。Further, in the above embodiment, the address 7 of the main storage device 6 has been described as a physical address, but it goes without saying that this address may be a logical address.
以上のように、この発明によるデータ処理装置は、主記
憶装置から読み出す機械命令のアドレスにもとづき、こ
の機械命令の命令形式に対応する命令解読器に切換える
切換手段を備えたことによリ、命令形式の異なる命令を
解読、実行する際にも、エミュレート命令のような特別
な命令を必要とせず、かつ、処理対象となる複数個の相
異なる命令セットに対して、主従関係を生じさせず、そ
れぞれを対等のレベルで処理することが可能となるとい
う効果がある。As described above, the data processing device according to the present invention is provided with a switching means for switching to an instruction decoder corresponding to the instruction format of the machine instruction based on the address of the machine instruction read from the main memory. Even when decoding and executing instructions with different formats, no special instructions such as emulation instructions are required, and no master-slave relationship is created for multiple different instruction sets to be processed. , each has the effect of being able to be processed at an equal level.
第１図及び第２図はこの発明の一実施例によるデータ処
理装置の要部を示すブロック図、第３図は上記実施例の
命令解読制御部の制御手順を示すフローチャート、第４
図及び第５図は従来装置の要部を示すブロック図、第６
図は上記従来装置の命令解読制御部の制御手順を示すフ
ローチャートである。
２・・・命令アドレスレジスタ、４・・・現命令アドレ
スレジスタ、６・・・主記憶装置、１７・・・命令バッ
ファ、２７．３２・・・命令解読器、５０・・・命令解
読制御部（切換手段）。
なお、図中同一符号は同−又は相当部分を示す。
代理人 大 岩 増 ｍ＜ほか２名）矛２図
Ｃつ
云1 and 2 are block diagrams showing the main parts of a data processing device according to an embodiment of the present invention, FIG. 3 is a flowchart showing the control procedure of the instruction decoding control section of the above embodiment, and FIG.
5 and 5 are block diagrams showing the main parts of the conventional device, and FIG.
The figure is a flowchart showing the control procedure of the instruction decoding control section of the conventional device. 2... Instruction address register, 4... Current instruction address register, 6... Main memory, 17... Instruction buffer, 27.32... Instruction decoder, 50... Instruction decoding control unit (switching means). Note that the same reference numerals in the figures indicate the same or equivalent parts. Agent: Masu Oiwa (and 2 others)
Claims (1)
と、上記機械命令の命令形式毎に異なった複数の命令解
読器を備え、上記主記憶装置の指定されたアドレスから
読み出された機械命令を対応する命令解読器で解読して
実行するデータ処理装置において、上記主記憶装置から
読み出す機械命令のアドレスにもとづき、この機械命令
の命令形式に対応する命令解読器に切換える切換手段を
備えたことを特徴とするデータ処理装置。A main memory device in which machine instructions are stored at specified addresses, and a plurality of instruction decoders that differ depending on the instruction format of the machine instructions, and machine instructions read out from the specified addresses in the main memory device. The data processing device decodes and executes a machine instruction using a corresponding instruction decoder, and includes a switching means for switching to an instruction decoder corresponding to the instruction format of the machine instruction, based on the address of the machine instruction read from the main memory. A data processing device characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17976185A JPS6240538A (en) | 1985-08-15 | 1985-08-15 | Data processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17976185A JPS6240538A (en) | 1985-08-15 | 1985-08-15 | Data processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6240538A true JPS6240538A (en) | 1987-02-21 |
Family
ID=16071420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17976185A Pending JPS6240538A (en) | 1985-08-15 | 1985-08-15 | Data processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6240538A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2374694A (en) * | 2001-02-26 | 2002-10-23 | Advanced Risc Mach Ltd | Storing instruction set information |
| US7020768B2 (en) | 2001-02-01 | 2006-03-28 | Arm Limited | Apparatus and method for facilitating debugging of sequences of processing instructions using context identifier comparison |
| GB2435116A (en) * | 2006-02-10 | 2007-08-15 | Imagination Tech Ltd | Determining an instructions set based on the instruction address |
| JP2015222033A (en) * | 2014-05-22 | 2015-12-10 | 三菱自動車工業株式会社 | Internal combustion engine |
-
1985
- 1985-08-15 JP JP17976185A patent/JPS6240538A/en active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7020768B2 (en) | 2001-02-01 | 2006-03-28 | Arm Limited | Apparatus and method for facilitating debugging of sequences of processing instructions using context identifier comparison |
| US7093236B2 (en) | 2001-02-01 | 2006-08-15 | Arm Limited | Tracing out-of-order data |
| US7093108B2 (en) | 2001-02-01 | 2006-08-15 | Arm Limited | Apparatus and method for efficiently incorporating instruction set information with instruction addresses |
| GB2374694A (en) * | 2001-02-26 | 2002-10-23 | Advanced Risc Mach Ltd | Storing instruction set information |
| GB2374694B (en) * | 2001-02-26 | 2005-04-27 | Advanced Risc Mach Ltd | Apparatus and method for storing instruction set information |
| GB2435116A (en) * | 2006-02-10 | 2007-08-15 | Imagination Tech Ltd | Determining an instructions set based on the instruction address |
| GB2435116B (en) * | 2006-02-10 | 2010-04-07 | Imagination Tech Ltd | Selecting between instruction sets in a microprocessors |
| US10437598B2 (en) | 2006-02-10 | 2019-10-08 | MIPS Tech, LLC | Method and apparatus for selecting among a plurality of instruction sets to a microprocessor |
| JP2015222033A (en) * | 2014-05-22 | 2015-12-10 | 三菱自動車工業株式会社 | Internal combustion engine |
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