JPS623520B2 - - Google Patents
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- JPS623520B2 JPS623520B2 JP53151030A JP15103078A JPS623520B2 JP S623520 B2 JPS623520 B2 JP S623520B2 JP 53151030 A JP53151030 A JP 53151030A JP 15103078 A JP15103078 A JP 15103078A JP S623520 B2 JPS623520 B2 JP S623520B2
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- rom
- parity
- ram
- data
- read
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Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は、計算機やマイクロコンピユータを用
いた端末機器等の各種電子機器におけるメモリシ
ステムに関し、特にROM（リード・オンリー・
メモリ）を含むメモリシステムに関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to memory systems in various electronic devices such as computers and terminal devices using microcomputers, and in particular to ROM (read-only) memory systems.
memory system, including memory).
IC・ROMを含むメモリシステムでは、各ROM
の読出しデータに対して垂直パリテイチエツクを
行なうように構成するのがシステムの信頼性を高
める上で望ましい。この目的を達成するために、
従来のメモリシステムの中には、システムの各
ROMに対し垂直パリテイデータを格納した専用
のROMを付加したものがある。１データに対す
る垂直パリテイビツトは１ビツトで足りるが、現
在のところ汎用ROMとしては４ビツト／語以上
のものしかないため、無駄を承知の上で垂直パリ
テイチエツク専用ROMとして４ビツト／語の
ROMを用いている。したがつて垂直パリテイチ
エツクを行なうようにした従来のメモリシステム
は、垂直パリテイチエツクを行なわないシステム
に比較してかなりコスト高になる傾向がある。さ
らに、ROMの変更に当つては、垂直パリテイチ
エツク専用のROMも同時に変更しなければなら
ないという不便もある。 In a memory system including IC/ROM, each ROM
In order to improve the reliability of the system, it is desirable to perform a vertical parity check on the read data. to this end,
Some traditional memory systems have
Some ROMs have a dedicated ROM that stores vertical parity data. One bit of vertical parity bit is sufficient for one piece of data, but at present there are only 4 bits/word or more available for general-purpose ROMs, so we are using 4 bits/word as a ROM exclusively for vertical parity checking, even though we are aware of the waste.
It uses ROM. Therefore, conventional memory systems with vertical parity checking tend to be significantly more expensive than systems without vertical parity checking. Furthermore, when changing the ROM, there is the inconvenience that the ROM dedicated to vertical parity check must also be changed at the same time.
本発明の目的は、叙上の如き問題を解決できる
メモリシステムを提供することにある。 An object of the present invention is to provide a memory system that can solve the above problems.
しかして本発明のメモリシステムの特徴は、垂
直パリテイチエツク専用のメモリとしてRAM
（ランダム・アクセス・メモリ）を用い、システ
ムの電源投入時等の初期設定時にROMを読出し
そのデータに対するパリテイを作成してRAMに
書込み、通常のROMの読出し時にはRAMも同一
アドレス信号で読出し、ROMの読出しデータを
RAMの読出しデータ（パリテイビツト）を用い
てパリテイチエツクさせるようにしたことであ
る。 However, the feature of the memory system of the present invention is that RAM is used as memory exclusively for vertical parity check.
(random access memory) is used to read the ROM during initial settings such as when the system is powered on, create parity for that data, and write it to the RAM.When reading the normal ROM, the RAM is also read using the same address signal, and the ROM is read out using the same address signal. Read data of
The parity check is performed using read data (parity bits) from the RAM.
以下、添附図面に示した一実施例によつて本発
明を詳細に説明する。 Hereinafter, the present invention will be explained in detail with reference to an embodiment shown in the accompanying drawings.
図において、１はメモリシステムの主たる構成
要素である1024×８ビツトのROM、２はROM１
の垂直パリテイチエツクを行なうために設けられ
た1024×１ビツト（1024語で各語は１ビツト幅）
のRAMである。ROM１とRAM２には共通のア
ドレス線７を通じてアドレス信号が与えられる。
３はパリテイ発生回路、４はパリテイ検出回路で
あり、これら両回路３，４にはROM１のデータ
線８が接続されている。６はRAM２の読出しを
制御するためのアンドゲート、５はパリテイ検出
回路４の出力の送出を制御するためのアンドゲー
トである。 In the figure, 1 is a 1024 x 8-bit ROM, which is the main component of the memory system, and 2 is ROM1.
1024 x 1 bit (1024 words, each word 1 bit wide) provided for vertical parity check
RAM. An address signal is applied to ROM1 and RAM2 through a common address line 7.
3 is a parity generation circuit, and 4 is a parity detection circuit. Both circuits 3 and 4 are connected to a data line 8 of the ROM 1. 6 is an AND gate for controlling reading of the RAM 2, and 5 is an AND gate for controlling output of the parity detection circuit 4.
次に動作を説明する。 Next, the operation will be explained.
電源投入時、1024×８ビツトのROM１内のデ
ータは確定しているが、垂直パリテイ情報が書き
込まれる1024×１ビツトのRAM２内のデータは
確定していない。したがつてRAM２内の垂直パ
リテイ情報を確定する必要がある。そこでまずパ
リテイ検出制御線９に“LOW”レベルの信号を
与え、アンドゲート５，６により、パリテイ検出
回路４からの出力信号とRAM読み出し信号を無
効とする。たゞしパリテイ検出回路４の出力信号
とRAM読み出し信号はともに“High”レベルの
時に有意とする。次にアドレス線７にアドレス信
号を与えさらにメモリ読み出し制御信号線１０に
読み出し信号（“High”レベル）を与えて、
ROM１よりデータをデータ線８に読み出す。こ
のROM１より出力されたデータからパリテイ発
生回路３によつて垂直パリテイ情報を得る。この
時メモリ書き込み制御線１１に書き込み信号を与
えると、RAM２に対するアドレス信号はROM１
と同じものが与えられているので、ROM１と同
じアドレスのRAMエリア内にパリテイ発生回路
３より出力された垂直パリテイ情報が書き込まれ
る。以下このようにアドレス信号を０番地から
1023番地まで順次変えてやり、ROM１の全ての
データに対する垂直パリテイ情報をRAM２内の
対応するエリアに格納する。 When the power is turned on, the data in the 1024×8 bit ROM1 is fixed, but the data in the 1024×1 bit RAM2 into which vertical parity information is written is not fixed. Therefore, it is necessary to determine the vertical parity information in RAM2. Therefore, first, a "LOW" level signal is applied to the parity detection control line 9, and the AND gates 5 and 6 invalidate the output signal from the parity detection circuit 4 and the RAM read signal. It is assumed that the output signal of the parity detection circuit 4 and the RAM read signal are both significant when both are at "High" level. Next, an address signal is applied to the address line 7, and a read signal (“High” level) is applied to the memory read control signal line 10.
Read data from ROM1 to data line 8. Vertical parity information is obtained from the data output from the ROM 1 by the parity generation circuit 3. At this time, when a write signal is applied to the memory write control line 11, the address signal for RAM2 is changed to ROM1.
Since the same information is given, the vertical parity information output from the parity generation circuit 3 is written into the RAM area at the same address as the ROM1. Below, the address signal starts from address 0 as shown below.
The data is sequentially changed up to address 1023, and the vertical parity information for all data in ROM1 is stored in the corresponding area in RAM2.
この動作が終了した時点で全ROMデータに対
する垂直パリテイ情報がRAM２内に確定される
ことになる。 At the end of this operation, vertical parity information for all ROM data will be determined in the RAM 2.
通常動作では、パリテイ検出制御線９に
“High”レベルの信号を与え、パリテイ検出回路
４の出力信号とRAM読み出し信号を有効とす
る。以後アドレス線７とメモリ読み出し制御線１
０にそれぞれアドレス信号とメモリ読み出し信号
を与えてやると、ROM１より８ビツトデータ
が、またRAM２より１ビツトの垂直パリテイ情
報が得られる。これらのデータをパリテイ検出回
路４に与えることにより、垂直パリテイチエツク
が行なわれる。パリテイ検出回路４により、垂直
パリテイ誤りの発生があつた場合に“High”レ
ベルの信号が出力され、垂直パリテイ誤りである
ことが検出できる。 In normal operation, a "High" level signal is applied to the parity detection control line 9 to enable the output signal of the parity detection circuit 4 and the RAM read signal. From now on, address line 7 and memory read control line 1
When an address signal and a memory read signal are applied to 0, respectively, 8-bit data is obtained from ROM1, and 1-bit vertical parity information is obtained from RAM2. By applying these data to the parity detection circuit 4, a vertical parity check is performed. The parity detection circuit 4 outputs a "High" level signal when a vertical parity error occurs, and it is possible to detect a vertical parity error.
上記した実施例は、８ビツト／語、1024語の
ROM1個の場合であるが、ROMが何ビツトであ
つても、何ワードであつても、また何個であつて
も、それに合わせてRAMを選択すればよい。例
えば、Ｍビツト／語×ｎ語のROMをＮ個用いて
構成されるメモリシステムの場合、垂直パリテイ
情報の格納用に１ビツト／語×（ｎ×Ｎ）語の
RAMを用いればよい。 The above embodiment uses 8 bits/word and 1024 words.
In the case of one ROM, no matter how many bits, words, or number of ROMs there are, the RAM can be selected accordingly. For example, in a memory system configured using N ROMs of M bits/word x n words, ROMs of 1 bit/word x (n x N) words are used to store vertical parity information.
You can use RAM.
以上に述べたように、本発明のメモリシステム
ではROMデータの垂直パリテイ情報をRAMに格
納する構成である。RAMは汎用ROMと異なり１
ビツト／語のものが得られるため、ROMを用い
る場合のような無駄を容易になくすことができ、
メモリシステムのコストを低減するのに有利であ
る。またRAM内の垂直パリテイ情報はメモリシ
ステムの電源投入時等にROMデータに基づいて
作成されるものであるから、ROMの変更つまり
ROM内のプログラム等の変更を自由に行ない得
る利点がある。 As described above, the memory system of the present invention has a configuration in which vertical parity information of ROM data is stored in RAM. Unlike general-purpose ROM, RAM is 1
Since bits/words can be obtained, it is possible to easily eliminate the waste that occurs when using ROM.
This is advantageous in reducing the cost of memory systems. In addition, since the vertical parity information in RAM is created based on ROM data when the memory system is powered on, changes to the ROM, i.e.
There is an advantage that programs in the ROM can be changed freely.
図は本発明によるメモリシステムの一実施例を
示すブロツク図である。
１……ROM、２……RAM、３……パリテイ発
生回路、４……パリテイ検出回路。
The figure is a block diagram showing one embodiment of a memory system according to the present invention. 1...ROM, 2...RAM, 3...parity generation circuit, 4...parity detection circuit.
Claims (1)
ツト幅のRAMと、パリテイ発生回路と、パリテ
イ検出回路とを具備し、初期設定時に該ROMの
読出しと該RAMの書込みとを同一アドレス信号
を与えて行なわせ、該パリテイ発生回路によつて
該ROMからの読出しデータに対するパリテイを
発生させそれを該RAMに書込み、その後の通常
動作においては該ROMと該RAMとを共通のアド
レス信号を与えて読出し、該ROMから読出され
るデータと該RAMから読出されるパリテイビツ
トとによつて該パリテイ検出回路でパリテイチエ
ツクを行なわせるようにして成るメモリシステ
ム。1 comprises a ROM, a RAM with the same number of words as the ROM and a 1-bit width, a parity generation circuit, and a parity detection circuit, and uses the same address signal for reading from the ROM and writing to the RAM during initial settings. The parity generating circuit generates parity for data read from the ROM and writes it to the RAM, and in the subsequent normal operation, a common address signal is applied to the ROM and the RAM. A memory system comprising: reading data, and causing the parity detection circuit to perform a parity check based on data read from the ROM and parity bits read from the RAM.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15103078A JPS5580895A (en) | 1978-12-08 | 1978-12-08 | Memory system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15103078A JPS5580895A (en) | 1978-12-08 | 1978-12-08 | Memory system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5580895A JPS5580895A (en) | 1980-06-18 |
| JPS623520B2 true JPS623520B2 (en) | 1987-01-26 |
Family
ID=15509757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15103078A Granted JPS5580895A (en) | 1978-12-08 | 1978-12-08 | Memory system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5580895A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63149919U (en) * | 1987-03-24 | 1988-10-03 | ||
| JPH0257917U (en) * | 1988-10-18 | 1990-04-26 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57127997A (en) * | 1981-01-30 | 1982-08-09 | Nec Corp | Semiconductor integrated storage device |
| JPS5833759A (en) * | 1981-08-21 | 1983-02-28 | Yamatake Honeywell Co Ltd | Redundant code adding system |
| JPS6232544A (en) * | 1985-08-05 | 1987-02-12 | Mitsubishi Electric Corp | Abnormally detecting circuit for information processor |
-
1978
- 1978-12-08 JP JP15103078A patent/JPS5580895A/en active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63149919U (en) * | 1987-03-24 | 1988-10-03 | ||
| JPH0257917U (en) * | 1988-10-18 | 1990-04-26 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5580895A (en) | 1980-06-18 |
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