JPS6231546B2 - - Google Patents
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- JPS6231546B2 JPS6231546B2 JP51116907A JP11690776A JPS6231546B2 JP S6231546 B2 JPS6231546 B2 JP S6231546B2 JP 51116907 A JP51116907 A JP 51116907A JP 11690776 A JP11690776 A JP 11690776A JP S6231546 B2 JPS6231546 B2 JP S6231546B2
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Description
【発明の詳細な説明】
この発明は、画情報データを一定ビツト長のブ
ロツク単位で処理する画情報処理システムに関す
る。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an image information processing system that processes image information data in blocks of a constant bit length.
かかる画情報処理システムとしてはフアクシミ
リシステムが代表的である。現在のフアクシミリ
システムは、普通、主走査ライン１本ないし複数
本を１ブロツクとして画情報データを処理するよ
うに構成されている。 A typical example of such an image information processing system is a facsimile system. Current facsimile systems are typically configured to process image information data using one or more main scanning lines as one block.
ところで、フアクシミリシステムの送信側と受
信側とで画サイズが相違する場合、そのままでは
受信側で画像を正常に再元することができない。
すなわち、画サイズに関係なく主走査方向線密度
を一定とすると、１ブロツク当りの画情報データ
のビツト数は画サイズにより相違し、例えばＢ列
４判は2048ビツト（８ライン／mm）、Ａ列４判は
1728ビツト（８ライン／mm）となる。したがつ
て、このような場合には、送信側と受信側で画サ
イズを合わせるために画像の縮小・拡大を行なう
必要がある。従来、この画像の縮小・拡大には主
に送信側において光学的に行なうようにしていた
が、光学系が大型かつ複雑となりやすくまた高精
度の縮小・拡大を実現するためにはシステム全体
のコストが大幅に上昇する等の問題があつた。ま
た同時に複数の受信装置に画情報データを送る場
合等においては、各受信装置毎に必要に応じて縮
少・拡大を行なう必要があるが、各受信装置に複
雑・高価な光学系を設けることは一般に困難であ
る。 By the way, if the image sizes on the sending and receiving sides of a facsimile system are different, the image cannot be restored normally on the receiving side.
That is, assuming that the line density in the main scanning direction is constant regardless of the image size, the number of bits of image information data per block differs depending on the image size. For example, B row 4 size is 2048 bits (8 lines/mm), A Column 4 size is
1728 bits (8 lines/mm). Therefore, in such a case, it is necessary to reduce or enlarge the image in order to match the image size on the sending and receiving sides. Conventionally, this image reduction/enlargement was mainly done optically on the transmitting side, but the optical system tends to be large and complex, and the cost of the entire system is high in order to achieve high-precision reduction/enlargement. There were problems such as a significant increase in In addition, when sending image information data to multiple receiving devices at the same time, it is necessary to reduce or enlarge each receiving device as necessary, but this requires a complicated and expensive optical system to be installed in each receiving device. is generally difficult.
この発明は叙上の点に鑑みてなされたものであ
り、その目的とするところは、電気的手段により
画像サイズの縮小・拡大を任意に行なうようにし
た画情報処理システムを提供するにある。すなわ
ちこの発明は、入力部に取込まれた画情報データ
を例えば一旦メモリに格納し、このメモリから周
波数f1の読出クロツクで画情報データをビツトシ
リアルで読出し、この読出画情報データをサンプ
リング回路において周波数f2（≒f1×ｎ２／ｎ１）のサ
ン
プルクロツクによつてサンプリングして出力部に
送り込むようにしたものである。ここでn1、n2は
それぞれ入力部および出力部における画情報デー
タの１ブロツク当りのビツト数である。フアクシ
ミリシステムに限定して説明すれば、上記入力部
は送信装置のスキヤナまたは受信装置のデモジユ
レータに、出力部は送信装置のモジユレータ（メ
モリ、データ圧縮部含む）または受信装置の記録
変換部（受信走査部含む）に相当する。 The present invention has been made in view of the above points, and its object is to provide an image information processing system in which image size can be arbitrarily reduced or enlarged by electrical means. That is, in this invention, image information data taken into an input section is temporarily stored in a memory, the image information data is read out from this memory in bit serial form using a readout clock having a frequency of f1 , and this readout image information data is sent to a sampling circuit. The signal is sampled by a sample clock of frequency f 2 (≈f 1 ×n 2 /n 1 ) and sent to the output section. Here, n 1 and n 2 are the number of bits per block of image information data at the input section and the output section, respectively. To limit the explanation to a facsimile system, the input section is connected to the scanner of the transmitting device or the demodulator of the receiving device, and the output section is connected to the modulator (including memory and data compression section) of the transmitting device or the recording conversion section (receiving device) of the receiving device. (including the scanning section).
以下、添付図面を参照してこの発明を具体的に
説明する。第１図はこの発明の一実施例を示すブ
ロツク図であり、第２図はそのタイミングチヤー
トである。 Hereinafter, the present invention will be specifically described with reference to the accompanying drawings. FIG. 1 is a block diagram showing one embodiment of the present invention, and FIG. 2 is a timing chart thereof.
第１図において、１は入力部であり、この入力
部１によつて取込まれた画情報データはランダム
アクセスメモリ（以下RAMと記す）２に書込ま
れる。このRAM２は、例えば１ビツト×Ｍワー
ドのICメモリである。可変Ｎ進カウンタ３は
RAM２の書込用アドレスカウンタとして作用す
るものであり、このカウンタ３のモジユロは入力
部１における画情報データの１ブロツク当りのビ
ツト数に合わせられる。なお、上記入力部１はブ
ロツクの開始時にブロツク信号（ライン同期信
号）を発生しまた画情報データのビツト毎に入力
クロツクを出力する。カウンタ３は上記ブロツク
信号を受けてリセツトし、ついで入力クロツクを
カウントアツプ（ないしダウン）する。また
RAM２は、上記入力クロツクに同期して、カウ
ンタ３に指定されるアドレスに画情報データを書
込む。可変Ｎ進カウンタ４はRAM２の読出用ア
ドレスカウンタとして作用するものであり、上記
カウンタ３と同一モジユロに設定される。発振器
５は周波数f1の読出クロツクを発生しRAM２お
よびカウンタ４に入力する。カウンタ４は読出ク
ロツクを受けてカウントアツプ（ないしダウン）
し、クリア時にブロツク信号（ラインコントロー
ル信号）を出力する。RAM２は、読出クロツク
のタイミングでカウンタ４により指定されるアド
レスの内容を順次（ビツトシリアルで）出力す
る。 In FIG. 1, 1 is an input section, and image information data taken in by this input section 1 is written into a random access memory (hereinafter referred to as RAM) 2. This RAM 2 is, for example, a 1 bit×M word IC memory. The variable N-ary counter 3 is
It functions as a writing address counter for the RAM 2, and the modulus of this counter 3 is adjusted to the number of bits per block of image information data in the input section 1. The input section 1 generates a block signal (line synchronization signal) at the start of a block and also outputs an input clock for each bit of image information data. The counter 3 is reset upon receiving the block signal, and then counts up (or down) the input clock. Also
The RAM 2 writes image information data to the address designated by the counter 3 in synchronization with the input clock. The variable N-ary counter 4 functions as a read address counter for the RAM 2, and is set to the same modulus as the counter 3. Oscillator 5 generates a read clock of frequency f 1 and inputs it to RAM 2 and counter 4. Counter 4 counts up (or down) in response to the read clock
and outputs a block signal (line control signal) when cleared. The RAM 2 sequentially (bit serially) outputs the contents of the address specified by the counter 4 at the timing of the read clock.
RAM２から読出された画情報データはサンプ
リング回路６に入力される。可変周波数発振器７
は、周波数f2のサンプルクロツクを発生してサン
プリング回路６に供給するもので、f2＝f1×ｎ２／ｎ１
と
なるように発振周波数が制御される。ただし、n2
は出力部８における画情報データの１ブロツク当
りのビツト数である。サンプリング回路６は読出
画情報データをサンプルクロツクf2でサンプリン
グして出力部８に送り込む。また可変Ｎ進カウン
タ１０は、モジユロn2に設定されており、読出用
アドレスカウンタ４から出されるブロツク信号に
よつてリセツトされ、サンプルクロツクをカウン
トアツプ（またはダウン）してクリア時にブロツ
ク信号（ライン同期信号）を出力部８に供給す
る。出力部８はサンプリングされた画情報データ
を伝送系または画像処理系に送り出す。 The image information data read from the RAM 2 is input to the sampling circuit 6. Variable frequency oscillator 7
generates a sample clock of frequency f 2 and supplies it to the sampling circuit 6, f 2 = f 1 × n 2 /n 1
The oscillation frequency is controlled so that However, n 2
is the number of bits per block of image information data in the output unit 8. The sampling circuit 6 samples the read image information data using the sample clock f2 and sends it to the output section 8. The variable N-ary counter 10 is set to modulus n2 , is reset by the block signal output from the read address counter 4, counts up (or down) the sample clock, and when cleared, the block signal ( line synchronization signal) is supplied to the output section 8. The output unit 8 sends the sampled image information data to a transmission system or an image processing system.
以上の説明および第２図のタイミングチヤート
から明らかなように、この発明によれば入力部１
が取込んだn1ビツト／ブロツクの画情報データを
n2ビツト／ブロツクの画情報データに変換して出
力部８に送り込むことができる。すなわち、画サ
イズに関係なく主走査方向線密度が一定（同一）
な装置間で、該走査線密度を一定にして画サイズ
を電気的に縮少・拡大できる。そして、縮小率お
よび拡大率は、サンプルクロツクの周波数を変え
ることにより任意に設定できる。 As is clear from the above explanation and the timing chart in FIG. 2, according to the present invention, the input section 1
The image information data of n 1 bit/block captured by
It can be converted into image information data of n2 bits/block and sent to the output section 8. In other words, the line density in the main scanning direction is constant (same) regardless of the image size.
The image size can be electrically reduced or enlarged between different devices by keeping the scanning line density constant. The reduction ratio and enlargement ratio can be set arbitrarily by changing the frequency of the sample clock.
以上においては、画情報処理システムを一般化
して説明したが、つぎにフアクシミリシステムに
特定してさらに説明する。この発明はフアクシミ
リシステムの送信装置および受信装置のいずれに
も適用できる。すなわち、RAM２サンプリング
回路６を主体とするビツト数変換系を、送信装置
または受信装置の一方または両方に設けることに
より、画サイズの電気的な縮少・拡大が可能なフ
アクシミリシステムを実現できる。 Although the image information processing system has been described in general in the above, a facsimile system will be specifically described below. The present invention can be applied to both a transmitting device and a receiving device of a facsimile system. That is, by providing a bit number conversion system mainly including the RAM2 sampling circuit 6 in one or both of the transmitting device and the receiving device, it is possible to realize a facsimile system in which the image size can be electrically reduced or enlarged.
送信装置に適用する場合について云えば、入力
部１はスキヤナに、出力部８はメモリまたはデー
タコンプレツシヨン部を含むモジユレータに相当
し、出力部８から出力される画情報データは伝送
系を介して受信装置に送られる。 When applied to a transmitter, the input section 1 corresponds to a scanner, the output section 8 corresponds to a modulator including a memory or a data compression section, and the image information data output from the output section 8 is transmitted via a transmission system. and sent to the receiving device.
受信装置に適用する場合について云えば、入力
部１はデモジユレータに、出力部８は記録変換部
（受信走査部含む）に相当し、出力部８の出力画
情報データは画像に再生される。 When applied to a receiving device, the input section 1 corresponds to a demodulator, the output section 8 corresponds to a recording conversion section (including a reception scanning section), and the output image information data of the output section 8 is reproduced as an image.
なお、この発明は、画サイズの縮小・拡大だけ
を意図したものではなく、例えばフアクシミリシ
ステムの送信側と受信側との間に分解能の相違が
ありブロツク当りのビツト数を送受信間で変換す
る必要がある場合にも適用できる。またフアクシ
ミリシステム以外の画情報処理システム全般に応
用可能である。 Note that this invention is not intended only for reducing or enlarging the image size; for example, when there is a difference in resolution between the sending and receiving sides of a facsimile system, the number of bits per block is converted between sending and receiving. It can also be applied when necessary. It is also applicable to general image information processing systems other than facsimile systems.
第１図はこの発明の一実施例を示すブロツク
図、第２図は第１図の動作を説明するためのタイ
ミングチヤートである。
１……入力部、２……ランダムアクセスメモ
リ、３，４，１０……可変Ｎ進カウンタ、５……
読出クロツク発振器、６……サンプリング回路、
７……サンプルクロツク発振器、８……出力部。
FIG. 1 is a block diagram showing one embodiment of the present invention, and FIG. 2 is a timing chart for explaining the operation of FIG. 1...Input section, 2...Random access memory, 3, 4, 10...Variable N-ary counter, 5...
Read clock oscillator, 6...sampling circuit,
7... Sample clock oscillator, 8... Output section.
Claims (1)
と、該入力部に取込まれた画情報データを受け伝
送系または画像処理系に出力する出力部とから成
る画情報処理システムにおいて、該入力部と該出
力部との間に、該入力部に取込まれた画情報デー
タを周波数f1のクロツクに同期してビツトシリア
ルで出力し、この出力画情報データを周波数f2の
サンプルクロツクによつてサンプリングして上記
出力部に送り込む手段を設け、上記入力部および
出力部における画情報データの１ブロツク当りの
ビツト数をそれぞれn1およびn2としたとき、f2≒
f1×ｎ２／ｎ１の関係を満たすようにしたことを特徴と
す る画情報処理システム。[Scope of Claims] 1. Image information processing consisting of an input section that takes in image information data in blocks, and an output section that receives the image information data taken into the input section and outputs it to a transmission system or an image processing system. In the system, between the input section and the output section, the image information data taken into the input section is outputted in bit serial format in synchronization with a clock of frequency f1 , and this output image information data is output at a frequency of f1. If the number of bits per block of image information data at the input section and the output section are n1 and n2 , respectively, f2 is provided . ≒
An image information processing system characterized by satisfying the relationship f 1 ×n 2 /n 1 .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11690776A JPS5342514A (en) | 1976-09-29 | 1976-09-29 | Video information processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11690776A JPS5342514A (en) | 1976-09-29 | 1976-09-29 | Video information processing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5342514A JPS5342514A (en) | 1978-04-18 |
| JPS6231546B2 true JPS6231546B2 (en) | 1987-07-09 |
Family
ID=14698585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11690776A Granted JPS5342514A (en) | 1976-09-29 | 1976-09-29 | Video information processing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5342514A (en) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55118268A (en) * | 1979-03-07 | 1980-09-11 | Canon Inc | Facsimile unit |
| JPS5648756A (en) * | 1979-09-28 | 1981-05-02 | Ricoh Co Ltd | Facsimile equipment |
| JPS58184866A (en) * | 1982-04-22 | 1983-10-28 | Murata Giken Kk | Processing system of transmission disable information of facsimile multiple address device |
| JPS59231969A (en) * | 1983-06-14 | 1984-12-26 | Usac Electronics Ind Co Ltd | System for changing magnification of picture for image input device |
| JPS6029088A (en) * | 1983-07-27 | 1985-02-14 | Sharp Corp | Facsimile equipment |
| JPS63188275A (en) * | 1987-01-30 | 1988-08-03 | Matsushita Electric Ind Co Ltd | Picture processing device |
| JPH05183736A (en) * | 1992-05-25 | 1993-07-23 | Matsushita Graphic Commun Syst Inc | Picture communication equipment |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50154012A (en) * | 1974-05-31 | 1975-12-11 |
-
1976
- 1976-09-29 JP JP11690776A patent/JPS5342514A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50154012A (en) * | 1974-05-31 | 1975-12-11 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5342514A (en) | 1978-04-18 |
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