JPS62276651A - バス方式 - Google Patents

バス方式

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Publication number
JPS62276651A
JPS62276651A JP61120743A JP12074386A JPS62276651A JP S62276651 A JPS62276651 A JP S62276651A JP 61120743 A JP61120743 A JP 61120743A JP 12074386 A JP12074386 A JP 12074386A JP S62276651 A JPS62276651 A JP S62276651A
Authority
JP
Japan
Prior art keywords
bus
error
unit
signal
units
Prior art date
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Pending
Application number
JP61120743A
Other languages
English (en)
Inventor
Atsushi Ishikawa
淳 石川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP61120743A priority Critical patent/JPS62276651A/ja
Publication of JPS62276651A publication Critical patent/JPS62276651A/ja
Pending legal-status Critical Current

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Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/36Handling requests for interconnection or transfer for access to common bus or bus system

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)
  • Debugging And Monitoring (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 3、発明の詳細な説明 〔産業上の利用分野〕 本発明は、コンピュータシステムなどに利用され、それ
ぞれがバスに接続されたユニットのバス使用制御を行う
バス制御回路に関する。
〔概要〕
本発明は、一つのバスに制御されたユニ・ノド内で検出
したバスエラーでバス動作の停止処理を行うバス方式に
おいて、 通信中のユニット以外の一つのユニットにエラーを検出
した場合はバスエラーではなくユニット故障と判断する
ことにより、 通信中のユニット間の通信を継続して行うことができる
ようにしたものである。
〔従来の技術〕
ユニットのバス接続は、多数のユニットを接続する有効
な手段としてコンピュータシステムの各所に採用されて
いる。例えば、入出カプロセッサと各人出力アダプタ間
や演算プロセッサと人出カプロセッサと主記憶装置との
間などに採用されている。このようなバス接続のバス制
御は、主として近年の集積回路技術の急発展に伴う装置
の高度化および複雑化によりその重要度を強めている。
従来例バス方式では、ユニット間の通信時にパリティエ
ラーなどのデータネ正が発生した場合に、検出したユニ
ットがバス上のバスエラー信号を活性化して不正検知を
相手のユニットに通知するとともに、予め定められた手
順に従いバス動作の終了処理を行う。
通常エラーの検出は通信の当事者間で行われるが、バス
動作起動時の第一サイクルでは通信先のユニットの認識
が行やれていないので、バスに接続されている全ユニッ
トがバス上のデータを取り込み通信先ユニットの解析作
業とデータのエラーチェックとを行う。
〔発明が解決しようとする問題点〕
このような従来例方式では、あるユニットでバスエラー
を誤検出するような故障が発生した場合に通信当事ユニ
ット同士は正常であるにもかかわらず、故障ユニットか
らエラー報告がなされるので、バス動作が異常終了する
欠点がある。また、このような状態で故障解析を行うと
、故障ユニットとは本来関係のない通信でも異常動作に
なるので、バス動作を行ったユニットを間違って故障ユ
ニットとして指摘する可能性がある。
本発明はこのような問題点を解決するもので、各ユニッ
トが出力するバスエラー信号を一括監視し、通信当事ユ
ニット以外でエラー検出した際にこのエラーを検出した
ユニットが複数個の場合はそのエラーを有効とし、一つ
のユニットのみがエラーを検出した場合はそのユニット
の故障と判断してバス上に送出されているエラー信号を
非活性化する信号を送出することにより、当事ユニ、ト
間の通信を正常に行わせることができるバス方式を提供
することを目的とする。
〔問題点を解決するための手段〕
本発明は、一つのバス(60)に接続された多数のユニ
ット(21〜2N)を備え、このユニットのそれぞれは
、このバス上に発生するエラーを検出する検出手段(6
1〜6N)と、この検出手段からのエラー信号で起動さ
れ自ユニットによる上記バス使用を停止する停止手段と
、エラー信号を他のユニットの停止手段に送出する送出
手段とを備えたバス方式において、発生した各エラー信
号を人力し、上記バスを介して通信を行っているユニッ
トを除くユニットからのエラー信号の数が一つであるこ
とをbliElした信号を生成する確認手段と、この信
号に基づいて上記停止手段の起動を禁止する禁止手段と
を備えたことを特徴とする。
〔作用〕
一つのバスに接続された複数のユニットが個別にバスの
エラー監視を行い、エラーを検出したならば複数のユニ
ットに共通なハスエラー信号を活性化する。ここで、ユ
ニット毎に送出するエラー信号を人力とし、バスを介し
た通信の当事ユニット間以外でバスエラーが活性化され
たときに、一つのユニットのみ単独にエラーを検出して
いる場合はエラーを誤検出したものとしてバスエラーを
無効にし、ユニット間に共通で単一のエラー無効信号を
活性化する。これにより、当事ユニットの通信は継続さ
れる。ただし、複数のユニットおよび通信中のユニット
でエラーが活性化されている場合はこのエラーは有効と
判断してエラー無効信号は活性化されない。
〔実施例〕
以下、本発明実施例を図面に基づいて説明する。
第1図は本発明の一実施例の構成を示すブロック構成図
である。この実施例は、バスの使用割当てなどを制御す
るバス制御ユニット1と、N個(Nは整数)のユニット
21.22、−・−・・・、2Nとを具備している。各
ユニット21〜2Nはバス60に接続され、このハス6
0を介してデータ転送を行う。ここで、バス制御ユニッ
ト1は、各ユニット間のバス制御回路61.62、・−
一−−−−16Nからバスの使用要求を指示するバスリ
クエスト信号60.621 、・−・−・・、6N1を
受け、あらかじめ定められた優先順位に従いバス60の
使用許可を指示するバスアクセプト信号612.622
、・−・−・、6N2を送出するバスリクエスト制御回
路3と、バス60に供給されている情報に基づき受信ユ
ニットを解析するデコーダ4と、各ユニットからのエラ
ー信号613.623、−・−・−・、6N3と、バス
リクエスト制御回路3から供給されバス60の送信ユニ
ットを指示する信号31と、デコーダ4から供給されバ
スの受信ユニットを指示する信号41を入力とし、バス
エラー無効信号50を活性化するバスエラー制御回路5
とを具備している。ここで、バスエラー制御回路5は各
ユニットから送出されてくるエラー信号613.623
、−・−・−・、6N3の一つでも活性化されると、そ
の活性化先が送信ユニットかまたは受信ユニットかを信
号31および41に基づいて判断する。いずれかのユニ
ットであれば、バス上のデータが本当に不正かまたは検
出ユニットがエラーを誤報告するような障害を引き起こ
しているのでバスエラー無効信号50を活性化しない。
いずれのユニットでもない場合に、バスエラー制御回路
5はバスエラーの活性化本数を調べ、複数のユニットが
エラー信号を活性化している場合はそのエラーを有効と
判断してエラー無効信号50を活性化しない。一方、単
一のユニットのみがエラーを活性化している場合はその
ユニットがエラーを誤検出したものとしてエラー無効信
号50を活性化する。この実施例では、論理「1」を活
性化状態とし論理rOJを非活性化状態とする。また、
ユニット21.22、・−−−−−−・、2Nは、個々
のユニットのバス動作を制御するバス制御回路61.6
2、−・−・・、6Nと、バスエラー無効信号50を入
力とするインバータ81.82、・−・−18Nと、イ
ンバータの出力とバス制御回路61.62、・−・−・
・、6Nから出力されるエラー信号613.623、−
−−−−−−16N3を人力とし、バスエラー信号70
を活性化するアンドゲート71.72、−・・・・、7
Nとを具備している。ここで、バス制御回路61.62
、−−−−−−一・、6Nはユニット内のバス使用要求
に従いバスリクエスト信号611.621、− ・−1
6N1をバス共通りロック(図中省略)に同期して出力
し、パスアクセプト信号612.622、−・−・・−
16N2がバスリクエスト制御回路3で活性化されると
バス動作を開始する。パスアクセプト信号を受は取った
ユニットはバス共通りロックに同期して転送先、転送形
態および転送データの情報をバス60に送出する。他の
ユニットはバス60が起動されるとバス60の情報をバ
ス制御回路に取り込み、受信ユニットの解析を行うとと
もに取込んだデータの不正チェックを行う。データネ正
を検出するとエラー信号を論理「1」にする。バス無効
信号50が「0」のときにアンドゲートの出力は論理「
1」になりバスエラー信号が活性化される。送信・受信
各ユニットはバスエラー信号をクロックに同期して取り
込んでおり、バスエラー信号が「1」になったことを検
出すると直ちにエラー処理に移り、バス動作を終了させ
る。
次に、ユニット21からユニット2Nへのデータ転送時
にユニット22がエラーを誤検出した場合の動作をタイ
ムチャートである第2図を用いて説明する。
時刻t1で、ユニット21のバス制御回路61はバスの
使用権を獲得するぺ(バスリクエスト信号611をクロ
ックに同期して「1」にする。バスリクエスト御回路3
はバス60が他のユニットに専有されていないことおよ
び他に優先順位の高いリクエスト信号がないことを確認
してパスアクセプト信号612を「1」にするとともに
、バスエラー制御回路5に信号線31を介してユニット
21がバスを使用することを通知する。バス制御回路6
1はハスアクセプト信号612が「1」になると、バス
動作を起動させ時刻t2でクロックに同期してバス60
に受信ユニット指示、データ転送形態および転送開始ア
ドレスなどを送出する。
他のバスユニットはバスが起動されるとクロックでバス
60上のデータを取込み、受信ユニットの解析とデータ
の不正チェックを行う。ここで、ユニット22は内部に
故障があってエラーを誤検出し、エラー信号623を論
理「1」にする。デコーダ4は転送データに基づき受信
ユニットが2Nであることを解析し、信号41を介して
バスエラー制御回路5へ通知する。バスエラー制御回路
5は、エラーを活性化しているユニットが送信ユニット
であるユニット21でもまた受信ユニットであるユニッ
ト2Nでもなくかつ単一のユニット22のエラー信号6
23のみ論理「1」となっていることに基づいてバスエ
ラー無効信号50を論理「1」にする。インバータ82
はバスエラー無効信号が論理「1」になると、論理「0
」を出力する。アンドゲート72はインバータ82の出
力が「0」になると論理「0」をバスエラー信号7に出
力し、ユニット22の誤検出エラーはバス上に見えなく
なる。時刻t3でユニット21および2Nはバスエラー
信号を取込むが、バスエラー無効信号により信号623
の誤検出エラーの状態がバスエラー信号に反映されてい
ないので、異常終了になることなく時刻t3以降は通信
を正常に続行することができる。
〔発明の効果〕
本発明は以上説明したように、バスエラーを誤検出する
ようなユニットがあったとしてもそのエラー信号をキャ
ンセルするので、故障ユニットの影響をうけることなく
他のユニット間で正常なデータ転送を可能にする効果が
ある。
【図面の簡単な説明】
第1図は本発明実施例の構成を示すブロック構成図。 第2図は本発明実施例の動作を示すタイムチャート。 1・・・ハス制’475 ユニット、21.22、−・
・・−・、2N・・・ユニット、3・・・バスリクエス
ト制御卸回路、4・・・デコーダ、5・・・バスエラー
制御回路、50・・・バスエラー無効信号、61.62
、・−−一−−−56N =・ハス制御回路、7゜・・
・バスエラー信号、71.72、−・−・−17N・・
・アンドゲート、81.82、−−−−・−・、8N・
・・インバータ、611.621、・・−−m−−26
N1・・・バスリクエスト信号、612.622、−一
−−−・−・、6N2・・・バスアクセプト信号、61
3.623、−−−−−・−16N3・・・エラー信号
。 代理人  弁理士 井 出 直 孝 。

Claims (1)

  1. 【特許請求の範囲】 1)一つのバス(60)に接続された多数のユニット(
    21〜2N)を備え、 このユニットのそれぞれは、 このバス上に発生するエラーを検出する検出手段(61
    〜6N)と、 この検出手段からのエラー信号で起動され自ユニットに
    よる上記バス使用を停止する停止手段と、エラー信号を
    他のユニットの停止手段に送出する送出手段と を備えたバス方式において、 発生した各エラー信号を入力し、上記バスを介して通信
    を行っているユニットを除くユニットからのエラー信号
    の数が一つであることを確認した信号を生成する確認手
    段と、 この信号に基づいて上記停止手段の起動を禁止する禁止
    手段と を備えたことを特徴とするバス方式。
JP61120743A 1986-05-26 1986-05-26 バス方式 Pending JPS62276651A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP61120743A JPS62276651A (ja) 1986-05-26 1986-05-26 バス方式

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61120743A JPS62276651A (ja) 1986-05-26 1986-05-26 バス方式

Publications (1)

Publication Number Publication Date
JPS62276651A true JPS62276651A (ja) 1987-12-01

Family

ID=14793882

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61120743A Pending JPS62276651A (ja) 1986-05-26 1986-05-26 バス方式

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JP (1) JPS62276651A (ja)

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