JPS62271003A - プログラマブルコントロ−ラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 ［発明の目的］ （産業上の利用分野） 本発明は、一般産業設備の監視や制御のために使用され
る問題向き言語（ＰＯＬ言りを用いたプログラマブルコ
ントローラに関する。

（従来の技術） 従来、上記分野において問題向き言語を用いて作成した
プログラム（以下、ＰＯＬプログラムという）のデバッ
グはプログラマブルコントローラの外部に模擬入力のた
めのスイッチや電圧発生器等の外部模擬装置を接続した
り、あるいは、外部入力を禁止してプログラムローダ等
を接続し、データメモリ内の外部入力データ格納エリア
に目的の処理に応じた模擬入力データを設定してそのＰ
ＯＬプログラムを実行することにより行なっていた。

また、近年は電力制御用や他の一般産業用のＰＯＬプロ
グラムでは、単なるハード的な自動制御回路の置き換え
からより大規模、広範囲で複雑なアルゴリズムを持つも
のも多く作成されるようになってきた。

（発明が解決しようとする問題点） ところで、このようなプログラマブルコントローラにお
いては、外部からの入力データを第１段階の処理で演算
処理した後、その演算結果データに基づいて次段で条件
判定や演算処理を行なうというように、一定のアルゴリ
ズムに基づいて多数のステップ処理がなされる。このと
き、上記多数のステップ処理のうちの任意のステップに
ついてデバッグを行なう場合、その目的のステップに対
して模擬入力データを設定する必要がある。

このために、上記目的のステップの前段の処理において
、所望の演算結果が出力されるように。

第１段から上記前段までの条件判定や演算内容に基づい
て、外部から入力する模擬入力データを設定していた。

このため、ＰＯＬプログラムのアルゴリズムが大規模、
広範囲で複雑となった場合、テストケースに対応する模
擬入力データの設定が菫かしくなるため、多大の時間を
必要としデバッグ作業に時間がかかるという間頭があっ
た。そこで、本発明はデバッグ作業の時間を短縮できる
プログラマブルコントローラを提供することを目的とす
る。

［発明の構成コ （問題点を解決するための手段） 主制御部とデータメモリと、データメモリへの書込みを
制御する条件メモリとによりプログラマブルコントロー
ラを構成し、ＰＯシブログラムのデバッグ実行前に予め
目的の処理に対する模擬入力データをデータメモリの所
定のアドレスに設定し、上記条件メモリの上記アドレス
に対応する格納データのビットをセットして上記アドレ
スを記憶させ、上記データメモリへの上記アドレスに対
する書込みを禁止することにより、ＰＯＬプログラムの
実行時のどのステップの処理においても１．前段迄の演
算結果に依らず、上記模擬入力データに基づいて動作さ
せるようにしたものである。

（作用） 上記構成により、目的の処理に対して設定した模擬入力
データは、その前段で実行される処理において書き替え
られることがなく、任意のステップの処理に対して実行
条件を前段迄の演算結果に依らず、成立させることがで
きるので、前記模擬入力データの設定が容易になり、デ
バッグ時間を短縮できるようになる。

（実施例） 第１図は本発明の一実施例に係るプログラマブルコント
ローラのブロック構成図である１図において、１はプロ
グラマブルコントローラの主制御部、２は外部入出力デ
ータや内部演算データが格納されるデータメモリ、３は
データメモリ２と同一のアドレス空間を有する１ビツト
の条件メモリ。

４は条件メモリ３のデータの内容を反転する論理反転ゲ
ート、５は主制御部１からのライン信号と論理反転ゲー
トとの論理積演算を行なう論理積ゲート、ａはアドレス
バス、ｂはデータバス、Ｃは条件メモリからのデータ出
力信号、ＷＲはメモリ書込み信号。

Ｃ３はチップ選択信号、　ＲＤはメモリ読出し信号であ
る。

条件メモリ３．論理反転ゲート４．論理ゲート５は、従
来のプログラマブルコントローラに対して追加したもの
である。この構成で、主制御部１は図示せぬメモリに設
定されたＰＯＬプログラムに従って。

次のように動作する。

すなわち、主制御部１のＰＯＬプログラムの実行がはじ
まると、そのプログラムの１ステツプ毎にデータメモリ
２から１つまたは複数のデータを主制御部に読込むため
に、主制御部１はデータメモリ２に対してアドレスバス
ａからアドレスＡＤＤＲとチップ選択信号ＣＳとメモリ
読出し信号ＲＤを出力する。これにより、データメモリ
の内容がデータバスｂに出力され、それを主制御部１が
読込む、この動作を必要なデータ数分だけ行なう。

その後、主制御部１ではＰＯＬプログラムの命令コード
に従って、上記読込んだ入力データに対する演算を行な
う６次いで、その結果を主制御部１からデータメモリ２
へ書込むために、主制御部１はアドレスバスａから所定
のデータメモリアドレスＡＩ）ｌ）Ｒとデータバスｂか
ら上記演算結果データＤＡＴＡと、チップ選択信号Ｃ３
とを出力し、さらにメモリ書込み信号ＷＲを出力する。

ところで、このプログラマブルコントローラの平常動作
時には、条件メモリ３の格納データは全てＯ”に設定さ
れており、データ出力信号Ｃは常に１４０　＃＃になっ
ている。このため、論理積ゲート５の一方の入力が１”
になって、上記書込信号ｌはデータメモリ２に入力され
、上記演算結果データＤＡＴＡがデータメモリ２に書込
まれる。

ＰＯＬプログラムの１ステツプは、上記のように実行さ
れるもので、このようなステップが多数実行されて条件
判定や演算処理という１段階の処理が行なわれる。この
処理における演算結果に基づいて、次段の処理が行なわ
れることになる。

なお、このとき各段階の処理において算出し。

その次段の処理において入力するデータは各処理ごとに
予め決められたデータメモリ２の所定のアドレスに格納
される。

次に、ＰＯＬプログラムのデバッグ時の動作について説
明する。

まず、予めデータメモリ２の上記所定のアドレスにデバ
ッグしたい段階の処理に対応する模擬入力データを格納
し、それと共に条件メモリの格納データのうち上記デー
タメモリ２と同一アドレスのデータビットに“１パをセ
ットし、他を′″００パておく、さらに条件メモリ３は
、読出し信号ＲＤを常時印加して常に読出し状態とし、
メモリ読出し信号に依らずにチップ選択信号Ｃ５により
、メモリ内のデータが読出される状態としておく。なお
１条件メモリ３へのデータの設定は図示せぬ設定手段で
行なわれるが、例えば、条件メモリ２の上記設定時には
条件メモリ２のデータ信号をデータバスへ、条件メモリ
のメモリ読出し信号ＲＤとメモリ書込み信号ｗＤをそれ
ぞれ主制御部１に接続されるような切換回路を設けるこ
とにより容易に実現できる。

このような状態で前記と同様に、主制御部１にＰＯＬプ
ログラムを実行させると、データメモリ２からデータを
読出し、ＰＯＬの命令コードに従って演算し、結果をデ
ータメモリへ書込もうとするときにおいて、もし、書込
もうとしたアドレスと同じアドレスの条件メモリ３の格
納データの内容が“１′になっていると、動作は次のよ
うになる。

すなわち、第２図（ａ）　、　（ｂ）　、　（ｃ）に示
すように、主制御部１は書込みを行なうアドレスＡＤＤ
Ｒをアドレスバスａに出力し、書込むデータＤＡＴＡを
データバスｂに出力し、さらにチップ選択信号Ｃ５を出
力するゆ条件メモリ３では、メモリ読出し信号ＲＤを″
１′″に保つことにより、常に読出し状態となっている
ため、このチップ選択信号Ｃ３により条件メモリ３のア
ドレスバスで指定されるアドレスの内容がデータ出力信
号Ｃとして読出され、論理反転ゲート４で反転され、論
理積ゲート５の入力となる。このとき、読出された条件
メモリのデータ出力信号Ｃが′″１″なら論理積ゲート
５の入力は１１０３１となる。この状態が第２図（ｅ）
に示すようにＴだけ続く。

この間に主制御部７からメモリ書込み信号ＷＲが出力さ
れ、論理積ゲート５に入力されるが、このとき、論理積
ゲート５の出力は第２図（ｄ）に示すようにＩＩ　Ｏ１
１となり、その結果、データＤＡＴＡはデータメモリ２
に書込まれない。このため、前記においてデバッグをす
るために格納しておいた模擬入力データは消されること
がないので１次の段階の処理では上記模擬入力データに
基づいて演算処理が行なわれ、　ＰＯＬのデバッグがな
される。

以上のように、予めデータメモリ２にデバッグしたい段
階の処理に対応する模擬入力データを格納しておき１条
件メモリ３には上記模擬入力データを格納した同一アド
レスに゛１′°を書込んでおくことにより、主制御部１
よりデータメモリ２に前段の処理における演算結果を書
込もうとした際１条件メモリ３より出力するデータ出力
信号Ｃにより。

主制御部１からのメモリ書込み信号ＶＲが禁止されるた
め、格納した模擬データは保持され、これに基づいて目
的の段階の処理が実行される。

このため、デバッグすべき目的の段階の処理に対して模
擬入力データを設定する場合、従来のように前段までの
各処理を介さずに直接上記目的の処理に対して所望のデ
ータを設定できる。これにより、前段までの演算内容を
考慮せずにデバッグのための模擬入力データの設定が行
なえるので。

その設定が容易になってデバッグ作業の時間が短縮され
る。

なお、これらの動作はすべてハードウェアで実行される
ため、この動作により、リアルタイム性を失うことはな
い。

また、データメモリと同一空間の条件メモリも必要であ
るが、近年ではメモリチップの大容量。

小形化が進み、さらに安価になってきており、技術的に
もコスト的にも実現が容易である。

〔発明の効果］ 以上のように本発明によれば、デバッグを行なう目的の
処理に対する模擬入力データをデータメモリに設定し、
その設定したアドレスを条件メモリに記憶させておき、
デバッグ動作中には、データメモリの上記アドレスに対
して演算結果の書込みを禁止するようにしたので、任意
の処理に対する模擬入力データを容易に設定することが
でき、デバッグ時間が短縮できる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るプログラマブルコント
ローラのブロック構成図、第２図はその動作を示すタイ
ミングチャートである。 １・・・主制御部、２・・・データメモリ、３・・・条
件メモリ、４・・・論理反転ゲート、５・・・論理積ゲ
ート、ａ・・・アドレスバス、ｂ・・・データバス、Ｃ
・・・データ出力信号、ＶＲ・・・メモリ書込み信号、
Ｃ３・・・チップ選択信号、ＲＤ・・・メモリ読出し信
号。

Claims (1)

【特許請求の範囲】
1. ＰＯＬ言語のプログラムにより動作する主制御部と、入
   出力データおよび演算結果に基づくデータを格納するデ
   ータメモリと、このデータメモリへの書込みを制御する
   条件メモリとを有し、前記プログラムのデバッグ実行時
   に、目的の処理に対する模擬入力データを前記データメ
   モリの所定アドレスに格納し、前記条件メモリの前記ア
   ドレスに対応する格納データによりそのアドレスを記憶
   し、前記データメモリへの前記アドレスに対する前記演
   算結果に基づくデータの書込みを禁止することにより、
   上記目的の処理をその前後における演算処理にかかわら
   ず上記模擬入力データに基づいて実行させることにより
   、デバッグを行なうことを特徴とするプログラマブルコ
   ントローラ。