JPS62237483A - Encoding and reading of information - Google Patents

Encoding and reading of information

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Publication number
JPS62237483A
JPS62237483A JP61081408A JP8140886A JPS62237483A JP S62237483 A JPS62237483 A JP S62237483A JP 61081408 A JP61081408 A JP 61081408A JP 8140886 A JP8140886 A JP 8140886A JP S62237483 A JPS62237483 A JP S62237483A
Authority
JP
Japan
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information
buffer circuit
matrix
encrypted
encrypted information
Prior art date
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Pending
Application number
JP61081408A
Other languages
Japanese (ja)
Inventor
浦橋 和次
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Publication of JPS62237483A publication Critical patent/JPS62237483A/en
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、各種通信手段を介して暗号の授受を行う情報
の暗号化及び解読方法の改良に関するものである。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an improvement in a method for encrypting and decoding information in which codes are exchanged via various communication means.

〔従来の技術〕[Conventional technology]

従来、相手側へ伝えるべき情報を暗号化することにより
、途中における当該情報の傍受を防止するようにした暗
号送受信装置が知られている。
2. Description of the Related Art Conventionally, encrypted transmitting/receiving apparatuses have been known that prevent the interception of information to be transmitted to the other party by encrypting the information.

第5図は従来技術による暗号送受信装置を示す。FIG. 5 shows a cryptographic transmitting/receiving device according to the prior art.

図中、IA、IBは計算機システムを示す。これら計算
機システIA、IBは、暗号化した情報を送受信手段2
を介して相手側へ送信したり、或いは相手側が送信した
情報を受信するものである。
In the figure, IA and IB indicate computer systems. These computer systems IA and IB send and receive encrypted information to the means 2.
It is used to send information to the other party or receive information sent by the other party.

以下に、上記送受信手段2について説明する。The transmitting/receiving means 2 will be explained below.

該送受信手段2は、1対の暗号化装置3A。The transmitting/receiving means 2 includes a pair of encryption devices 3A.

3Bと、1対のモデム装置4,4と、これら両モデム装
置4.4間を接続する公衆回線等の通信手段5とから構
成されている。ここで、−側の暗号化装置3Aは、−側
の計算機システムIAが出ノJした情報を暗号化し、か
つ、他側の計算機システA I Bから送信された暗号
化情報を解読して情報を取り出すものである。また、他
側の暗号化装置3Bは、他側の計算機システムIBが出
力した情報を暗号化し、かつ、上記−例の計算機システ
ムIAから送信された暗号化情報を解読して情報を取り
出すものである。
3B, a pair of modem devices 4, 4, and a communication means 5 such as a public line that connects the two modem devices 4.4. Here, the - side encryption device 3A encrypts the information output by the - side computer system IA, and decodes the encrypted information sent from the other side computer system A I B to extract the information. It is to take out. The encryption device 3B on the other side encrypts the information output by the computer system IB on the other side, and decrypts the encrypted information sent from the computer system IA in the above example to extract the information. be.

また、上記モデム装置4.4は、上記各暗号化装置3A
、3Bが出力した暗号化情報を上記通信手段5に適合す
るように変調するためのものである。
The modem device 4.4 also includes each of the encryption devices 3A.
, 3B is used to modulate the encrypted information outputted by the communication means 5 so as to be compatible with the communication means 5.

次に、上記暗号化装置3Aの構成について、第6図に基
づき説明する。なお、他側の暗号化装置3Bの構成は、
上記暗号化装置3Aと同一であるので説明は省略する。
Next, the configuration of the encryption device 3A will be explained based on FIG. 6. The configuration of the encryption device 3B on the other side is as follows.
Since it is the same as the encryption device 3A described above, the explanation will be omitted.

而して、6は制御回路を示す。該制御回路6は情報の暗
号化及び解読に際しての手法を記憶し、当該手法に基づ
きビット整合回路7を制御するものである。
6 indicates a control circuit. The control circuit 6 stores a method for encrypting and decoding information, and controls the bit matching circuit 7 based on the method.

上記ビット整合回路7は、ダミービットを付加すること
により情報を暗号化し、また、当該ダミービットを削除
することにより、情報を解読するものである。ここで、
情報は、意味をもたない当該ダミービットの付加により
意味をもたない暗号化情報をとなる。かかる暗号化及び
解読の手法は、第7図に基づき説明する。
The bit matching circuit 7 encrypts information by adding dummy bits, and decrypts the information by deleting the dummy bits. here,
The information becomes meaningless encrypted information due to the addition of the meaningless dummy bits. Such encryption and decryption techniques will be explained based on FIG.

まず、aは情報を示す。bは暗号化情報を示す。First, a indicates information. b indicates encrypted information.

該暗号化情報すは、上記情報aにダミービットDO,D
Iを付加することにより得られる。
The encrypted information is dummy bits DO, D in the information a.
Obtained by adding I.

また、c、dは、同じく暗号化情報を示す。また、情報
aの解読とは、上記暗号化情報す、  c。
Further, c and d similarly indicate encrypted information. Furthermore, the decoding of information a means the above-mentioned encrypted information.

dからダミービットDo、DIを削除することをいう。This means to delete the dummy bits Do and DI from d.

上記ダミーピッ)Do、DIの付加位置は、上記制御回
路6からの指示に基づき決定される。
The positions at which the dummy signals Do and DI are added are determined based on instructions from the control circuit 6.

また、情報の暗号化及び解読に際して、両暗号化装置3
A、3Bの制御回路6.6には同一の手法(ビットパタ
ーン)が記憶されている。従って、解読に際して何番目
のビットがダミービットであるかを制御回路6は認識で
きるものである。
In addition, when encrypting and decoding information, both encryption devices 3
The same method (bit pattern) is stored in the control circuits 6.6 of A and 3B. Therefore, the control circuit 6 can recognize which bit is the dummy bit during decoding.

また、第6図中、8.9は1対の送受信バッファ回路を
示す。送受信バッファ回路8は、暗号化袋713Aが送
信時のとき、計算機システムIAからの情報の受信バッ
ファとなり、また、該暗号化装置3Aが受信時のとき、
上記計算機システムIAへの情報の送信バッファとなる
。一方、送受信バッファ回路9は、暗号化袋?!i3A
が送信時のとき、他方の計算機システムIBに対する情
報の送信バッファとなり、また、該暗号化装置3Aが= 受信時のとき、他方の計算機システムIBからの情報の
受信バッファとなるものである。
Further, in FIG. 6, reference numeral 8.9 indicates a pair of transmitting/receiving buffer circuits. The transmission/reception buffer circuit 8 serves as a reception buffer for information from the computer system IA when the encryption bag 713A is transmitting, and when the encryption device 3A is receiving,
It serves as a buffer for transmitting information to the computer system IA. On the other hand, the transmission/reception buffer circuit 9 is an encryption bag? ! i3A
When the encryption device 3A is transmitting, it serves as a buffer for transmitting information to the other computer system IB, and when the encryption device 3A is receiving, it serves as a buffer for receiving information from the other computer system IB.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

しかしながら、従来技術による暗号送受信装置には以下
の問題点があった。
However, the cryptographic transmitter/receiver according to the prior art has the following problems.

即ち、実際に送信しようとするデータよりも、暗号化さ
れたデータの方がダミービットの分だけデータ長が長く
なるため、伝送効率が悪くなり、回線等の使用時間も長
くなる等の欠点があった。
In other words, the data length of the encrypted data is longer by the amount of dummy bits than the data that is actually being sent, resulting in lower transmission efficiency and longer line usage times. there were.

従って、本発明は上記実情に鑑みてなされたちので、そ
の目的は実際に送信するデータのデータ長と伝送路上の
データ長が同じであるため、伝送効率が良く、また、暗
号化も複雑にできる情報の暗号化及び解読方法を得るこ
とを目的とする。
Therefore, the present invention has been made in view of the above-mentioned circumstances, and its purpose is to make the data length of the data actually transmitted and the data length on the transmission path the same, so that the transmission efficiency is high and the encryption can be made complex. The purpose is to obtain a method for encrypting and decoding information.

〔問題点を解決するための手段〕[Means for solving problems]

本発明においては、暗号化情報は情報のビットデータの
配列を違えることにより作成し、また、上記元のすn報
は該ビットデータの配列を元に戻すことにより得るよう
にしたものである。
In the present invention, encrypted information is created by changing the arrangement of the bit data of the information, and the above-mentioned original information is obtained by restoring the arrangement of the bit data.

〔作用〕[Effect]

情報は、ビットデータの配列を違えることにより、意味
を持たない暗号化情報となる。また、該ビットデータの
配列を元に戻すことにより、元の情報が得られる。
Information becomes meaningless encrypted information by changing the arrangement of bit data. In addition, the original information can be obtained by restoring the arrangement of the bit data.

〔実施例〕〔Example〕

以下に、本発明の実施例を第1図ないし第4図に基づき
説明する。なお、従来技術と同一構成要素には同一符号
を付して説明を省略するものとする。
Embodiments of the present invention will be described below with reference to FIGS. 1 to 4. Note that the same components as those in the prior art are given the same reference numerals, and the description thereof will be omitted.

而して、本実施例においては、5ビツトからなる情報を
5個、暗号化して送受信する場合を想定して説明する。
The present embodiment will be described on the assumption that five pieces of 5-bit information are encrypted and transmitted/received.

従って、計算機システムIAからは、5ビツトからなる
情報が5個出力される。
Therefore, the computer system IA outputs five pieces of information each consisting of five bits.

また、11は本発明に係る暗号化装置を示す。Further, numeral 11 indicates an encryption device according to the present invention.

該暗号化装置11は通信手段5を介して1対設けられて
いる。ここで、該暗号化装置11は上記計算機システム
IAが出力した情報を暗号化し、かつ、他方の計算機シ
ステ’2ANら送信された暗号化情報を解読して情報を
取り出すものである。
A pair of encryption devices 11 are provided via communication means 5. Here, the encryption device 11 encrypts the information output from the computer system IA, and decrypts the encrypted information sent from the other computer system '2AN to extract the information.

上記暗号化装置11は、他側の計算機システムIBにも
設けられているが、同一構成であるので、以下、一方の
暗号化装置11について説明する。
The above-mentioned encryption device 11 is also provided in the computer system IB on the other side, but since they have the same configuration, one encryption device 11 will be explained below.

而して、12は5個のバッファ領域P、  P、  ・
・・を有する第1バッファ回路を示す。
Therefore, 12 has five buffer areas P, P, ・
. . . shows a first buffer circuit having .

また、13はマトリックスバッファ回路を示す。Further, 13 indicates a matrix buffer circuit.

該マトリックスバッファ回路13は25個の7トリツク
ス領域A1.A2.  ・・・、Bl、B2゜・・・、
C1,C2,・・・、DI、D2.  ・・・El、B
2.  ・・・がマトリックス状に形成されている。
The matrix buffer circuit 13 has 25 7-trix areas A1. A2. ..., Bl, B2゜...,
C1, C2,..., DI, D2. ...El, B
2. ... are formed in a matrix shape.

14は5個のバッファ領域Q、 Q、  ・・・を有す
る第2バッファ回路を示す。
14 indicates a second buffer circuit having five buffer regions Q, Q, . . . .

15は、上記第1.第2バンフア回路12゜14と上記
マトリックスバッファ回路13を制御時に機能する解読
手段17とから構成されている。
15 is the above-mentioned No. 1. It is composed of a second buffer circuit 12.14 and a decoding means 17 which functions when controlling the matrix buffer circuit 13.

次に、上記暗号化手段16と解読手段17について説明
する。
Next, the above-mentioned encryption means 16 and decryption means 17 will be explained.

ここで、上記暗号化手段16は、上記第1 バッファ回
路12を制御する第1バッファ制御手段18と、上記マ
トリックスバッファ回路13を制御するマトリックス制
御手段19と、上記第2バッファ回路14を制御する第
2バッファ制御手段20とから構成されている。
Here, the encryption means 16 controls the first buffer control means 18 that controls the first buffer circuit 12, the matrix control means 19 that controls the matrix buffer circuit 13, and the second buffer circuit 14. It is composed of a second buffer control means 20.

上記第1バッファ制御回路18は、上記計算機システム
LAから、上記情報(各5ビツトで構成される)を上記
第1バッファ回路12に1個ずつ入力するものである。
The first buffer control circuit 18 inputs the information (consisting of 5 bits each) from the computer system LA to the first buffer circuit 12 one by one.

また、上記マトリックス制御手段19は、情報入力手段
21と暗号化情報続出手段22とから構成されている。
Further, the matrix control means 19 is composed of an information input means 21 and an encrypted information successive output means 22.

該情報入力手段21は、上記第1バッファ回路12に入
力されている情報を上記マトリックスバッファ回路13
のA列、B列、・・・に順次入力するものである。
The information input means 21 inputs the information input to the first buffer circuit 12 to the matrix buffer circuit 13.
The information is input sequentially into column A, column B, and so on.

なお、上記第1バッファ制御手段18は、上記情報入力
手段21により第1バッファ回路12内の情報が上記マ
トリックスバッファ回路13に移される毎に情報を1個
ずつ上記計算機システム1から当該第1バッファ回路1
2に入力するものである。また、上記暗号化情報続出手
段22は、上記マトリックスバッファ回路13のマトリ
ックス領域At、 A2.  ・・・、B1. B2.
  ・・・、・・・の内容を所定の続出パターンに基づ
き5ビツトずつ抽出して読出し、第2バッファ回路14
に入力するものである。この場合、上記抽出とは、上記
マトリックス領域AI、A2.  ・・・、Bl。
The first buffer control means 18 transfers one piece of information from the computer system 1 to the first buffer each time the information in the first buffer circuit 12 is transferred to the matrix buffer circuit 13 by the information input means 21. circuit 1
2. Further, the encrypted information successive output means 22 stores the matrix areas At, A2 . ..., B1. B2.
The contents of . . . , .
This is what you input. In this case, the above-mentioned extraction means the above-mentioned matrix areas AI, A2. ..., Bl.

B2.  ・・・、・・・の内から、例えばマトリック
ス領域AI、B3.C2,D5.B4の内容を読出すこ
であり、後述する如く、このデータ列が暗号化情報とし
て受信側へ送出される。この場合、情報は5個であるの
で、上記抽出は5回行われる。
B2. . . . , for example, the matrix areas AI, B3 . C2, D5. The purpose is to read the contents of B4, and as will be described later, this data string is sent to the receiving side as encrypted information. In this case, since there are five pieces of information, the above extraction is performed five times.

これより、情報は意味をもたないデータ列となり、暗号
化されたことになる。また、上記第2バッファ制御手段
20は上記第2バッファ回路14に入力された暗号化情
報をモデム装置4に出力するものである。ここで、上記
暗号化情報続出手段22は、上記第2バッファ回路14
内の暗号化情報が上記モデム装置4に出力される毎に上
記マトリックスバッファ回路13から読出ずものである
。なお、上記モデム装置4は、上記暗号化情報を通信手
段5に適合させるよう変調させたり、或いは、該通信手
段5を介して送信された暗号化情報を復調するものであ
る。
This means that the information becomes a meaningless data string and is encrypted. Further, the second buffer control means 20 outputs the encrypted information input to the second buffer circuit 14 to the modem device 4. Here, the encrypted information successive output means 22 includes the second buffer circuit 14
Each time the encrypted information within is output to the modem device 4, it is read out from the matrix buffer circuit 13. Note that the modem device 4 modulates the encrypted information to match the communication means 5, or demodulates the encrypted information transmitted via the communication means 5.

一方、上記解読手段17は、上記第2バッファ回路14
を制御する第3バッファ制御手段23と、上記マトリッ
クスバッファ回路13を制御する第2マトリックス制御
手段24と、上記第1バッファ回路12を制御する第4
バッファ制御手段25とから構成されている。
On the other hand, the decoding means 17 includes the second buffer circuit 14
a third buffer control means 23 for controlling the matrix buffer circuit 13; a second matrix control means 24 for controlling the matrix buffer circuit 13; and a fourth buffer control means 24 for controlling the first buffer circuit 12.
It is composed of a buffer control means 25.

上記第3バッファ制御手段23は、上記モデム装置4か
ら暗号化情報を1個づつ上記第2バッファ回路14に入
力するものである。また、上記第2マトリックス制御手
段24は、暗号化情報入力手段26と、情報続出手段2
7とから構成されている。ここで、上記暗号化情報入力
手段26は、上記暗号化情報の各ビットデータを上記マ
トリックスバッファ回路13の各マトリックス領域AI
The third buffer control means 23 inputs encrypted information from the modem device 4 to the second buffer circuit 14 one by one. The second matrix control means 24 also includes an encrypted information input means 26 and an information output means 2.
It consists of 7. Here, the encrypted information input means 26 inputs each bit data of the encrypted information to each matrix area AI of the matrix buffer circuit 13.
.

A2.  ・・・、B1.B2.  ・・・、・・・に
順次入力するものである。この場合、当該入力は、所定
の入カバターンに基づき行われる。当該入力パターンは
、上記暗号化情報続出手段22力頌討αしている上記続
出パターンと同一である。なお、この場合、一方の暗号
化装置11の上記人カバターンと続出パターンとは必ず
しも同じでなくてもよいが、一方の暗号化装置11の情
報続出パターンと他側の計算機システムIBの暗号化装
置11の入カバターンとは同じであることが必要である
A2. ..., B1. B2. . . . are input in sequence. In this case, the input is performed based on a predetermined input pattern. The input pattern is the same as the successive pattern used by the encrypted information successive output means 22. In this case, the above-mentioned human cover turn and successive pattern of one encryption device 11 do not necessarily have to be the same, but the information successive pattern of one encryption device 11 and the encryption device of the other side computer system IB do not necessarily have to be the same. It is necessary that the input cover pattern of No. 11 is the same.

従って、送信側の暗号化情報続出手段22がマトリック
スバッファ回路13からビットデータを抽出したのと同
じ位置のマトリックス領域AI。
Therefore, the matrix area AI is located at the same position where the encrypted information successive means 22 on the transmitting side extracted the bit data from the matrix buffer circuit 13.

A2.  ・・・、Bl、B2.  ・・・、・・・に
暗号化情報の各ビットデータがそれぞれ入力されること
になる。ここで、上記第3バッファ制御手段23は、上
記第2バッファ回路14に入力されている暗号化情報が
上記暗号化情報入力手段24により上記マトリックスバ
ッファ回路13に順次移される毎に、当該第2バッファ
回路14に暗号化情報をモデム装で4から1個ずつ入力
するよう構成されている。また、上記情報読出手段27
は上記マトリックスバッファ回路13のA列、B列。
A2. ..., Bl, B2. Each bit data of the encrypted information is input to . . . , . Here, the third buffer control means 23 controls the second buffer circuit 14 every time the encrypted information input to the second buffer circuit 14 is sequentially transferred to the matrix buffer circuit 13 by the encrypted information input means 24. The buffer circuit 14 is configured to input encrypted information one by one from four using a modem. Further, the information reading means 27
are columns A and B of the matrix buffer circuit 13.

0列、D列、E列の順に、順次情報を上記第1バッファ
回路12に移すよう構成されている。当該第1バッファ
回路12に入力されたビットデータ列は、解読後の情報
となる。また、上記第4バッファ制御手段25は上記第
1バッファ回路12に入力されている情報を順次計算機
システム1に移すものである。
It is configured to sequentially transfer information to the first buffer circuit 12 in the order of 0 column, D column, and E column. The bit data string input to the first buffer circuit 12 becomes information after decoding. Further, the fourth buffer control means 25 sequentially transfers the information input to the first buffer circuit 12 to the computer system 1.

次に、作用について説明する。Next, the effect will be explained.

a2+  ・・’、bl、b2.  ・・・、cl、c
2゜・・・、dl、d2.  ・・・、el、C2,・
・・、を出力したとする。
a2+...', bl, b2. ..., cl, c
2°..., dl, d2. ...,el,C2,・
Suppose we output...

すると、これら5個の情報は、第1バッファ制御手段1
8により、第2図に示す如く、1個ずつ第1バッファ回
路12に入力する。すると、第1マトリツクス制御牟段
19の情報入力手段21は、同図に示す如く、上記情報
を、マトリックスバッファ回路13にA列から順に入力
する。この場合、■の情tuは各1列に入力される。
Then, these five pieces of information are stored in the first buffer control means 1.
8, the signals are input to the first buffer circuit 12 one by one as shown in FIG. Then, the information input means 21 of the first matrix control module 19 inputs the above information to the matrix buffer circuit 13 in order from column A, as shown in the figure. In this case, the information tu of ■ is input in each column.

その後、暗号情報続出手段22は、第3図に示す如く、
所定の情報続出パターンに基づき、上記7トリツクスバ
ツフア回路13の各マトリックス領域AI、A2.  
・・・、Bl、B2.  ・・・、C1,C2,・・・
、Di、B2.  ・・・、El。
Thereafter, the encrypted information successive means 22, as shown in FIG.
Based on a predetermined information successive pattern, each matrix area AI, A2 .
..., Bl, B2. ..., C1, C2, ...
, Di, B2. ..., El.

B2.  ・・・、の内容を抽出して第2バッファ回路
14に入力する。ここで、例えば、同図においては、7
トリツクス領域A2.B5.CI、B3゜B5の内容が
抽出されている。これにより、上記第2バッファ回路1
4には意味を持たない暗号化情報が入力されていること
になる。
B2. ... are extracted and input to the second buffer circuit 14. Here, for example, in the same figure, 7
Trix area A2. B5. The contents of CI, B3° and B5 are extracted. As a result, the second buffer circuit 1
4 contains meaningless encrypted information.

その後、当該暗号化情報は、モデム装置4に入力され、
変調された後、通信手段5に送出される。
Thereafter, the encrypted information is input to the modem device 4,
After being modulated, it is sent to the communication means 5.

而して、本実施例では、5個の情報を送信する場合を想
定しているので、上記動作は5回繰り返される。
In this embodiment, since it is assumed that five pieces of information are to be transmitted, the above operation is repeated five times.

次に、暗号化情報を他方の暗号化装置11が入力して情
報を解読する際の作用を説明する。
Next, the operation when the other encryption device 11 inputs encrypted information and decrypts the information will be explained.

まず、第4図に示す如く、第2バッファ回路14に1個
目の暗号化情報が入力したとする。
First, assume that the first piece of encrypted information is input to the second buffer circuit 14, as shown in FIG.

すると、当該暗号化情報の各ビットデータは、マトリッ
クスバッファ回路13のマトリックス領域AI、 A2
.  ・・・、Bl、 B2.  ・・・、CI、C2
,・・・、DI、B2.  ・・・、El。
Then, each bit data of the encrypted information is stored in the matrix areas AI and A2 of the matrix buffer circuit 13.
.. ..., Bl, B2. ..., CI, C2
,..., DI, B2. ..., El.

B2.  ・・・、の内、情報人カバターンに基づき所
定のマトリックス領域に順次入力される。この場合、1
個目の暗号化情報は、上述した送信側の暗号情報続出手
段22が続出したマトリックス領域A2.B5.CI、
B3.B4に入力される。
B2. . . , are sequentially input into a predetermined matrix area based on the informant's cover turn. In this case, 1
The encrypted information is stored in the matrix area A2. B5. CI,
B3. It is input to B4.

このようにして5個の暗号化情報が当該マトリックスバ
ッファ回路13に順次入力される。而して、該マトリッ
クスバッファ回路13のA列、B列、0列、D列、E列
には、解読された状態の情報が入力されていることにな
る。この状態での該マI・リックスバッファ回路13の
内容は、第2図に示すマトリックスバッファ回路13の
内容と同じである。
In this way, five pieces of encrypted information are sequentially input to the matrix buffer circuit 13. Thus, the information in the decoded state is input to the A column, B column, 0 column, D column, and E column of the matrix buffer circuit 13. The contents of the matrix buffer circuit 13 in this state are the same as the contents of the matrix buffer circuit 13 shown in FIG.

その後、第1バッファ回路12を介して上記マトリック
スバッファ回路13の情報をA列から順次計算機システ
ムlに取込むことにより、5個の情報が得られる。
Thereafter, the information in the matrix buffer circuit 13 is sequentially fetched from the A column to the computer system 1 via the first buffer circuit 12, thereby obtaining five pieces of information.

なお、上記実施例においては、1つの暗号化装置11が
暗号化手段16と解読手段17とを有しているが、例え
ば−側の計算機システムIAに暗号化手段16を設け、
他側の計算機システム1 ’Bに解読手段17を設ける
ようにして、暗号化情報の送信方法を一方向としてもよ
い。
In the above embodiment, one encryption device 11 has the encryption means 16 and the decryption means 17, but for example, the encryption means 16 is provided in the - side computer system IA,
The encrypted information may be transmitted in one direction by providing the decryption means 17 in the computer system 1'B on the other side.

〔発明の効果〕〔Effect of the invention〕

以上説明した如く本発明によれば、暗号化情報は情報の
ビットデータの配列を違えることにより作成し、また、
上記光の情報は該ビットデータの配列を元に戻すことに
より得るようにしたので、送信側では情報のビットデー
タの配列を違えることにより当該情報を意味をもたない
暗号か情報とし、また、受信側では該ビットデータの配
列を元に戻すことにより元の情報が得られる。
As explained above, according to the present invention, encrypted information is created by changing the arrangement of bit data of the information, and
Since the above-mentioned optical information is obtained by restoring the bit data arrangement, on the transmitting side, by changing the bit data arrangement of the information, the information becomes meaningless code or information, and On the receiving side, the original information can be obtained by restoring the bit data arrangement.

而して、本発明によれば、情報のビットデータの配列を
違えることにより暗号化情報を作成するので、従来技術
の如く、暗号化情報のビット数が多くなるものではない
。このため、伝送効率が向上し、その結果、回線等の使
用時間が短縮する。
According to the present invention, the encrypted information is created by changing the arrangement of the bit data of the information, so the number of bits of the encrypted information does not increase as in the prior art. Therefore, the transmission efficiency is improved, and as a result, the usage time of the line etc. is shortened.

【図面の簡単な説明】[Brief explanation of drawings]

第1図ないし第4図は本発明の実施例に係り、第1図は
ブロック構成図、第2図ないし第4図は作用を説明する
作用説明図、第5図ないし第7図は従来技術に係り、第
5図は暗号情報送受信システムの全体図、第6図は暗号
化装置近傍のブロック構成図、第7図は従来技術の作用
を説明する作用説明図である。 ■・・・計算機システム、11・・・制御回路、13・
・・マトリックスバッファ回路。 代理人  大  岩  増  雄(ばか2名)第3図 第4図 1[31ハ 第6図 頬 A 第7図 (+))  厘痴;i囚 (リ 巨瓦Q郊疋面IK調 ((1) ti四i璽召 手続補正書(自発) 日召和 6膵1 月198 2、発明の名称 ↑静にの暗号化及び解読方法 3、補正をする者 代表者志岐守哉 4、代理人 住 所     東京都千代田区丸の内二丁目2番3号
三菱電機株式会社内   41丁、・\5、補正の対象 発明の詳イ1■な説明の欄。 6、 補正の内容 (1)明細書第15頁第16行目「暗号か情報」とある
のを「暗号化情報」と補正する。 ツ上
1 to 4 relate to an embodiment of the present invention, FIG. 1 is a block diagram, FIGS. 2 to 4 are action explanatory diagrams, and FIGS. 5 to 7 are prior art. 5 is an overall diagram of the encrypted information transmission/reception system, FIG. 6 is a block diagram of the vicinity of the encryption device, and FIG. 7 is an explanatory diagram illustrating the operation of the prior art. ■...Computer system, 11...Control circuit, 13.
...Matrix buffer circuit. Agent Masuo Oiwa (2 idiots) Figure 3 Figure 4 Figure 1 [31ha Figure 6 Cheek A Figure 7 (+)) Idiot; 1) TI4I Summoning Procedures Amendment (Voluntary) Nichisho Kazu 6 Pancreas January 198 2. Name of the invention ↑ Shizuka's encryption and decoding method 3. Person making the amendment Representative Moriya Shiki 4. Agent Address: Mitsubishi Electric Corporation, 2-2-3 Marunouchi, Chiyoda-ku, Tokyo 41st Street, \5 Column for detailed explanation of the invention subject to amendment. 6. Contents of amendment (1) Specification No. On page 15, line 16, "cipher or information" should be corrected to "encrypted information."

Claims (1)

【特許請求の範囲】 複数のビットデータの配列で構成された1又は複数の情
報を暗号化して暗号化情報を作成し、一方、当該暗号化
情報を解読して元の情報を得る情報の暗号化及び解読方
法において、 上記暗号化情報は上記情報のビットデータの配列を違え
ることにより作成し、また、上記元の情報は該ビットデ
ータの配列を元に戻すことにより得るようにしたことを
特徴とする情報の暗号化及び解読方法。
[Claims] An information encryption method that creates encrypted information by encrypting one or more pieces of information composed of a plurality of bit data arrays, and then decrypts the encrypted information to obtain the original information. The encrypted information is created by changing the arrangement of the bit data of the information, and the original information is obtained by restoring the arrangement of the bit data. methods for encrypting and decoding information.
JP61081408A 1986-04-09 1986-04-09 Encoding and reading of information Pending JPS62237483A (en)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05316099A (en) * 1992-05-08 1993-11-26 Mitsubishi Electric Corp Communication system for ciphered control signal
JP2011135464A (en) * 2009-12-25 2011-07-07 Nec Corp Authentication system, authentication apparatus, terminal device, authentication method and program

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JP2011135464A (en) * 2009-12-25 2011-07-07 Nec Corp Authentication system, authentication apparatus, terminal device, authentication method and program

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