JPS6218947B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は伝送を行う回路網装置に関し、特に、
記憶論理モジユール間の伝送を可能にする記憶論
理モジユールの相互接続方法と、この方法の技術
を具体化し、総ての他のモジユールの位置につい
ての情報或いは位置の決定を要せずモジユール間
の相互伝送を可能とする回路網装置に関するもの
である。 ここ数年の間に開発され用いられてきた伝送網
または装置であつて、装置内にメツセージを投入
し、また適当な場合にはメツセージに方向付けを
して装置内の希望の位置へと導き、該装置から特
定の応答を生ぜしめるための伝送網または装置に
は、無数の変形がある。そのような伝送装置の例
としては、通常の計算機、例えばI.B.M7094型等
があり、これらにおいては必要に応じて蓄積され
た情報を再生するために呼出しが行われる。ま
た、ダイアルされた情報を分類しあらかじめ定め
られた経路に沿つて特定の位置に伝送する電話或
いはこれに関連した装置や、あらかじめ定められ
た数字やその他の情報のパターンの存否を確認す
る際に用いられるパターン認識装置などがある。 過去数10年の間に伝送応用に伴う問題の解決の
ために開発された、回路網と伝送技術の種々の形
式は、回路網装置に関する無数の方法を含んでい
る。しかしながら基本的には、現在知られている
この種の装置の総てにおいて、本発明の出現があ
るまでは共通の未解決な欠点があつた。 特に上述した型の多くの計算機では、コアメモ
リをアドレスする装置と、その内容に関係なく、
あるモジユールあるいは語あるいは他の情報を探
し出すための呼掛け信号機構が必要であつた。こ
れは特殊な数字や参照符号等を有している情報の
メモリ中における各々の位置を確認して、中央処
理ユニツトからそれぞれの位置に直接アクセス
（呼出し）を与える必要がある。 これ等の複雑さのうちの幾つかを克服するため
に、計算機は、データの所在位置の情報なしでデ
ータ再生を可能とするため、例えば分布された記
憶装置と論理機構とを含んだ、所謂連想記憶
（associative memory）装置を有するように設計
されてきた、しかしながらこのことを実際化する
ための技術は、記憶装置の総てのモジユールある
いはセルに結線されなければならない中央処理ユ
ニツトの使用を必要とするという不便がある。中
央処理ユニツトが故障したとすれば、すべての連
想記憶再生装置もだめになつてしまう。 従つて本発明の目的は、上述のいずれの不利益
もこうむることのない、計算機（コンピユータ）
又は同様な情報検索伝送のための、新規にして改
良された回路網装置を提供することにある。総括
すると、本発明はアドレス機構の必要なしに、即
ち総ての他のモジユールの位置に関する情報なし
に、且つ総てのモジユールに接続される中央処理
ユニツトの必要なしに、記憶論理モジユール間の
伝送を可能にする。また本発明によれば、任意の
モジユールによつてある情報に対する要求メツセ
ージを送出させて残りの総てのモジユールにその
メツセージを伝播させることを可能にし、該メツ
セージに応答するモジユール（そのモジユールが
検索されるべき情報を含んでいるとき）から当該
情報を効率のよい路に沿つて情報を要求した（且
つ応答路における循環なしに）モジユールへと伝
送することを可能にする。そして各々のモジユー
ルは、それが直接結合されている２，３の隣接す
るモジユール以外の他のモジユールの位置につい
ては全く“無知”即ち知らないか、あるいは情報
が与えられていない状態にある。 さらに他の目的は、以下の(1)(2)および(3)の観点
から、生体中の神経網等の研究を可能とする新規
かつ改良された装置を提供することにある。(1)本
発明のモジユール配列の大いなる適応性(2)神経系
統に見出される一方通行接続の利用(3)神経系統に
おいても存在しない、中央ユニツトの不存在。例
えば脳はそのようなユニツトを欠いているようで
あるが、いくつかの部分に分割されていてもなお
作動するのである。 さらに他の目的は、より一般的な用途にも同様
に用いられる新規でかつ改良された回路網を提供
することにある。 本発明の他の特徴は、本発明に基礎をおく伝送
応答の新規な方法に存するものであり、その方法
は、再述すれば、本発明の利点が求められる多く
の異なつた形式の装置と問題に対して広く応用可
能である。本発明は説明上、以下に電気的あるい
は電子的回路網装置と関連する好ましい態様にお
いて述べるが、本発明の装置の基礎となる原理
は、そのような技術によつて制限されるものでは
なく、多数の異なつた形式の装置により、又異な
つたタイプの操作者によつてさえ実施されるであ
ろう。一方、さらに本発明は、二次元的回路網に
関連して記述されるが、必要があれば、周知技術
を用いて容易に三次元的回路網に拡張し得るであ
ろう。 以下添付図面に従つて本発明を説明する。 第１Ａ図には好適な記憶−論理モジユールが
として示されており、それは例えば、数字１，
２，３，４，５および６が付されている６個の両
方向チヤネル即ち接続を有している。これは６面
即ち６角のモジユールを構成する。本発明は、両
方向チヤネルのモジユールからなる回路網と、モ
ジユールから出る方向又はモジユールに向う方向
のいずれかの方向の一方向チヤネルのモジユール
からなる回路網の両方に関連するものである。６
角モジユールにおける一方向チヤネルの配列は
種々のものを用いることができるが、それらの内
の数種が第１Ｂ，１Ｃ及び１Ｄ図に示されてい
る。第１Ｅ図は両方向チヤネル１，２，３および
４を有する方形モジユールを示す。また第１Ｆ図
および第１Ｇ図は、方形モジユールにおける一方
向チヤネルの配列を示している。第１Ｄ図の具体
例においては、チヤネル１，３および５はモジユ
ールへのメツセージを運び、一方チヤネル２，４
および６はモジユールからメツセージを取り出す
ようになつている。これを任意に“Ｋ級”の動作
と呼ぶ。他方第１Ｂ図には“Ｄ級”の動作が示さ
れており、ここではチヤネル１，２および６がモ
ジユールにメツセージをもたらし、一方チヤネル
３，４および５はメツセージを運び出す。第１Ｃ
図にはさらに‘１級”の他の配列が示されてお
り、そこでは入力チヤネルは１，２および４であ
り、出力チヤネルは３，５および６である。明ら
かに、他の配列およびこれらの級の動作の組合せ
もまたは使用され得る。 同様にして第１Ｆ図の方形モジユールの具体例
では、チヤネル１と２がメツセージをもたらし、
そしてチヤネル３および４がメツセージを送り出
し、一方第１Ｇ図のモジユールではチヤネル１と
３が入力チヤネルであり、チヤネル２と４が出力
チヤネルである。 各モジユールにおいてはその幾何学的形状とは
無関係に論理ユニツトと記憶ユニツトと称される
部分がある。これらは、後に説明される決定の原
則に従つて作動させられる。簡単に言えば、各モ
ジユールは２つの形のメツセージを受ける。即ち
本発明の説明中で“メツセージ”とも呼ばれてい
る総括メツセージ（general message）と、“応
答”とも呼ばれている応答メツセージである。各
モジユールは、総括メツセージが最初に到着し、
そのメツセージをその総ての出力チヤネルへと送
り出すチヤネルの識別名をその記憶（メモリ）ユ
ニツトの中に蓄積する。そして後にもし応答が到
着した場合、後に説明するように、それは総括メ
ツセージが最初に到達した前記チヤネルの識別名
に基づき決定の原則によつて決定される１つの出
力チヤネルへと送出される。 各モジユールの記憶ユニツトは列状または円状
であることができ、目的とする応用に従う容量を
持つているが、総括メツセージが最初に到達する
チヤネルについての情報を保持するだけの充分な
大きさを持つていなければならない。もし、応答
が到着する迄の間に１以上の他の総括メツセージ
が送られて来ることが予想されるならば、記憶ユ
ニツトは各々の総括メツセージの識別名と、各々
の総括メツセージの最初の到着チヤネルの識別名
とを保持することができなくてはならない。 応答と応答の間に数個の総括メツセージが到着
した場合を仮定すると、各モジユールの論理ユニ
ツトは入つてきたメツセージが総括メツセージで
あるか応答メツセージであるのかを判断する。こ
れは、もしメツセージが一列のパルスとして送信
されるならば、最初のパルスをメツセージの性質
を指示するために用いることにより、例えば
“０”は総括メツセージを、“１”は応答メツセー
ジを示すようにすることによつて容易に行うこと
ができる。 第２図は、“Ｋ級”と“Ｄ級”の６角モジユー
ルによる代表的な回路網を示したものである。図
面の中央の点で示されるモジユールは、第１図
に示した構造的な形状を持ち得る。多くのそのよ
うなモジユールが全回路網中に分散させられ、
各々は小さな点によつて代表されていることが観
察される。中心のモジユールは“Ｋ級”（第１
Ｄ図）の形式の一方向チヤネルとして示されてお
り、そこではチヤネル２，４および６の矢頭
（Ｖ）がモジユールから出る方向を指してい
て、モジユールから出る方向の送出即ち出力チヤ
ネルを示している。またチヤネル１，３，５はモ
ジユールの中心を向いた矢頭を有しており、該
モジユールへと供給される情報を受容することを
示している。第２図の回路網装置の他の総てのモ
ジユールにおけるチヤネル接続について同様な約
束が用いられる。この例において、モジユール
^１はその左隣りとのチヤネル接続（モジユール
のチヤネル４に接続されている）が、“Ｄ級”（第
１Ｂ図）の接続をもつものとして示されており、
その２′および６′のチヤネル接続は内向の矢印を
有し、その３′，４′および５′のチヤネル接続は
外向の矢印を有している。かくしてこの回路網
は、“Ｋ級”あるいは“Ｄ級”動作のいずれかに
接続された、−^１等のモジユールのハイブリ
ツド即ち混合を示している。モジユールのうちあ
るものは、例えば^２のようにそのチヤネルが第
１図に示した位置から回転して示されているもの
があるが、級は同じものにとどまり、以後同様に
取り扱われる。また、この回路網の外周では、い
くつかのチヤネルがなくなつている。これらの出
力チヤネルは、存在している出力チヤネルの１つ
に単に接続されている。その他の点では、端部の
モジユールは他のモジユールと全く同じように作
動する。 本発明によれば、第２図の回路網は、複数個の
記憶−論理モジユールを含んでおり、各々のモジ
ユールは入力メツセージを受け入れ、そしてメツ
セージの形式に依存して、出力メツセージを送出
する。これらのモジユールの群は、順次多角形的
集合体に接続されてなり、少なくとも部分的には
相互に外接するようになつている。例えば、モジ
ユール^１，^２，^３，^４，^５，^６は中
心のモジユールに外接する６角集合体の群を構
成し、次いでこの６角集合体は、モジユール
^１，^２，^３，^４，^５，^６，^７，
^８，^９，¹⁰，¹¹，¹²によつて形成され
る、次の外周の６角集合体の群によつて外接さ
れ、この接続は完全な回路網装置を完成するため
に順次続けられる。さらに本発明によれば、１つ
の集合体の各モジユールは、他の集合体の隣接す
るモジユールのみと接続されている。例えばモジ
ユール^１は、隣接するモジユール¹²とは導体
たる一方向チヤネル３′によつて接続されている
ことが示されており、モジユール¹²に隣接する
モジユール^１とはチヤネル４′によつて、モジ
ユール^１に隣接するモジユール^２とはチヤネ
ル５′によつて接続され、これによつてこの回路
網の他の部分へと順次接続されていく。これらの
接続は前述したように、ひとつのモジユールの出
力と、それに隣接したモジユールの入力との間の
一方向接続からなつている（一方向の外向きの接
続３′，４′および５′は対応するモジユール
¹²，^１および^２の入力接続として働く）。さ
らにまた、チヤネルの配列は、任意の２個のモジ
ユールの間には、それらの間での伝送を許容する
ように通路が設けられるようになつており、例を
示せば、^６と^２の間ではチヤネル２′および
５′で伝送が許容される。 この形式の接続によれば、例えば第２図に示さ
れているように構成された回路網では、任意のモ
ジユールが情報を要求する要求メツセージ（総括
メツセージ）の信号を発することができ、そして
その信号を回路網中の他の総てのモジユールに伝
送できる。また、要求されている応答（情報）を
含んでいる他のモジユールあるいは複数のモジユ
ールは、回路網中の複数個のモジユールが関連す
る限りでは、何処から要求メツセージが来たのか
という“情報”が全くなくとも、その応答をそれ
が隣接するモジユールの集合体とそれらに続くモ
ジユールの集合体を介して自動的に送出し、そし
てこの応答が要求メツセージを発した最初のモジ
ユールに送信せしめられる。即ち本発明により、
これらの全く新しい結果が得られることが判明し
たのである。 どのようにしてこのことが起るかを以下に説明
する。例えば要求メツセージ（総括メツセージ）
が、第２図の中心に示されている論理−記憶モジ
ユールによつて発せられたとする。第２図にお
ける塗り潰された矢頭（〓）は、いかにしてこの
メツセージが最初に他のモジユールに達するかを
示すものである。同じメツセージはある時間遅れ
てそのモジユールの他のチヤネルにも現れるであ
ろうが、そのような後に到着したメツセージは後
に論ずるように拒否される。説明のために、要求
メツセージに対する応答メツセージが、“Ｋ級”
であるモジユールに含まれていると仮定する
（しかし要求メツセージ源であるメツセージ
は、前以つてこの事実を“知つている”状態には
ない。）。要求メツセージ（総括メツセージ）がモ
ジユールに到達した時に、モジユールは応答
メツセージを発信する。そしてモジユールとモ
ジユールとの間にある一連のモジユールが、
各々は他のモジユールからは完全に独立であり且
つそれらについての情報を持たないが、モジユー
ルからの応答メツセージが循環を伴わない合理
的な近道を通じてモジユールに達するように、
集団的に作動する。 このことは、応答を受ける各モジユールが、こ
の応答を、要求メツセージが最初に到達したチヤ
ネルの識別名を基礎にして、決定の原則に従つて
送り出すことによつて達成される。“Ｋ級”及び
“Ｄ級”のモジユールにおけるこの決定の原則の
規則、設計思想は次の通りである。

【表】 Ｄ級 ６或いは６及び１ ５
１或いは６及び２ ４
２或いは１及び２ ３
応答メツセージの送り出し方向付けの規則は、
単にチヤネルのみに従属し、モジユールの場所的
な配位には依存しない。チヤネルの識別名たる番
号は、図におけるチヤネルの方向とは無関係に、
それと関連するチヤネルを示し続ける。例えばＤ
級であるモジユール^１の入力チヤネル２′，
１′，６′として指定される。また同じようにＤ級
であるモジユール¹²の入力チヤネルは、¹²の
異なる配置の方向にもかかわらず、２″，１″，
６″のように示される。この方法によつて、第１
Ｂ図のチヤネル関係が保存される。応答の方向付
けの規則即ち決定の原則を適用するにあたつて、
数字の指数（prime）等は、例えばモジユール
の場合のようにチヤネルを指示する際に省略され
るであろう。 第２図において、モジユールはＫ級（第１Ｄ
図）であり、総括メツセージをその入力チヤネル
３に沿つて受け入れ、決定の原則に従つて、その
応答メツセージを出力チヤネル２に伝送する。同
様にしてモジユールは、それがＤ級（第１Ｂ
図）であり、かつ総括メツセージをチヤネル６で
受けたから、チヤネル５に沿つて応答メツセージ
を通す。モジユールは総括メツセージをチヤネ
ル２で受けて応答メツセージを３から出し、そし
てこれはモジユール^６及び^４へと続けられ
る。かしくて応答は、点線で示された矢印によつ
て印がつけられた経路を通過する。 このようにして、任意のモジユールから発せら
れた応答は、循環のない合理的な短い経路を通つ
て総括メツセージを発したモジユールに達する
ことがわかるであろう。中心のモジユールだけ
ではなく、任意のモジユールが総括メツセージ源
として作動することができることが明らかであ
る。 第３図は、第１Ｆ図の方形Ｃ級モジユールによ
つて構成された回路網を示す。ここでも各モジユ
ールはその隣接する同種のモジユールに一方向チ
ヤネルによつて接続されており、任意の一対の要
素間には伝送経路が存在する。第２図の場合と同
じ約束が、チヤネルの方向と、総括メツセージが
最初に達したチヤネル及び応答経路について用い
られる。説明のために、最も中心にあるモジユー
ルS¹を総括メツセージの開始点とする。表には
応答の方向付けのための規則が示されている。

【表】 １ ４
２或いは１及び２ ３
モジユールS²がS¹から発せられた総括メツセー
ジに対する応答を有していると仮定する。S²は総
括メツセージを入力チヤネル１で受けるから、応
答はS²の出力チヤネル４に向けられる。S³は総括
メツセージをチヤネル１および２上に受けるの
で、応答メツセージはチヤネル３で送出され、こ
のようにして総括メツセージ発生源に達するまで
にS⁴〜S¹⁰を通る。 第４図は６角Ｋ級モジユールによつて構成され
た回路網である。今、モジユールＨが総括メツセ
ージ源として選ばれたとする。ここでも、塗り潰
された矢印（〓）が、各モジユールに最初に達し
た総括メツセージのパターンを示すものであると
する。応答の方向付けの規則は表に示してあ
る。ここで図の上部のモジユールH¹¹が応答を含
んでいると仮定する。総括メツセージは入力チヤ
ネル１および５に到来するであろうから、応答は
出力チヤネル６に向けられる。総括メツセージを
やはりチヤネル１と５に受けるH¹⁰は応答を６に
向ける。H¹は総括メツセージを５に受けるであ
ろうから、応答は４から出て行く。そしてそのよ
うにして応答は発生源であるモジユールＨに達す
るのである。 総括メツセージが伝播した後の応答の方向付け
は、第１Ａおよび１Ｅ図に示した二方向チヤネル
を有しているモジユールによつて構成された回路
網によつても同様に達成できる。例えば、第２図
および第３図に示したような一方向チヤネルを有
するモジユールによつて適当に回路網が構成され
た時と、同様な構成の回路網を二方向チヤネルの
モジユールで構成した時と、総括メツセージの伝
播時間及び応答の戻り時間はほぼ同じである。し
かし論理と記憶容量に対する必要性は、一方向チ
ヤネルからなる回路網の方がかなり少ない。これ
は、二方向チヤネルは方向が反対の一方向チヤネ
ルの２個と等価であるからである。従つて、例え
ば６角の二方向チヤネルの回路網においては、各
モジユールは同じ仕事をする６個の入力チヤネル
と、６個の出力チヤネルを有しているように見え
る。 応答メツセージであれ、総括メツセージであ
れ、回路網への入力及び出力の方法は、特定の応
用に依存する。例えば、次述するパターン認識へ
の応用の場合について略述すると、総括メツセー
ジは端部で回路網中に射出され、応答メツセージ
はモジユールによつて発生され、そして端部から
集められる。また離れて配置されている計算機相
互間における非常に一般的な伝送業務において
は、外部から総括メツセージを入力し、回路網の
各モジユールから応答メツセージを抽出すること
が望ましい。そのためには、外部装置（例えば計
算機）からの余分な入力チヤネルと、外部装置へ
の余分な出力チヤネルが各モジユールに追加され
るであろう。第６図に関連して行うモジユール構
造の詳細な論議で、これらの余分のチヤネルがし
んしやくされる。 ここで、第４図において総括メツセージの伝播
についていくらかの観察を行う。軸（常に総括メ
ツセージ源に関連して定義される）Ｈ−Ａ，Ｈ−
Ｃ，Ｈ−Ｂに沿う場合を除き、総括メツセージは
モジユールの２つのチヤネルに同時に達する。さ
らにまた、到達のパターンが均一である３個の領
域がある。即ち、HBA′Cの領域では総括メツセ
ージは入力チヤネル１および５に到達する。
HCB′Aの領域では入力チヤネル１および３に同
時に到達し、一方HAC′Bにおいてはチヤネル３
および５に到達する。そして、もし隅Ａのモジユ
ールH¹²が総括メツセージを送信したとすれば、
６角回路網の全体が領域HBA′Cのように挙動す
る。即ちH¹²の軸（Ａ−B′とＡ−C′）に沿うモジ
ユールを除き、総てのモジユールは総括メツセー
ジを同時にチヤネル１および５に受ける。これは
目でモジユールＨを隅Ａにずらして見れば理解で
きることである。同様に隅ＣにおけるH¹⁴からの
送信は、チヤネル３および５へ同時に到着し、ま
た隅ＢのH¹³からの送信は、チヤネル１および３
に到着する。 各モジユール単位の説明に入る前に、本発明の
伝送回路網装置をコンピユータに対して適用する
場合について示せば次の通りである。即ち、昨今
は企業その他において何百という多数のマイクロ
コンピユータが使用されているが、これらの各々
は相互に連絡し合う必要がある。ところが、ある
マイクロコンピユータが他のマイクロコンピユー
タのデータを必要とするとき、殆どの場合におい
て、どのマイクロコンピユータにそのデータが収
納されているのかは不明である。そこで本発明に
よれば、データを必要とするマイクロコンピユー
タは情報要求メツセージ（総括メツセージ）を該
マイクロコンピユータの識別名と共に発生する。
この情報要求メツセージは、伝送回路網を通じて
総てのマイクロコンピユータへと伝播され、必要
とするデータを有するマイクロコンピユータから
応答メツセージが回路網中に入れられる。そして
本発明に従い、この応答メツセージは、必要なデ
ータを伴つて情報要求メツセージを発したマイク
ロコンピユータへと伝送回路網中を戻される訳で
ある。従つて、このようなマイクロコンピユータ
相互間の情報転送、及び他の相互に連絡し合う必
要のある装置相互間の伝送にとつても、本発明は
意義あるものである。論理−記憶モジユールの設
計については、まず最初に第２、第３および４図
の回路網中に具現化されたモジユールに関して考
察する。 モジユールは比較的基礎的でかつ周知の論理お
よび記憶回路を含むものであつて、広い範囲の
種々の変形を行い得るものである。第５図には、
第１Ｆ図および第３図の方形モジユールの例が機
能ブロツク図として示されている。しかし他の良
く知られている回路配列で容易に代替できるもの
であり、従つて第１図の他のモジユールについて
も同様にして適当に構成され得るものであると理
解されたい。 動作の広範な原理を説明するための第５図によ
れば、素子１Ａに入力メツセージを与える入力チ
ヤネル１および２が示されている。もし入力メツ
セージが総括メツセージであることが決定される
と、総括メツセージが最初に到達したチヤネルの
識別情報がそのメツセージの識別名と共に記憶
（メモリ）に蓄積され記録される。そのメツセー
ジは拒絶されないものとする。その総括メツセー
ジは、ブロツク２Ｂによつてすべての出力チヤネ
ルに伝えられる。しかしある総括メツセージがモ
ジユールの１つのチヤネルに達した時は、常に同
じメツセージがわずかな時間だけ遅れてそのモジ
ユールの他のチヤネルにも到達する。この後の到
着のものは拒絶されるべきであり、伝播させるべ
きではない。比較器（コンパレータ）２Ａは、入
つて来た総括メツセージの識別名と、記憶中に蓄
積されている識別名とを比較することによつて、
この拒絶機能を行う。もし合致したならば、後の
総括メツセージは放棄される。 情報要求メツセージ、即ち総括メツセージの識
別名としては、どのようなものを用いることもで
きる。例えば、回路網中のモジユールのひとつひ
とつに、固有のコード・ワードを与えるようにす
る。すると、総括メツセージを発するあるモジユ
ールは、その識別名として、このコード・ワード
を用いることができる。もし最初に発した総括メ
ツセージが消去（対応する応答メツセージの到着
によつて）される前に第二の総括メツセージを発
するような場合は、固有のコードに更に何らかの
特徴（例えば余分のコード）を付け加えて使用す
れば良い。このような固有のコードを使う代わり
として、メツセージ自体の最初の部分のある長さ
の信号を識別名として用いることも可能である。
しかしこれは固有のコード・ワードを識別名とし
て用いることからすれば、やや不満足なものであ
る。 もし１Ａによつて、入力メツセージが応答メツ
セージであると決定されたならば、対応する総括
メツセージの着信したチヤネルのコード即ち識別
名が記憶（メモリ）から比較器３Ａ経由で再生さ
れ、そしてこのコードに従い、表及び第３図に
おいて説明した規則に従つて、応答メツセージは
適当な出力チヤネルに４Ａを通じて向けられる。 第６図および第７図は、メツセージの受信およ
び発信のための典型的な結線を含む、第１Ｆ図に
示されたモジユールの現実化のための完全なブロ
ツク図を図示している。第５図の機能ブロツク図
の２Ａおよび３Ａは、第６および第７図に詳細に
現れている。 第６図において、任意の入力チヤネルへの信号
は、該チヤネルの７本の並列導体上への下記の７
ビツトを含むものとして示される（右下の付加し
た字は第１Ｆ図のチヤネル番号を示す）。即ち可
能化ビツトＥ、応答／総括メツセージビツトＲ、
５個の識別名ビツトM₀−M₄₀識別名ビツトの数は
任意に決定することが可能で、設計上の適当な変
形に従つて任意の数を選ぶことができる。装置
（例えば計算機）からの入力および同じ装置への
出力用のチヤネルも設けることができ、総てその
ような出力と入力チヤネルにはＤの付字がつけら
れている。 入力線は、任意の入力チヤネル１，２あるいは
Ｄに信号が現れた時は常にノアゲートの出力に信
号が提供されるように、インバータおよびノアゲ
ート１３〜１８群を介して導かれている。ノアゲ
ートからの信号は、チヤネル１および２の可能化
信号E₁およびE₂と共に、後の使用のために一時
的にメモリ１９に与えられる（ここからの出力信
号には、それらが蓄積されていることを示すため
に添字Ｓが付される）。ノアゲート１からのＥ_io
信号は、メモリ１９にクロツク信号を送つてメモ
リを可能にし、また記憶を入れて出力信号を送出
するために時間遅れを提供するための一連のワン
シヨツトマルチバイブレータ２，３および４をト
リガするために用いられる。 メモリ１９の識別名ビツトSM₀−SM₄は、比較
−記憶ブロツクの記憶の中に蓄積されるであろう
識別名と比較するために、直ちに一致比較器０′
〜３′に接続される。４個のそのようなブロツク
が示されているが、任意の数のブロツクを使用可
能である（代表的な比較−記憶ブロツクは第７図
に詳細に示されている）。第５図における２Ａお
よび３Ａは両方とも比較器であり、それらの機能
はほぼ同様であるから、第６図および第７図で両
者は同じ素子を使用する。第５図のブロツクに対
応する素子は点線の境界で囲んで示されている。
例えば第７図におけるＩおよびＪは第５図のブロ
ツク３Ａに属する。第６図の素子２０，２３，２
４および２５は第５図における２Ａの続きを構成
している。 入力メツセージの識別名ビツトSM₀−SM₄と記
憶ブロツク０′〜３′の中に前もつて蓄積されてい
たそのようなビツトとの間での比較が、第１０図
中のＣ，Ｄ，Ｅ，ＦおよびＧで完成すると、ゲー
トＨの出力“Ｘ真”（添字Ｘはブロツク０′〜３′
を示す）が、このメモリブロツクに一致があつた
ことを示す。この一致信号は２つの機能を果た
す。まず第１に、それは真の信号を発生するノア
ゲート２０からの信号を可能にし、当該識別名が
記憶中で得られることを示す。第２に、それは
E₁出力およびE₂出力信号を可能にし（Ｉおよび
Ｊからノアゲート２１および２２に信号を与える
ことによつて）、前に蓄積されている総括メツセ
ージの対応する入力チヤネル番号、即ち総括メツ
セージ到着コードを指示する。これらのチヤネル
についての信号およびその反転したものは、表
の方向付けの規則に従つて正確に方向付けをする
ナンドゲート２７および２８に接続される。これ
らの方向付けゲートは、２５または２６から信号
が発生させられていないかぎり、適当な応答チヤ
ネル用の出力ゲートを可能にする。もし１９にお
けるSRビツトが“オフ”（総括メツセージの入力
を指示している）で、２５で真の信号が発生して
いない（このメツセージが前もつて記憶の中に蓄
積されていないことを指示している）ときは、２
６で蓄積及び全部送り信号が発生させられる。こ
の信号は、この信号および方向付け制御信号によ
り使用される一連の３個のノアゲート２９−３１
を介して、すべての出力チヤネルを可能化する。
この信号はまた、第１０図におけるゲートＡの記
憶負荷信号を可能にし、該記憶負荷信号はゲート
９−１２におけるカウンタ信号０′〜３′とともに
使用されて、ブロツク０′−３′の次に記憶ブロツ
クに、入つてくる識別名ビツトSM₀−SM₄を負荷
する。記憶の負荷が完了したのちに、ワンシヨツ
トマルチバイブレータ６は、ブロツク０′〜３′の
次の記憶を負荷するための次の記憶負荷信号の準
備のために、カウンタ７および８を次の位置に１
つ進める。 一方、蓄積されていた応答ビツトSRが“オ
フ”でかつ総括メツセージが記憶の中に蓄積され
ているか、あるいは、もし蓄積された応答ビツト
SRが、“オン”で応答メツセージと記憶中に対応
する総括メツセージがない状態とを示している場
合は、Ｅ送り信号は２３−２５によつて禁止さ
れ、どのような出力信号も送出を阻止される。出
力線上のナンドゲート３２−５２およびインバー
タドライバーは、各出力線に対する送出または禁
止機能を遂行する。添字はチヤネル番号を示す。 第５図の素子１Ａは第６図に示されていない
が、これは、識別名を見つけるためメモリを調べ
るまでは、応答メツセージと総括メツセージを分
離する必要がないという利点を細部の設計に生か
したからである。第６図から判るように、素子１
Ａの機能は以下の順序で達成される。もし識別名
が記憶即ちメモリの中にないとき（真）で応答ビ
ツトが“オフ”（総括メツセージの状態）であれ
ば、２６は総ての出力チヤネルにメツセージを送
出するために、ナンドゲート２９，３０および３
１を可能とする。そうでない場合は、関連する総
括メツセージの到来パターンに従い４Ａによつて
メツセージは方向付けされる。 第６図および第７図における素子の群分けは設
計上の配慮と接続の容易性のために指定されたも
のであつて、必ずしも第８図に示された機能の順
序になつていない。連続的なデータ操作もまた使
用されうる。

【図面の簡単な説明】

第１図Ａ〜Ｇは本発明に関して使用され得る記
憶−論理モジユール、セル又は単位の好ましい型
を示すブロツク図を示す。第２図は本発明に従つ
て相互に接続され作動する、例えば第１図Ｂおよ
びＤで示される型の多数のモジユールを使用した
回路網装置の概略図を示す。第３図は第１図Ｆで
示す型のモジユールで構成されている以外は第２
図と同様なものを示す。第４図は第１図のＤで示
す型のモジユールで構成さている以外は第２図と
同様なものを示す。第５，６および７図は第３図
で使用される第１図Ｆのモジユールの論理および
記憶配置を示すブロツク図を示す。

Claims (1)

【特許請求の範囲】
1. １ それぞれ入力及び出力チヤネルをもつ複数個
   のモジユール単位の配列からなり、これらのモジ
   ユール単位の出力チヤネルは隣接するモジユール
   単位の入力チヤネルにのみ接続され、又逆にそれ
   らの入力チヤネルは隣接するモジユール単位の出
   力チヤネルにのみ接続されて回路網を形成し、し
   かも各モジユール単位は他の総てのモジユール単
   位と上記接続を通して連通する様配置され、少な
   くとも一つのモジユール単位に接続されこの回路
   網に情報要求メツセージを導入する手段と、少な
   くとも一つのモジユール単位に接続され該情報要
   求メツセージに応答して前記回路網に応答メツセ
   ージを導入する手段とを有し、更に上記モジユー
   ル単位の各々は、その入力チヤネルに受けた情報
   要求メツセージ及び応答メツセージを認識する論
   理ユニツトと、情報要求メツセージの識別名及び
   該情報要求メツセージを最初に受け取つた入力チ
   ヤネルの識別名を記憶するメモリと、情報要求メ
   ツセージを最初に受取つた際総ての出力チヤネル
   に該情報要求メツセージを伝達する論理ユニツト
   と、その入力チヤネルに受けた応答メツセージを
   対応する情報要求メツセージがその入力チヤネル
   のどれに最初に受取られたかに従つて特定の出力
   チヤネル上に伝達する論理ユニツトとを有してな
   る、中央処理装置の助けを受けることなくメツセ
   ージが回路網全体に伝播され得る伝送回路網装
   置。