JPS62178084A - Receiver teletext - Google Patents
Receiver teletextInfo
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- JPS62178084A JPS62178084A JP1779686A JP1779686A JPS62178084A JP S62178084 A JPS62178084 A JP S62178084A JP 1779686 A JP1779686 A JP 1779686A JP 1779686 A JP1779686 A JP 1779686A JP S62178084 A JPS62178084 A JP S62178084A
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- 238000000034 method Methods 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、文字多重放送受信機の表示メモリーの初期化
回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to an initialization circuit for a display memory of a teletext broadcasting receiver.
（従来の技術）
従来、テレビ電波の垂直帰線期間に文字や図形からなる
画像情報をデジタル信号の形で重畳して伝送する文字多
重放送サービスが行なわれている。(Prior Art) Conventionally, a teletext broadcasting service has been provided in which image information consisting of characters and figures is superimposed and transmitted in the form of a digital signal during the vertical retrace period of television radio waves.
文字多重放送デコーダは垂直帰線期１ｕｌｌに重畳され
た信号を抜きとり、復号して、表示すべき文字。The teletext decoder extracts the signal superimposed on the vertical retrace period 1ull, decodes it, and displays the characters to be displayed.
図形を表示メモリーに一両面分を書き込み、それを決っ
た時間ごとに、読み出しアドレスにしたがって読み出し
、パターンデータと、前景色、背景色、アトリビュート
データとを合成して、文字放送画面を画成している。復
号処理にはマイクロコンピュータが使用されている。表
示メモリーは読み出しと書き込みが必要なため、マイク
ロコンピュータがメモリーをアクセスする期間と読み出
しアドレス発生回路よりのアドレスにしたがって読み出
す期間に時分割し、書き込み、読み出しを行なうサイク
ルスチルによる方法を行なっている文。It writes one side of the figure into the display memory, reads it out at predetermined intervals according to the readout address, and combines the pattern data, foreground color, background color, and attribute data to form a teletext screen. ing. A microcomputer is used for the decoding process. Since display memory requires reading and writing, a cycle still method is used in which writing and reading are performed by time-sharing the period when the microcomputer accesses the memory and the period when reading according to the address from the read address generation circuit. .
字多重放送受信機が多い。視聴者のキー操作により選抜
された番組を順次送られてくるパケットより識別して復
号するにあたり、表示メモリーを初期化することが必要
である。従来この初期化はマイクロコンピュータが、初
期データを表示メモリーに書き込んで行なっていた。There are many multiplex broadcast receivers. It is necessary to initialize the display memory in order to identify and decode the program selected by the viewer's key operation from the sequentially sent packets. Conventionally, this initialization was performed by a microcomputer by writing initial data into the display memory.
（発明が解決しようとする問題点）
」二記構成においては、マイクロコンピュータが初期デ
ータを表示メモリーに書き込んでメモリーを初期化する
場合、初期化を完了するまでに、マイクロコンピュータ
がデータの取込等化の仕事をする必要があって、長い時
間を要する欠点があった。(Problems to be Solved by the Invention) In the second configuration, when the microcomputer initializes the memory by writing initial data to the display memory, the microcomputer has to read the data before completing the initialization. This method had the drawback of requiring a long time to perform equalization work.
本発明の目的は、従来の欠点を解消し、マイクロコンピ
ュータによって表示メモリーに初期値データを書き込む
ことなく、表示メモリーを初期化でき、視聴者のキー操
作によって番組が選択されたのちに、表示画面に短時間
に提示できる文字多重放送受信機を提供することである
。An object of the present invention is to eliminate the drawbacks of the prior art, to be able to initialize the display memory without writing initial value data to the display memory by a microcomputer, and to provide a display screen after a program is selected by the viewer's key operation. It is an object of the present invention to provide a teletext broadcasting receiver that can present a teletext broadcast in a short time.
（問題点を解決するための手段）
本発明の文字多重放送受信機は、表示画素単位のパター
ン情報を記憶するパターンメモリと、着色ブロックごと
の前景色、背景色、およびフラッシング、コンシールの
７１−リビュートを記憶するカラーメモリーの表示メモ
リーを備えてなる文字多重放送デコーダにおいて、それ
らメモリーを初期化制御するための制御レジスタと、パ
ターンメモリー、前景色、背景色、アトリビュートの初
期値データを保持するレジスタ群を具備し、制御レジス
タの出力で、通常読み出し状態にある、前記パターンメ
モリーおよびカラーメモリーを書き込み状態になし、初
期値データを保持するレジスタ群の初期値データを読み
出しアドレスにしたがってパターンメモリーとカラーメ
モリーに書き込んでこれらメモリーを初期化する初期化
回路を具備したものである。(Means for Solving the Problems) The teletext broadcasting receiver of the present invention includes a pattern memory that stores pattern information for each display pixel, and a 71- In a teletext decoder equipped with a color memory display memory for storing attributes, a control register for initializing and controlling the memory, and a register for holding initial value data of the pattern memory, foreground color, background color, and attributes. The pattern memory and color memory, which are normally in the read state, are put into the write state by the output of the control register, and the initial value data of the register group holding the initial value data is read out from the pattern memory and color memory according to the read address. It is equipped with an initialization circuit that initializes these memories by writing to them.
（作 用）
本発明の構成により、マイクロコンピュータによって表
示メモリーに初期値データを書き込むことなく、表示メ
モリーを初期化することができ、視聴者のキー操作によ
って番組が選択されると。(Function) According to the configuration of the present invention, the display memory can be initialized without writing initial value data to the display memory by the microcomputer, and when a program is selected by the viewer's key operation.
短時間に表示を提示することができる。Displays can be presented in a short time.
（実施例）
本発明の一実施例を第１図ないし第３図に基づいて説明
する。(Example) An example of the present invention will be described based on FIGS. 1 to 3.
第１図は本発明の文字多重放送受信機の表示メモリーの
初期化回路図である。同図において、表示期間分離回路
１は表示用の水平同期信号Ｈと表示クロックＤＣＫｏが
入力されており、表示ブロックを分周することによって
、表示メモリーをマイクロコンピュータがアクセスする
ことのできる期間（以降Ｃ’ＰＵ期間と呼ぶ）と表示す
る期間（以後表示期間と呼ぶ）とを時分割する。表示ア
ドレス発生回路２は垂直同期信号Ｖと水平同期信号Ｈお
よび表示期間分離回路１よりの信号で表示メモリーへ表
示期間に与えるアドレスを発生する。FIG. 1 is an initialization circuit diagram of a display memory of a teletext receiver according to the present invention. In the figure, a display period separation circuit 1 receives a horizontal synchronizing signal H for display and a display clock DCKo, and divides the display block to divide the display block into a period during which the microcomputer can access the display memory (hereinafter referred to as C'PU period) and a display period (hereinafter referred to as display period) are time-divided. The display address generation circuit 2 generates an address to be applied to the display memory during the display period using the vertical synchronization signal V, the horizontal synchronization signal H, and the signals from the display period separation circuit 1.
ア１くレス切換回路３はマイクロコンピュータへ接続さ
れたアドレスバスＡと表示アドレス発生回路よりのアド
レスバスＡ′をＣＰＵ期間はＡに、表示期間はＡ′に切
換えて、表示メモリー４，５ヘアドレスＶＡとして切換
接続する。データ切換回路６はマイクロコンピュータへ
接続されたデータバスと初期値データレジスタからのデ
ータバスを切換えて表示メモリー４，５ヘデータバスＶ
Ｄｏ。A1 address switching circuit 3 switches address bus A connected to the microcomputer and address bus A' from the display address generation circuit to A during the CPU period and to A' during the display period, and transfers them to display memories 4 and 5. Switch connection as address VA. The data switching circuit 6 switches the data bus connected to the microcomputer and the data bus from the initial value data register to the data bus V to the display memories 4 and 5.
Do.
ｖＤｌとして切換接続する。初期値データレジスタ群７
は表示メモリー４，５の初期化データを保持するための
ものであり、マイクロコンピュータによって初期化デー
タがセットされる。これらはパターンデータ、前景色、
背景色、データーアトリビュート用の４種からなってい
る。８は初期化制御レジスタで、マイクロコンピュータ
によってデータがセラＩ・されている。初期化制御レジ
スタ８の出力ＥＲＣはデータ切換回路６と表示メモリ制
御回路９へ接続されている。表示メモリ制御回路９は表
示メモリー４，５のチップイネーブル信号ＧＥ□、ＣＥ
２とアウトプットイネーブル信号ＯＥ、ライトイネーブ
ル信号ＷＥを、ＣＩ） Ｕ期間にはマイクロコンピュー
タよりのＲ／Ｗ信号とアドレスにより、表示期間は表示
期間分離回路１よりの信号ＸＡ、、ＸＡ１によって発生
させる。Switch connection as vDl. Initial value data register group 7
is used to hold initialization data for the display memories 4 and 5, and the initialization data is set by the microcomputer. These are pattern data, foreground color,
There are four types: background color and data attributes. 8 is an initialization control register in which data is stored by the microcomputer. The output ERC of the initialization control register 8 is connected to the data switching circuit 6 and the display memory control circuit 9. The display memory control circuit 9 receives chip enable signals GE and CE for the display memories 4 and 5.
2, output enable signal OE, write enable signal WE, CI) The U period is generated by the R/W signal and address from the microcomputer, and the display period is generated by signals XA, , XA1 from the display period separation circuit 1. .
初期化制御レジスタ８の出力ＥＲＣが１１０”のときは
表示動作を行い、すなわち表示期間はＯＥを出力し、Ｗ
Ｅ倍信号１″のままであり、表示メモリーは表示アドレ
ス発生回路よりのアドレスＡ′によって読み出される。When the output ERC of the initialization control register 8 is 110'', a display operation is performed, that is, OE is output during the display period, and W
The E times signal remains at 1'', and the display memory is read out by address A' from the display address generation circuit.
データ切換回路６はデータバスとデータバスＶＤ、、Ｖ
Ｄ１および初期値データレジスタ群７とを分割した状態
にする。The data switching circuit 6 has a data bus and a data bus VD, , V.
D1 and the initial value data register group 7 are placed in a divided state.
この状態のときのタイミングチャートを第２図に示す。A timing chart in this state is shown in FIG.
同図において、表示クロックＤＣＫｏを分周した出力が
ＸＡ、、ＸＡ１．ＸＡ２であり、ＸＡ２１４０ Ｉ＋の
期間が表示期間となる。表示メモリー４゜５のアドレス
は表示期間中は表示アドレス発生回路２よりのアドレス
Ａ″に接続され、パターンデータの格納されたメモリの
番地Ｙｎ 、 Ｆｎ 、 Ｉｌｎ 、 ＤＡｎが順に発
生させられ引き続きインクリメントされていく。ＣＥｌ
、ＯＥ２はＸＡ、とＸＡ、とによって発生され、合わせ
てＯＥも発生され、ＷＥは１”レベルのままである。初
期化制御レジスタ８の出力ＩＥＲＣがパ１′″のときは
初期化動作を行ない１表示期間にＷｐ：信号を出力し、
○Ｅ倍信号１１１ ＴＴのままとなる。表示メモリーは
表示アドレス発生回路２よりのアドレスＡ′によってア
ドレスが与えられ、データ切換回路６は初期値データレ
ジスタ群７の出力をＶＤ、とＶＤ、にＸＡ、とＸＡ２に
よって切換接続し、表示メモリーを表示域すべてにわた
って初期化する。この状態のタイミングチャートを第３
図に示す。同図において、表示メモリーのアドレスＶＡ
にはＹｎ、Ｆｎ、［３ｎ、ＤＡｎが順に出力され、あわ
せて、初期値データＹＩ、ＦＩ、ｔｌＩ、ＤＡ１．が順
に切換ねってデータバス接続されて、表示メモリーが初
期化されることになる。In the figure, outputs obtained by dividing the display clock DCKo are XA, , XA1 . XA2, and the period of XA2140 I+ is the display period. During the display period, the address of the display memory 4.5 is connected to the address A'' from the display address generation circuit 2, and the memory addresses Yn, Fn, Iln, and DAn in which pattern data is stored are sequentially generated and continuously incremented. I'm going.CEI
,OE2 are generated by Output the Wp: signal during one display period,
○E times signal 111 Remains TT. The display memory is given an address by the address A' from the display address generation circuit 2, and the data switching circuit 6 switches and connects the output of the initial value data register group 7 to VD and VD by XA and XA2. Initializes across the entire display area. The timing chart for this state is shown in the third figure.
As shown in the figure. In the figure, the display memory address VA
Yn, Fn, [3n, DAn are output in order, and initial value data YI, FI, tlI, DA1 . are switched in order to connect to the data bus, and the display memory is initialized.
（発明の効果）
本発明によれば、表示期間を利用して初期化時には、表
示メモリーを読み出し状態から書き込み状態にして、表
示アドレス発生回路のアドレスにしたがって、初期値デ
ータを表示メモリーに害き込むことによって、マイクロ
コンピュータでＣＰＵ期間にメモリーを初期化するのに
比べて短時間で表示メモリーの表示化が行われ、復号処
理より画面提示までの時間を短縮できる。また、表示ア
ドレス発生回路を使用しているので、新たに表示メモリ
ー初期化用アドレス発生回路を持つこともなく原価を低
くして文字多重放送受信機を提供できろ効果がある。(Effects of the Invention) According to the present invention, when initializing using the display period, the display memory is changed from the read state to the write state, and the initial value data is transferred to the display memory according to the address of the display address generation circuit. By embedding the information into the display memory, the display memory can be displayed in a shorter time than it would take to initialize the memory during the CPU period of a microcomputer, and the time required to display the screen can be shortened from the decoding process. Further, since the display address generation circuit is used, there is no need to newly provide an address generation circuit for initializing the display memory, and the cost can be reduced to provide a teletext receiver.
第１図は本発明の一実施例による文字多重放送受信機の
表示メモリー初期化回路のブロック図、第２図は表示メ
モリーを読み出す状態にあるときのタイミングチャート
、第３図は表示メモリーを初期化する状態においたとき
のタイミングチャー１−である。
１ ・・表示期間分離回路、 ２ ・・・表示アドレス
発生回路、 ３ ・・・アドレス切換回路、 ４，５
・・・表示メモリー、 ６・・・データ切換回路、 ７
・・・初期値データレジスタ群、 ８ ・・・初期化制
御レジスタ、９ ・・表示メモリ制御回路、 ＶＡ ・
・・表示メモリーのアドレスバス、 ＶＤｏ。
ｖＤｌ・・・表示メモリーのデータバス、ＥＲＣ・・・
初期化制御レジスタの出力、ＤＣＫ。・・・表示クロッ
ク、 ＸＡｏ。
ＸＡ１．ＸＡ２・・・表示クロックの分周出力、ＹＩ・
・・パターンメモリーの初期値データ、ＦＩ・・・前景
色の初期値データ、ＢＩ・・・背景色の初期値データ、
ＤＡＩ・・・アトリビュートの初期値データ。
特許出願人 松下電器産業株式会社
第２図
ＷＥFig. 1 is a block diagram of a display memory initialization circuit of a teletext receiver according to an embodiment of the present invention, Fig. 2 is a timing chart when the display memory is being read out, and Fig. 3 is a block diagram of the display memory initialization circuit of a teletext receiver according to an embodiment of the present invention. This is a timing chart 1- when the device is in a state where it changes. 1...Display period separation circuit, 2...Display address generation circuit, 3...Address switching circuit, 4, 5
...Display memory, 6...Data switching circuit, 7
... Initial value data register group, 8 ... Initialization control register, 9 ... Display memory control circuit, VA
...Display memory address bus, VDo. vDl...Display memory data bus, ERC...
Initialization control register output, DCK. ...Display clock, XAo. XA1. XA2...Display clock frequency division output, YI...
...Initial value data of pattern memory, FI...Initial value data of foreground color, BI...Initial value data of background color, DAI...Initial value data of attributes. Patent applicant Matsushita Electric Industrial Co., Ltd. Figure 2 WE
Claims (1)
と着色ブロックごとの前景色、背景色、およびフラッシ
ング、コンシールのアトリビュートを記憶するカラーメ
モリーの表示メモリーを備えてなる文字多重放送デコー
ダにおいて、それらメモリーを初期化制御するための制
御レジスタと、前記パターンメモリー、前景色、背景色
、アトリビュートの初期値データを保持するレジスタ群
を具備し、制御レジスタの出力で、通常読み出し状態に
ある前記パターンメモリーおよびカラーメモリーを書込
状態になし、初期値データを保持するレジスタ群の初期
値データを読み出し、アドレスにしたがって、前記パタ
ーンメモリーとカラーメモリーに書込んで、これらメモ
リーを初期化する初期化回路を具備してなることを特徴
とする文字多重放送受信機。In a teletext decoder that is equipped with a pattern memory that stores pattern information for each display pixel and a color memory display memory that stores foreground color, background color, and flashing and concealment attributes for each colored block, these memories are initialized. the pattern memory, the foreground color, the background color, and a register group for holding initial value data of the attributes; an initialization circuit that puts the data into a write state, reads initial value data from a register group holding initial value data, and writes the data to the pattern memory and color memory according to the address to initialize these memories. A teletext broadcasting receiver characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1779686A JPS62178084A (en) | 1986-01-31 | 1986-01-31 | Receiver teletext |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1779686A JPS62178084A (en) | 1986-01-31 | 1986-01-31 | Receiver teletext |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62178084A true JPS62178084A (en) | 1987-08-05 |
Family
ID=11953675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1779686A Pending JPS62178084A (en) | 1986-01-31 | 1986-01-31 | Receiver teletext |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62178084A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5339160A (en) * | 1992-04-24 | 1994-08-16 | Sanyo Electric Co., Ltd. | Character display device for synchronizing operation of video ram to operation of CPU |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60217775A (en) * | 1984-04-13 | 1985-10-31 | Nippon Telegr & Teleph Corp <Ntt> | Data transfer circuit |
-
1986
- 1986-01-31 JP JP1779686A patent/JPS62178084A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60217775A (en) * | 1984-04-13 | 1985-10-31 | Nippon Telegr & Teleph Corp <Ntt> | Data transfer circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5339160A (en) * | 1992-04-24 | 1994-08-16 | Sanyo Electric Co., Ltd. | Character display device for synchronizing operation of video ram to operation of CPU |
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