JPS6170861A - 水平同期検出回路 - Google Patents
水平同期検出回路Info
- Publication number
- JPS6170861A JPS6170861A JP19180584A JP19180584A JPS6170861A JP S6170861 A JPS6170861 A JP S6170861A JP 19180584 A JP19180584 A JP 19180584A JP 19180584 A JP19180584 A JP 19180584A JP S6170861 A JPS6170861 A JP S6170861A
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- JP
- Japan
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- circuit
- signal
- period
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- pulse
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、デジタル的に信号処理を行なうデジタルテレ
ビジョンの水平同期検出回路に関する。
ビジョンの水平同期検出回路に関する。
［発明の技術的背景］
従来テレビジョン（以下ＴＶと略称する）の信号処理は
アナログ的に行なわれていた。しかし、最近のニューメ
ディアの波によってＴＶのデジタル化、外部機器とのイ
ンタフェース、Ｙ−Ｃ＜Ｌ。
アナログ的に行なわれていた。しかし、最近のニューメ
ディアの波によってＴＶのデジタル化、外部機器とのイ
ンタフェース、Ｙ−Ｃ＜Ｌ。
形フィルタに代表される高性能化及び２画面ＴＶ。
ノンインタレースに代表される多機能（１／）要求が生
じていると共に、ＡＩＤコンバータ、 Ｄ／Ａコンバー
タ、ロジックＶＬＳＩ等の発達によってビデオ信号をデ
ジタル処理するデジタルＴＶが出現している。
じていると共に、ＡＩＤコンバータ、 Ｄ／Ａコンバー
タ、ロジックＶＬＳＩ等の発達によってビデオ信号をデ
ジタル処理するデジタルＴＶが出現している。
［背景技術の問題点］
このデジタルＴＶでは水平同期検出回路の性能によって
、システム全体の弱電界、ノイズ等に対する性能及びシ
ステムクロックを作るＰＬＬ （フェイズロックループ
）の安定度及び性能が決定されるため、前記水平同期検
出回路の高性能化が要語されている。
、システム全体の弱電界、ノイズ等に対する性能及びシ
ステムクロックを作るＰＬＬ （フェイズロックループ
）の安定度及び性能が決定されるため、前記水平同期検
出回路の高性能化が要語されている。
［発明の目的］
本発明の目的は、上記の要請に鑑み、水平同期信号を高
精度に検出することができる水平同期検出回路を提供す
ることにある。
精度に検出することができる水平同期検出回路を提供す
ることにある。
［発明の概要］
本発明は、デジタルビデオ信号から分離された水平同期
信号のパルス幅を検出して幅検出パルスを得、この幅検
出パルス列の中から所定の周期で連続して得られる信号
を検出パルスとし、又前記幅検出パルスをクロックで測
定して周期測定データとし、この周期調定データを積分
して周期の平均値を得、更に、この周期の平均値と前記
周期の測定データとの差分を求め、この差分が所定の値
より小さい場合のみ水平周期検出パルスを出力する構成
とすることにより、上記目的を達成するものである。
信号のパルス幅を検出して幅検出パルスを得、この幅検
出パルス列の中から所定の周期で連続して得られる信号
を検出パルスとし、又前記幅検出パルスをクロックで測
定して周期測定データとし、この周期調定データを積分
して周期の平均値を得、更に、この周期の平均値と前記
周期の測定データとの差分を求め、この差分が所定の値
より小さい場合のみ水平周期検出パルスを出力する構成
とすることにより、上記目的を達成するものである。
［発明の実施例］
以下本発明の一実施例を図面を参照しつつ説明する。第
１図は本発明の水平同期検出回路の一実施例を示したブ
ロック図である。パルス幅検出回路１はデジタルビデオ
信号がら分離された同期分離信号（Ｃ８）１００から幅
検出パルス３００をクロック２００を用いて検出し、こ
れを周１＃］測定回路２に出力する。周期測定回路２は
検出パルス４００をタイミング発生回路３に出力すると
共に。
１図は本発明の水平同期検出回路の一実施例を示したブ
ロック図である。パルス幅検出回路１はデジタルビデオ
信号がら分離された同期分離信号（Ｃ８）１００から幅
検出パルス３００をクロック２００を用いて検出し、こ
れを周１＃］測定回路２に出力する。周期測定回路２は
検出パルス４００をタイミング発生回路３に出力すると
共に。
この検出パルス４００を得た時点の内蔵のカウンタによ
る計数値５００を周期値積分回路４に出力する。タイミ
ング発生回路３は検出パルス４００に基づいて周期値積
分に必要なタイミング信号６００及び判定回路に必要な
タイミング信号７００を出力する。周期値積分回路４は
タイミング信号６００に基づいて入力された計数値５０
０を積分し、入力測定データの平均値を示す信号８００
を差分演算回路５に出力する。差分演算回路５には計数
値５００が入力されているため、ここで信号８００と計
数値５００の差分演算が行なわれ、その差分結果を示す
信号９００が判定回路６に出力される。判定回路６は差
分信号９００の絶対値をとり、その値を検出パルス４０
０と所定の位相関係にあるタイミングパルス７００で検
出し、絶対値が所定の値より小さい場合にのみ水平同期
検出パルスｉ ｏｏｏを出力する。
る計数値５００を周期値積分回路４に出力する。タイミ
ング発生回路３は検出パルス４００に基づいて周期値積
分に必要なタイミング信号６００及び判定回路に必要な
タイミング信号７００を出力する。周期値積分回路４は
タイミング信号６００に基づいて入力された計数値５０
０を積分し、入力測定データの平均値を示す信号８００
を差分演算回路５に出力する。差分演算回路５には計数
値５００が入力されているため、ここで信号８００と計
数値５００の差分演算が行なわれ、その差分結果を示す
信号９００が判定回路６に出力される。判定回路６は差
分信号９００の絶対値をとり、その値を検出パルス４０
０と所定の位相関係にあるタイミングパルス７００で検
出し、絶対値が所定の値より小さい場合にのみ水平同期
検出パルスｉ ｏｏｏを出力する。
次に本実施例の動作について第２図乃至第４図に示した
タイミングチャートを参照しつつ説明する。パルス幅検
出回路１は第２図で示すＣ８（同期分離）信号１００の
“１”′の期間のパルス幅をクロック２００で計数し約
３μ秒期間前記“１″のパルスが連続すると、第２図で
示したタイミングで幅検出パルス３００を出力する。周
期測定回路２は幅検出パルス３００が第３図に示すよう
に連続且つ所定の周期で入力された時、第３図で示すタ
イミングにて検出パルス４００を出力する。
タイミングチャートを参照しつつ説明する。パルス幅検
出回路１は第２図で示すＣ８（同期分離）信号１００の
“１”′の期間のパルス幅をクロック２００で計数し約
３μ秒期間前記“１″のパルスが連続すると、第２図で
示したタイミングで幅検出パルス３００を出力する。周
期測定回路２は幅検出パルス３００が第３図に示すよう
に連続且つ所定の周期で入力された時、第３図で示すタ
イミングにて検出パルス４００を出力する。
周期測定回路２の上記動作において、周期の測定はクロ
ック２００を内蔵１１段カウンタで計数することにより
実行され、周期対応範囲はｒｌｌ＝ ９１０ｘ４ ｒｓ
ｃ±５ｏｏＨ２１，ｊＲ定されている。このため、検出
パルス４００は、幅パルス３００が連続に発生され、し
かも上記周期対応範囲内のもののみについて得られるこ
とになる。但し、第３図中ａは欠落をｂはノイズを示し
ている。また、周期測定回路２は検出パルス４００Ｓ得
られた時点の内蔵１１段カウンタの計数値を示ず信号５
００を出力し。
ック２００を内蔵１１段カウンタで計数することにより
実行され、周期対応範囲はｒｌｌ＝ ９１０ｘ４ ｒｓ
ｃ±５ｏｏＨ２１，ｊＲ定されている。このため、検出
パルス４００は、幅パルス３００が連続に発生され、し
かも上記周期対応範囲内のもののみについて得られるこ
とになる。但し、第３図中ａは欠落をｂはノイズを示し
ている。また、周期測定回路２は検出パルス４００Ｓ得
られた時点の内蔵１１段カウンタの計数値を示ず信号５
００を出力し。
この信号５００は１１ピツトのデジタル信号で、クロッ
ク２００を単゛位にして測定した幅検出パルス３００の
周期測定データである。なお、上記クロック２００．検
出パルス４００及び周期測定データ５００は第４図に示
したようなタイミング関係を有している。
ク２００を単゛位にして測定した幅検出パルス３００の
周期測定データである。なお、上記クロック２００．検
出パルス４００及び周期測定データ５００は第４図に示
したようなタイミング関係を有している。
周期値積分回路４はＬＰＦ （ローパスフィルタ）特性
を有し、入力した周期測定データ５００を ゛積
分して測定データの平均値を示す入力測定データ平均値
信号８００を出力する。この平均値信号８００と上記測
定データ５００は差分演算回路５に入力されここで両者
の差分演算が行なわれる。
を有し、入力した周期測定データ５００を ゛積
分して測定データの平均値を示す入力測定データ平均値
信号８００を出力する。この平均値信号８００と上記測
定データ５００は差分演算回路５に入力されここで両者
の差分演算が行なわれる。
判定回路６は差分信号９００の絶対値をとり、その値を
検出パルス４００と所定の位相関係にある第４図に示し
たタイミングパルス７００で検出し、その絶対値が所定
の値より小さい場合にのみ、第４図に示したタイミング
にて水平同期検出パルス１０（）Ｏを出力する。なお、
第４図より水平同期検出パルス１０００は所定の条件が
満たされると、検出パルス４００よりクロツク２００単
位で２クロツク毎に得られることになる。
検出パルス４００と所定の位相関係にある第４図に示し
たタイミングパルス７００で検出し、その絶対値が所定
の値より小さい場合にのみ、第４図に示したタイミング
にて水平同期検出パルス１０（）Ｏを出力する。なお、
第４図より水平同期検出パルス１０００は所定の条件が
満たされると、検出パルス４００よりクロツク２００単
位で２クロツク毎に得られることになる。
本実施例によれば、同期分離信号１００から幅検出パル
ス３００を得、この幅検出パルス３００の連続性及び周
期性を測定して検出パルス４００及び周期測定データ５
００を得、この周期測定データ５００を積分して得られ
る水平同期信号の周期の平均値８００と前記周期測定デ
ータ５００の差分９００を取り、この差分が小さい時の
み水平同期検出パルス１０００を出力する構成とするこ
とにより、水平同期信号を高精度に検出することができ
る。しかも、前記水平同期検出パルス１０００は前述し
た周期対応範囲においてその精度が均等になることが保
証されている。
ス３００を得、この幅検出パルス３００の連続性及び周
期性を測定して検出パルス４００及び周期測定データ５
００を得、この周期測定データ５００を積分して得られ
る水平同期信号の周期の平均値８００と前記周期測定デ
ータ５００の差分９００を取り、この差分が小さい時の
み水平同期検出パルス１０００を出力する構成とするこ
とにより、水平同期信号を高精度に検出することができ
る。しかも、前記水平同期検出パルス１０００は前述し
た周期対応範囲においてその精度が均等になることが保
証されている。
第５図は第１図に示した水平同期検出回路を用いたデジ
タルテレビジョンの一例を示したブロック図である。ビ
デオ信号１１００は直流再生クランプ回路７に導かれる
。このクランプ回路７はペデスタルレベルを一定値にク
ランプする周知の回路である。クランプされたビデオ信
号１２（Ｘ）はＡＪＤコンバータ８に導かれ、ここで８
ビツトに量子化されたデジタル信号となる。Ａ／Ｄコン
バータ８のサンプリングクロック２００はその周波数を
中９とすると＋５＝４ｔ’ｓｃの関係がある。但し、ｆ
ＳＣはサブキャリアの周波数を示している。８ビツトｋ
Ｎ子化されたデジタルビデオ信号１３００はＰＬＬ （
フエイズロッ°クループ）ロジック回路９に導びかれ、
後述フるタイミング信号１ａｏｏに従って、到来するビ
デオ信号の中のバースト信号の位相を測定演算し、サン
プリング位相がＩ、Ｑ軸に一致するような制御信号１５
００をＤ／Ａコンイく一夕１０に出力する。このＰＬＬ
制御信号１５００は１０ピツト構成であり、Ｄ／Ａコン
バータ１０にてアナログ制御信号１６０Ｇに変換され、
このアナログ制御信号１６（）ＯはＶＣＸＯ（電圧制御
水晶発信器）１１に出力される。結局、Ａ／Ｄコンバー
タ８．ＰＬＬロジック回路９．０／Ａコンバータ１０ｖ
ｃｘｏｉｉはＰＬＬを構成し、これによりクロック２０
０／ｊ＋５＝４ｆＳＣで、且つ、クロック２００の位相
が【、Ｑ軸等に一致するようにコントロールされる。デ
ジタルビデオ信号１３００は輝度色度分離回路（Ｙ−Ｃ
分離回路）１２に入力され、Ｙ（暉度）信号１６００と
Ｃ（色信号） １７０Ｇに分離される。
タルテレビジョンの一例を示したブロック図である。ビ
デオ信号１１００は直流再生クランプ回路７に導かれる
。このクランプ回路７はペデスタルレベルを一定値にク
ランプする周知の回路である。クランプされたビデオ信
号１２（Ｘ）はＡＪＤコンバータ８に導かれ、ここで８
ビツトに量子化されたデジタル信号となる。Ａ／Ｄコン
バータ８のサンプリングクロック２００はその周波数を
中９とすると＋５＝４ｔ’ｓｃの関係がある。但し、ｆ
ＳＣはサブキャリアの周波数を示している。８ビツトｋ
Ｎ子化されたデジタルビデオ信号１３００はＰＬＬ （
フエイズロッ°クループ）ロジック回路９に導びかれ、
後述フるタイミング信号１ａｏｏに従って、到来するビ
デオ信号の中のバースト信号の位相を測定演算し、サン
プリング位相がＩ、Ｑ軸に一致するような制御信号１５
００をＤ／Ａコンイく一夕１０に出力する。このＰＬＬ
制御信号１５００は１０ピツト構成であり、Ｄ／Ａコン
バータ１０にてアナログ制御信号１６０Ｇに変換され、
このアナログ制御信号１６（）ＯはＶＣＸＯ（電圧制御
水晶発信器）１１に出力される。結局、Ａ／Ｄコンバー
タ８．ＰＬＬロジック回路９．０／Ａコンバータ１０ｖ
ｃｘｏｉｉはＰＬＬを構成し、これによりクロック２０
０／ｊ＋５＝４ｆＳＣで、且つ、クロック２００の位相
が【、Ｑ軸等に一致するようにコントロールされる。デ
ジタルビデオ信号１３００は輝度色度分離回路（Ｙ−Ｃ
分離回路）１２に入力され、Ｙ（暉度）信号１６００と
Ｃ（色信号） １７０Ｇに分離される。
Ｙ信号１６００はブライト、コントラスト等の信号処理
を含むＹ信号処理回路１３に入力され、ここで各種の信
号処理を施こされた後、ＲＧＢマトリックス回路１４に
入力される。一方、Ｃ信号１１００はＡＣＣ、キラー、
ｌ、Ｑ復調等の色Ｉ！ｌ連の処理を行なうＣ信号処理回
路１５に入力され、このＣ信号処理回路１５は、Ｉ、Ｑ
復調信号１８００をＲＧＢマトリックス回路１４に出力
する。ＲＧＢマトリックス回路１４は信号を処理された
Ｙ信号１９００とＩ、Ｑ信号１８０Ｇとを入力し、これ
らを用いて所定のマトリックス演算を行なってＲ，Ｇ、
Ｂ信号２０００を作出しこれら信号をＤ／Ａ変換器１６
に出力する。Ｒ，Ｇ、Ｂ信号２０００は、３個のＤ／Ａ
変換器から構成されるＤ／Ａ変換器１６でアナログＲＧ
Ｂ信号２１Ｈに変換されこれが図示されない信号出力回
路に送出され４デジタルビデオ信号１３００は同期分離
回路１７に入力されここで周期信号（Ｃ８と以下称する
）１ｆ）０が分離される。このＣ８信号１００は第１図
で示した水平同期検出回路１８に入力され、この水平同
期検出回路１８は前述した動作によって水平同期検出パ
ルスｉ ０ｏｏをバーストタイミング発生回路１９及び
水平同期再生回路２ｏに出力する。この水平同期再生回
路２０は、水平同期検出パルス１０００に水平フライバ
ックパルス２２００が所定の位相で一致するようにＡＦ
Ｃ回路を構成しており、水平ドライブ信号２３００を出
力するものである。バーストタイミング発生回路１９は
入力される水平同期検出パルス１００（）に従がって、
所定のバーストに関連するタイミング信号を発生してお
り、ＡＣＣに関するタイミング信号２１１００をＣ信号
処理回路１５に出力すると共に、ＰＬＬロジック回路９
にタイミング信号１４００を出力する。また、上記Ｃ８
信号１００は垂直同期再生回路２６に入力されるこの垂
直同期再生回路２６は、垂直同期信号を再生ザるカウン
トダウン回路から構成されており、これにより、垂直ド
ライブ信号２５００を出力する。
を含むＹ信号処理回路１３に入力され、ここで各種の信
号処理を施こされた後、ＲＧＢマトリックス回路１４に
入力される。一方、Ｃ信号１１００はＡＣＣ、キラー、
ｌ、Ｑ復調等の色Ｉ！ｌ連の処理を行なうＣ信号処理回
路１５に入力され、このＣ信号処理回路１５は、Ｉ、Ｑ
復調信号１８００をＲＧＢマトリックス回路１４に出力
する。ＲＧＢマトリックス回路１４は信号を処理された
Ｙ信号１９００とＩ、Ｑ信号１８０Ｇとを入力し、これ
らを用いて所定のマトリックス演算を行なってＲ，Ｇ、
Ｂ信号２０００を作出しこれら信号をＤ／Ａ変換器１６
に出力する。Ｒ，Ｇ、Ｂ信号２０００は、３個のＤ／Ａ
変換器から構成されるＤ／Ａ変換器１６でアナログＲＧ
Ｂ信号２１Ｈに変換されこれが図示されない信号出力回
路に送出され４デジタルビデオ信号１３００は同期分離
回路１７に入力されここで周期信号（Ｃ８と以下称する
）１ｆ）０が分離される。このＣ８信号１００は第１図
で示した水平同期検出回路１８に入力され、この水平同
期検出回路１８は前述した動作によって水平同期検出パ
ルスｉ ０ｏｏをバーストタイミング発生回路１９及び
水平同期再生回路２ｏに出力する。この水平同期再生回
路２０は、水平同期検出パルス１０００に水平フライバ
ックパルス２２００が所定の位相で一致するようにＡＦ
Ｃ回路を構成しており、水平ドライブ信号２３００を出
力するものである。バーストタイミング発生回路１９は
入力される水平同期検出パルス１００（）に従がって、
所定のバーストに関連するタイミング信号を発生してお
り、ＡＣＣに関するタイミング信号２１１００をＣ信号
処理回路１５に出力すると共に、ＰＬＬロジック回路９
にタイミング信号１４００を出力する。また、上記Ｃ８
信号１００は垂直同期再生回路２６に入力されるこの垂
直同期再生回路２６は、垂直同期信号を再生ザるカウン
トダウン回路から構成されており、これにより、垂直ド
ライブ信号２５００を出力する。
この例では、水平同期検出回路１８から得られる水平同
期検出パルス１０００が非常に高精度であるため、バー
ストタイミング発生回路１９が出力するタイミング信号
１４００．．２４００を高精度とすることができ、従っ
てこれらを使用するＰＬＬロジック回路９．Ｃ信号処理
回路１５の動作性能を向上させＴＶシステムの弱電界、
ノイズ等に対する性能を向上させることができる。また
、前記高精度の水平同期検出パルス１００Ｇを水平同期
再生回路２０が利用するため、高安定な水平同期ドライ
ブ信号２３０（）を得ることができる。また、上記の如
く高性能な水平同期検出回路１８を用いて第５図に示し
た回路を全デジタル化した回路で構成することができる
ため、この回路を容易にＶＬＳＩ化することができる。
期検出パルス１０００が非常に高精度であるため、バー
ストタイミング発生回路１９が出力するタイミング信号
１４００．．２４００を高精度とすることができ、従っ
てこれらを使用するＰＬＬロジック回路９．Ｃ信号処理
回路１５の動作性能を向上させＴＶシステムの弱電界、
ノイズ等に対する性能を向上させることができる。また
、前記高精度の水平同期検出パルス１００Ｇを水平同期
再生回路２０が利用するため、高安定な水平同期ドライ
ブ信号２３０（）を得ることができる。また、上記の如
く高性能な水平同期検出回路１８を用いて第５図に示し
た回路を全デジタル化した回路で構成することができる
ため、この回路を容易にＶＬＳＩ化することができる。
［発明の動態］
以上記述した如く本発明の水平同期検出回路によれば、
デジタルビデオ信号から分離された水平同期信号のパル
ス幅を検出して幅検出パルスを得この幅検出パルス列の
中から所定の周期で連続して得られる信号を検出パルス
とし、この検出パルスをり０ツクで測定して周期測定デ
ータとし、この周期測定データを積分して周期の平均値
を得。
デジタルビデオ信号から分離された水平同期信号のパル
ス幅を検出して幅検出パルスを得この幅検出パルス列の
中から所定の周期で連続して得られる信号を検出パルス
とし、この検出パルスをり０ツクで測定して周期測定デ
ータとし、この周期測定データを積分して周期の平均値
を得。
更に、この周期の平均値と前記周期の測定データとの差
分を求め、この差分が所定の値より小さい場合にのみ水
平同期検出パルスを出力する構成を採用することにより
、水平同期信号を高精度に検出することができる。
分を求め、この差分が所定の値より小さい場合にのみ水
平同期検出パルスを出力する構成を採用することにより
、水平同期信号を高精度に検出することができる。
第１図は本発明の水平同期検出回路の一実施例を示した
ブロック図、第２図は第１図に示した同期信号と幅検出
パルスとのタイミング関係を示した図、第３図は第１図
に示した幅検出パルスと検出パルスとのタイミング関係
を示した図、第４図は第１図に示した回路の動作波形タ
イミング図、第５図は第１図に示した水平同期検出回路
を用いたデジタルテレビジョンの一例を示したブロック
図である。 １・・・パルス幅検出回路 ２−・−周期測定回路３
・・・タイミング発生回路 ４・・・周期値積分回路
５・・・差分演算回路 ６・・・判定回路 −１
８・・・水平同期検出回路 代理人 弁理士 則 近 憲 佑 第１図 第２図
ブロック図、第２図は第１図に示した同期信号と幅検出
パルスとのタイミング関係を示した図、第３図は第１図
に示した幅検出パルスと検出パルスとのタイミング関係
を示した図、第４図は第１図に示した回路の動作波形タ
イミング図、第５図は第１図に示した水平同期検出回路
を用いたデジタルテレビジョンの一例を示したブロック
図である。 １・・・パルス幅検出回路 ２−・−周期測定回路３
・・・タイミング発生回路 ４・・・周期値積分回路
５・・・差分演算回路 ６・・・判定回路 −１
８・・・水平同期検出回路 代理人 弁理士 則 近 憲 佑 第１図 第２図
Claims (1)
- デジタルビデオ信号から分離された水平同期信号のパル
ス幅を検出して得られる幅検出パルスを出力するパルス
幅検出手段と、前記幅検出パルスが所定の周期で連続的
に発生する状態を検出して得られる検出パルスを出力す
ると共に、前記幅検出パルスの前記周期性を所定のクロ
ックにて計数して得られる周期測定データを出力する周
期測定手段と、この周期測定データを積分して周期の平
均値を出力する周期値積分手段と、この周期の平均値と
前記周期測定データの差分を得る差分演算手段と、この
演算手段が出力する前記差分が所定の値より小さい場合
に水平周期検出パルスを出力する判定手段とを具備して
成ることを特徴とする水平周期検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19180584A JPH0620249B2 (ja) | 1984-09-14 | 1984-09-14 | 水平同期検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19180584A JPH0620249B2 (ja) | 1984-09-14 | 1984-09-14 | 水平同期検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6170861A true JPS6170861A (ja) | 1986-04-11 |
| JPH0620249B2 JPH0620249B2 (ja) | 1994-03-16 |
Family
ID=16280819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19180584A Expired - Lifetime JPH0620249B2 (ja) | 1984-09-14 | 1984-09-14 | 水平同期検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620249B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE38483E1 (en) | 1992-03-26 | 2004-03-30 | Matsushita Electric Industrial Co., Ltd. | Communication system |
| US6724976B2 (en) | 1992-03-26 | 2004-04-20 | Matsushita Electric Industrial Co., Ltd. | Communication system |
| US6728467B2 (en) | 1992-03-26 | 2004-04-27 | Matsushita Electric Industrial Co., Ltd. | Communication system |
| JP2009055396A (ja) * | 2007-08-28 | 2009-03-12 | Nec Electronics Corp | 水平同期検出装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4608727B2 (ja) * | 2000-04-10 | 2011-01-12 | ソニー株式会社 | 同期周波数判別回路、それを用いた画像処理装置、および同期周波数判別方法 |
-
1984
- 1984-09-14 JP JP19180584A patent/JPH0620249B2/ja not_active Expired - Lifetime
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| US8253805B2 (en) | 2007-08-28 | 2012-08-28 | Renesas Electronics Corporation | Horizontal synchronization detection device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0620249B2 (ja) | 1994-03-16 |
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