JPS61226853A - 半導体メモリにおける誤り検出訂正機能テスト回路 - Google Patents
半導体メモリにおける誤り検出訂正機能テスト回路Info
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- JPS61226853A JPS61226853A JP60066872A JP6687285A JPS61226853A JP S61226853 A JPS61226853 A JP S61226853A JP 60066872 A JP60066872 A JP 60066872A JP 6687285 A JP6687285 A JP 6687285A JP S61226853 A JPS61226853 A JP S61226853A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置に係り、特に同一チ、！上に誤
夛検出訂正回路（エラー・コレクティング・コード回路
、ＥＣＣ回路）を搭載した半導体メモリにおけるＦＣＣ
機能テスト回路に関する。
夛検出訂正回路（エラー・コレクティング・コード回路
、ＥＣＣ回路）を搭載した半導体メモリにおけるＦＣＣ
機能テスト回路に関する。
半導体メモリの大容量化に伴ない、結晶欠陥による製造
歩留シの低下が問題となってきた。
歩留シの低下が問題となってきた。
この対策として冗長回路を内蔵するようになったが、こ
れは製造段階で発見された不良のメモリセルを冗長用メ
モリセルと切シ換えて救済するものであり、この切シ換
え操作に時間、手間が必要でありた。これに代わるもの
として大形計算機で採用されているＥＣＣ方式を応用し
たＥＣＣ回路をメモリチップ上に搭載することが一部で
行なわれるようになった。これはデータ用のメモリセル
の他に検査符号（・臂すティビット）用のメモリセルを
設け、この検査符号に基いてデータビット中の誤りを自
動的に検出して訂正する機能を持たせたものである。こ
の場合、チ、プ上での実現の容易性の点でデータビット
中の誤りが１ビットの場合のみ自動訂正を行なうＥＣＣ
回路が通常用いられる。
れは製造段階で発見された不良のメモリセルを冗長用メ
モリセルと切シ換えて救済するものであり、この切シ換
え操作に時間、手間が必要でありた。これに代わるもの
として大形計算機で採用されているＥＣＣ方式を応用し
たＥＣＣ回路をメモリチップ上に搭載することが一部で
行なわれるようになった。これはデータ用のメモリセル
の他に検査符号（・臂すティビット）用のメモリセルを
設け、この検査符号に基いてデータビット中の誤りを自
動的に検出して訂正する機能を持たせたものである。こ
の場合、チ、プ上での実現の容易性の点でデータビット
中の誤りが１ビットの場合のみ自動訂正を行なうＥＣＣ
回路が通常用いられる。
ところで、とのようなチ、デ上のＥＣＣ回路自体が正常
に動作するか否かをチェックする必要がちシ、従来は次
のような方法によりチェックを行なっていた。先ず、外
部制御信号入力によりＥＣＣ回路を非動作状態に設定制
御する。この状態でメモリセルからデータを読み出し、
１つの読み出し対（たとえば８ビットのデータビ。
に動作するか否かをチェックする必要がちシ、従来は次
のような方法によりチェックを行なっていた。先ず、外
部制御信号入力によりＥＣＣ回路を非動作状態に設定制
御する。この状態でメモリセルからデータを読み出し、
１つの読み出し対（たとえば８ビットのデータビ。
トと４ピ、トのパリティピット）における８ピ、トのデ
ータビットのうち１ビットのみ誤りが発生しているデー
タ（誤りデータ）を探す。次に、ＥＣＣ回路を動作状態
にして同じアドレスのｔま上記誤りデータを読み出し、
この読み出しデータが正しく訂正されているか否かをチ
ェックする。
ータビットのうち１ビットのみ誤りが発生しているデー
タ（誤りデータ）を探す。次に、ＥＣＣ回路を動作状態
にして同じアドレスのｔま上記誤りデータを読み出し、
この読み出しデータが正しく訂正されているか否かをチ
ェックする。
しかし、上記方法では、不良が発生している読み出しデ
ータ対に対してはＥＥＣ機能チェックが可能であるが、
それ以外についてはＦＣＣ機能チェ、りを行なったこと
にはならない。即ち、たとえば・ぐリティピ、トに誤り
がありてこれを含む読み出しデータ対に誤りがある場合
とか・量りティピット読み出し系にハード的なエラーが
存在する場合には、この読み出しデータ対については１
ピ、ト誤りの訂正が不可能であるが、このような場合に
ついてはチェックできない。
ータ対に対してはＥＥＣ機能チェックが可能であるが、
それ以外についてはＦＣＣ機能チェ、りを行なったこと
にはならない。即ち、たとえば・ぐリティピ、トに誤り
がありてこれを含む読み出しデータ対に誤りがある場合
とか・量りティピット読み出し系にハード的なエラーが
存在する場合には、この読み出しデータ対については１
ピ、ト誤りの訂正が不可能であるが、このような場合に
ついてはチェックできない。
したがりて、前述したようなＦＣＣ機能チェック方法は
極めて効率が悪く、シかも不完全なものであると言える
。
極めて効率が悪く、シかも不完全なものであると言える
。
本発明は上記の事情に鑑みてなされたもので、ＥＣＣ回
路が正常に動作するか否かを短時間にかつ全ての読み出
しデータ対について完全にチェ、りし得る半導体メモリ
における誤り検出訂正機能テスト回路を提供するもので
ある。
路が正常に動作するか否かを短時間にかつ全ての読み出
しデータ対について完全にチェ、りし得る半導体メモリ
における誤り検出訂正機能テスト回路を提供するもので
ある。
即ち、本発明は、半導体メモリに内蔵されたＥＣＣ回路
を第１の外部制御信号入力により非動作状態に設定制御
する回路と、上記ＥＣＣ回路の入力側で読み出しデータ
対のうち所定ビットを第２の外部制御信号入力により選
択して反転させる読み出しデータ反転回路とを具備する
ことを特徴とするものである。
を第１の外部制御信号入力により非動作状態に設定制御
する回路と、上記ＥＣＣ回路の入力側で読み出しデータ
対のうち所定ビットを第２の外部制御信号入力により選
択して反転させる読み出しデータ反転回路とを具備する
ことを特徴とするものである。
これによりて、外部制御信号入力によシ簡単に読み出し
データ対にピット誤りの状態を擬似的に作り出すことが
可能になｐ、Ｅｃｃ回路自体が正常に動作するか否かを
短時間にかつ全ての読み出しデータ対について完全にテ
ストすることができる。
データ対にピット誤りの状態を擬似的に作り出すことが
可能になｐ、Ｅｃｃ回路自体が正常に動作するか否かを
短時間にかつ全ての読み出しデータ対について完全にテ
ストすることができる。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。図面は−・−ドエラー救済を主目的としてＥＣＣ回
路を内蔵したマスクＲＯＭ （読出し専用メモリ）の一
部を示しており、データ用メモリセル群（図示せず）か
ら読み出されたたとえば４ピ、トのデータビットＤｏ−
Ｄ、は各対応して読み出しデータ反転回路１（たとえば
排他的オア回路１゜〜１３）に入力する。この排他的オ
ア回路１ｏ〜１３の各出力（データビットＤｏ＝Ｄａ）
はノぐリティビット用メモリセル群（図示せず）から読
み出されるたとえば３ビットの／やりティビットｐｏ
％Ｐ、 と共に１ピ、ト誤り検出回路２に入力する。
る。図面は−・−ドエラー救済を主目的としてＥＣＣ回
路を内蔵したマスクＲＯＭ （読出し専用メモリ）の一
部を示しており、データ用メモリセル群（図示せず）か
ら読み出されたたとえば４ピ、トのデータビットＤｏ−
Ｄ、は各対応して読み出しデータ反転回路１（たとえば
排他的オア回路１゜〜１３）に入力する。この排他的オ
ア回路１ｏ〜１３の各出力（データビットＤｏ＝Ｄａ）
はノぐリティビット用メモリセル群（図示せず）から読
み出されるたとえば３ビットの／やりティビットｐｏ
％Ｐ、 と共に１ピ、ト誤り検出回路２に入力する。
この１ピット誤り検出回路２は、前記データビット入力
とパリティビット入力とを所定の符号語（たとえばハミ
ングコード）と児でデータビット中にエビットの誤りが
ある場合を検出するものである。
とパリティビット入力とを所定の符号語（たとえばハミ
ングコード）と児でデータビット中にエビットの誤りが
ある場合を検出するものである。
そして、誤りピット指摘回路３は上記ｌビット誤り検出
回路２の検出出力を受けてデータビ。
回路２の検出出力を受けてデータビ。
トＤｏ〜Ｄ３中のどの１ビットが誤りているかを検出し
て誤りピット指摘出力を１ビット誤り訂正回路４へ与え
るものである。この１ピ、ト誤９訂正回路４には前記排
他的オア回路１ｏ〜１３の各出力データビットＤ、〜Ｄ
３が入力し、ここではデータビットＤｏ〜Ｄ３が前記誤
クビット指摘出力により指摘されかい場合にはそのまま
通過し、誤りピット指摘出力により指摘された場合には
指摘された１ピ、トが反転（訂正）されて出力するが残
りのデータビットはそのまま通過するようになっている
。即ち、上記１ピ、ト誤り訂正回路４は、たとえば４個
の排他的オア回路の各一方の入力としてデータビットを
、各他方の入力として対応する誤りピット指摘出力を与
えることで実現可能であり、４ピツトのデータ出力は出
力バッファ（図示すず）へ送られる。上記１ピツト誤り
検出回路２、誤りビット指摘回路３．１ビット誤り訂正
回路は、１ビット誤り検出訂正用のＥＣ＠路５を構成し
ている。６は上記ＥＣＣ回路５を非動作状態に設定制御
するためのＥＣＣ機能無効制御信号発生回路であシ、ウ
ェハー上に形成されるノｆツドあるいはメモリチップ上
のノ４ッドあるいはこれに接続されたメモリ集積回路の
外部ピンである制御端子２に外部からＥＣＣ機能無効制
御信号（通常の制御信号レベルでもよく高電圧レベルで
もよい。）が必要に応じて与えられたときに、これを検
出して所定レベルのＥＣＣ機能無効制御信号を発、生し
てたとえば前記誤９ビット指摘回路３に与えてその動作
を禁止させるものである。
て誤りピット指摘出力を１ビット誤り訂正回路４へ与え
るものである。この１ピ、ト誤９訂正回路４には前記排
他的オア回路１ｏ〜１３の各出力データビットＤ、〜Ｄ
３が入力し、ここではデータビットＤｏ〜Ｄ３が前記誤
クビット指摘出力により指摘されかい場合にはそのまま
通過し、誤りピット指摘出力により指摘された場合には
指摘された１ピ、トが反転（訂正）されて出力するが残
りのデータビットはそのまま通過するようになっている
。即ち、上記１ピ、ト誤り訂正回路４は、たとえば４個
の排他的オア回路の各一方の入力としてデータビットを
、各他方の入力として対応する誤りピット指摘出力を与
えることで実現可能であり、４ピツトのデータ出力は出
力バッファ（図示すず）へ送られる。上記１ピツト誤り
検出回路２、誤りビット指摘回路３．１ビット誤り訂正
回路は、１ビット誤り検出訂正用のＥＣ＠路５を構成し
ている。６は上記ＥＣＣ回路５を非動作状態に設定制御
するためのＥＣＣ機能無効制御信号発生回路であシ、ウ
ェハー上に形成されるノｆツドあるいはメモリチップ上
のノ４ッドあるいはこれに接続されたメモリ集積回路の
外部ピンである制御端子２に外部からＥＣＣ機能無効制
御信号（通常の制御信号レベルでもよく高電圧レベルで
もよい。）が必要に応じて与えられたときに、これを検
出して所定レベルのＥＣＣ機能無効制御信号を発、生し
てたとえば前記誤９ビット指摘回路３に与えてその動作
を禁止させるものである。
一方、８は読み出しデータ反転信号発生回路であり、デ
ータビット数に対応した数の制御端子（ウェハー上に形
成される・母ツドあるいはメモリチップ上の）４ ｙド
あるいはこれに接続されたメモリ集積回路の外部ピン）
９ｏ〜９３のどれか１つに外部から読み出しデータ反転
制御信号（通常の制御信号レベルでもよく高電圧レベル
でもよい、）が必要に応じて与えられたときに、これを
検出して所定レベルのデータ反転制御信号を発生して前
記排他的オア回路１０〜１３のうちの１つに与えるもの
である。
ータビット数に対応した数の制御端子（ウェハー上に形
成される・母ツドあるいはメモリチップ上の）４ ｙド
あるいはこれに接続されたメモリ集積回路の外部ピン）
９ｏ〜９３のどれか１つに外部から読み出しデータ反転
制御信号（通常の制御信号レベルでもよく高電圧レベル
でもよい、）が必要に応じて与えられたときに、これを
検出して所定レベルのデータ反転制御信号を発生して前
記排他的オア回路１０〜１３のうちの１つに与えるもの
である。
なお、前記ＥＣＣ機能無効信号発生回路６および読み出
しデータ反転信号発生回路８は、それぞれたとえばレベ
ル変換用のインバータを２段用いて構成可能である。ま
た、制御端子７゜９０〜９ｓは前述した機能用として専
用のものを設けてもよいが、他の機能用のものを共用し
て制御信号のタイミングレベル等によシ機能を使い分け
るようにしてもよい。
しデータ反転信号発生回路８は、それぞれたとえばレベ
ル変換用のインバータを２段用いて構成可能である。ま
た、制御端子７゜９０〜９ｓは前述した機能用として専
用のものを設けてもよいが、他の機能用のものを共用し
て制御信号のタイミングレベル等によシ機能を使い分け
るようにしてもよい。
上記構成のマスクＲＯＭは、通常動作時には制御端子７
，９０〜９３が＠Ｏ”レベルであシ、ＥＣＣ回路５は動
作状態であシ、読み出しデータ反転回路１はデータ反転
を行なわない。
，９０〜９３が＠Ｏ”レベルであシ、ＥＣＣ回路５は動
作状態であシ、読み出しデータ反転回路１はデータ反転
を行なわない。
次に、上記ＲＯＭにおけるＦＣＣ回路自体が正常に動作
するか否かのテストをたとえば製造段階でのウエハーソ
ート時に行なう方法について説明する。先ず、制御端子
７に′１”レベルの制御信号を与えると、ＥＣＣ機能無
効制御信号発生回路６により誤りピ、ト指摘回路３が非
動作状態になる。この状態でデータ読み出しを行ない、
ＥＣＣ回路５による訂正がなくても正しいデータを読み
出せること（つまシ、ＥＣＣ回路以外の部分は正常に動
作すること）を確認する。次に、制御端子９０〜９３の
うち１個、たとえば９０に−１’レベルの制御信号を与
えると、読み出しデータ反転信号発生回路８により読み
出しデータビットＤ＠−’−Ｄａのうちり、ビットが排
他的オア回路１ｏで反転され、擬似的に１ピツト誤りの
状態が作り出されたことになる。次に、前記制御端子７
の１１ルベル入力を取シ去ると、ＥＣＣ回路５が動作状
態になるので％ ＥＣＣ回路５が正常に動作する場合に
は前記誤ｐピットＤｏが１ビット誤り訂正回路４によシ
正しく訂正され、正しいデータピッ）Ｄ、％Ｄ３が出力
する。もし、ＥＣＣ回路５が正常に動作しない場合には
、誤りたデータビットＤｏ”””ｏｓが出力する。
するか否かのテストをたとえば製造段階でのウエハーソ
ート時に行なう方法について説明する。先ず、制御端子
７に′１”レベルの制御信号を与えると、ＥＣＣ機能無
効制御信号発生回路６により誤りピ、ト指摘回路３が非
動作状態になる。この状態でデータ読み出しを行ない、
ＥＣＣ回路５による訂正がなくても正しいデータを読み
出せること（つまシ、ＥＣＣ回路以外の部分は正常に動
作すること）を確認する。次に、制御端子９０〜９３の
うち１個、たとえば９０に−１’レベルの制御信号を与
えると、読み出しデータ反転信号発生回路８により読み
出しデータビットＤ＠−’−Ｄａのうちり、ビットが排
他的オア回路１ｏで反転され、擬似的に１ピツト誤りの
状態が作り出されたことになる。次に、前記制御端子７
の１１ルベル入力を取シ去ると、ＥＣＣ回路５が動作状
態になるので％ ＥＣＣ回路５が正常に動作する場合に
は前記誤ｐピットＤｏが１ビット誤り訂正回路４によシ
正しく訂正され、正しいデータピッ）Ｄ、％Ｄ３が出力
する。もし、ＥＣＣ回路５が正常に動作しない場合には
、誤りたデータビットＤｏ”””ｏｓが出力する。
したがって、アドレスを変えて全ての読み出しデータ対
を順次読み出すと共にそれぞれの読み出しデータ対にお
ける各データピッ）Ｄｏ〜Ｄ３について順番に前述した
ように誤りを生じさせたのちＥＣＣ回路５を動作状態に
して出力データが正しく訂正されているか否かをチェ、
りすることによシ、ＥＣＣ回路５の機能テストを全ての
読み出しデータ対について完全にかつ短時間に行なうこ
とができる。
を順次読み出すと共にそれぞれの読み出しデータ対にお
ける各データピッ）Ｄｏ〜Ｄ３について順番に前述した
ように誤りを生じさせたのちＥＣＣ回路５を動作状態に
して出力データが正しく訂正されているか否かをチェ、
りすることによシ、ＥＣＣ回路５の機能テストを全ての
読み出しデータ対について完全にかつ短時間に行なうこ
とができる。
上記構成のマスクＲＯＭによれば、第１の外部制御信号
入力によｔ） Ｆ、ＣＣ回路５を非動作状態に設定制御
する手段および第２の外部制御信号入力によりＥＣＣ回
路５の入力側で読み出しデータ対のうちの所望の１ピ、
トを選択して反転させる手段を備えたので、前述したよ
うな方法によシ１ピ、ト誤りの状態を擬似的に作り出す
ことができ、ＥＣＣ回路自体が正常に動作するか否かの
テストを短時間でかつ全ての読み出しデータ対について
完全に行なうことが可能になる。
入力によｔ） Ｆ、ＣＣ回路５を非動作状態に設定制御
する手段および第２の外部制御信号入力によりＥＣＣ回
路５の入力側で読み出しデータ対のうちの所望の１ピ、
トを選択して反転させる手段を備えたので、前述したよ
うな方法によシ１ピ、ト誤りの状態を擬似的に作り出す
ことができ、ＥＣＣ回路自体が正常に動作するか否かの
テストを短時間でかつ全ての読み出しデータ対について
完全に行なうことが可能になる。
なお、本発明はＲＯＭに限らず書き込み／読み出し可能
なメモリにＥＣＣ回路を内蔵する場合にも適用可能であ
る。
なメモリにＥＣＣ回路を内蔵する場合にも適用可能であ
る。
上述したように本発明の半導体メモリにおけるＥＣＣ機
能テスト回路によれば、外部制御信号入力によシ簡単に
読み出しデータ対にピット誤り状態を擬似的に作シ出す
ことが可能になるので、ＥＣＣ回路自体が正常に動作す
るか否かを短時間にかつ全ての読み出しデータ対につい
て完全くテストすることができる。
能テスト回路によれば、外部制御信号入力によシ簡単に
読み出しデータ対にピット誤り状態を擬似的に作シ出す
ことが可能になるので、ＥＣＣ回路自体が正常に動作す
るか否かを短時間にかつ全ての読み出しデータ対につい
て完全くテストすることができる。
図面は本発明の一実施例に係るマスクＲＯＭにおけるＥ
ＣＣ機能テスト回路を示す構成説明図である。 １・・・読み出しデータ反転信号発生回路、５・・・Ｅ
ＣＣ回路、６・・・ＥＣＣ機能無効制御信号発生回路、
７．９０〜９３・・・制御端子、８・・・読み出しデー
タ反転信号発生回路。
ＣＣ機能テスト回路を示す構成説明図である。 １・・・読み出しデータ反転信号発生回路、５・・・Ｅ
ＣＣ回路、６・・・ＥＣＣ機能無効制御信号発生回路、
７．９０〜９３・・・制御端子、８・・・読み出しデー
タ反転信号発生回路。
Claims (2)
- （１）半導体メモリに内蔵された誤り検出訂正回路を第
１の外部制御信号入力により非動作状態に設定制御する
回路と、上記誤り検出訂正回路の入力側で読み出しデー
タ対のうちの所定ビットを第２の外部制御信号入力によ
り選択して反転させる読み出しデータ反転回路とを具備
してなることを特徴とする半導体メモリにおける誤り検
出訂正機能テスト回路。 - （２）前記誤り検出訂正回路は読み出しデータ対のうち
のデータの１ビット誤りを検出するものであり、前記読
み出しデータ反転回路は上記読み出しデータ対のうちの
所望の１ビットを反転させることを特徴とする前記特許
請求の範囲第１項記載の半導体メモリにおける誤り検出
訂正機能テスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60066872A JPS61226853A (ja) | 1985-03-30 | 1985-03-30 | 半導体メモリにおける誤り検出訂正機能テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60066872A JPS61226853A (ja) | 1985-03-30 | 1985-03-30 | 半導体メモリにおける誤り検出訂正機能テスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61226853A true JPS61226853A (ja) | 1986-10-08 |
Family
ID=13328387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60066872A Pending JPS61226853A (ja) | 1985-03-30 | 1985-03-30 | 半導体メモリにおける誤り検出訂正機能テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61226853A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011521397A (ja) * | 2008-05-16 | 2011-07-21 | フュージョン−アイオー・インコーポレーテッド | 故障したデータ記憶機構を検出し、置き換えるための装置、システム及び方法 |
| JP4834721B2 (ja) * | 2006-02-24 | 2011-12-14 | 富士通株式会社 | メモリ制御装置およびメモリ制御方法 |
| US9306599B2 (en) | 2009-05-18 | 2016-04-05 | Intelligent Intellectual Property Holdings 2 Llc | Apparatus, system, and method for reconfiguring an array of storage elements |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5294744A (en) * | 1976-02-04 | 1977-08-09 | Hitachi Ltd | Diagnosis system for error detection and correction circuits |
| JPS5384654A (en) * | 1976-12-30 | 1978-07-26 | Fujitsu Ltd | Error correction circuit having test function |
| JPS5425637A (en) * | 1977-07-29 | 1979-02-26 | Fujitsu Ltd | Memory unit |
-
1985
- 1985-03-30 JP JP60066872A patent/JPS61226853A/ja active Pending
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| JP2011521397A (ja) * | 2008-05-16 | 2011-07-21 | フュージョン−アイオー・インコーポレーテッド | 故障したデータ記憶機構を検出し、置き換えるための装置、システム及び方法 |
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