JPS6121654A - Communication controller - Google Patents
Communication controllerInfo
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- JPS6121654A JPS6121654A JP59143039A JP14303984A JPS6121654A JP S6121654 A JPS6121654 A JP S6121654A JP 59143039 A JP59143039 A JP 59143039A JP 14303984 A JP14303984 A JP 14303984A JP S6121654 A JPS6121654 A JP S6121654A
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- Japan
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- packet
- section
- main memory
- control section
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- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L13/00—Details of the apparatus or circuits covered by groups H04L15/00 or H04L17/00
Abstract
Description
【発明の詳細な説明】
〔技術分野〕
本発明はパケット交換システムに於ける網と端末の間の
データ伝送制御を行う通信制御装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field] The present invention relates to a communication control device that controls data transmission between a network and a terminal in a packet switching system.
従来この棟の通信制御装置は第1図に示すように、パケ
ットレベル及びそれ以上のレベルの処理を行なうプロセ
ッサ部1と、リンクレベルの処理を行なうリンクレベル
制御部2(二より構成され、プロセッサ部1はプロセッ
サユニット6とメインメモリ4で構成され、リンクレベ
ル制御部2はメモリアクセス制御部5、マイクロコント
ローラ6及び回線制御部7により構成されている。As shown in Figure 1, the conventional communication control equipment in this building consists of a processor unit 1 that performs processing at the packet level and higher levels, and a link level control unit 2 that performs link level processing. The section 1 is composed of a processor unit 6 and a main memory 4, and the link level control section 2 is composed of a memory access control section 5, a microcontroller 6, and a line control section 7.
上記構成の動作を説明すると、まずプロセッサ部1から
リンクレベル制御部2のコントロールは、メインメモリ
4内にチャネルコマンドを設定し、リンクレベル制御部
2がメインメモリ4からチャネルコマンドを読取ること
により行なわれる。リンクレベル制御部2とプロセッサ
部1間の送受信データの転送は、リンクレベル制御部2
がチャネルコマンドに従かいメインメモリ4にアクセス
することにより行なわれる。以上については既に公知の
ものであるので、より詳細な説明は省略する。To explain the operation of the above configuration, first, the processor section 1 controls the link level control section 2 by setting a channel command in the main memory 4 and having the link level control section 2 read the channel command from the main memory 4. It will be done. Transmission and reception data between the link level control unit 2 and the processor unit 1 is transferred by the link level control unit 2.
is performed by accessing the main memory 4 in accordance with the channel command. Since the above is already known, a more detailed explanation will be omitted.
リンクレベル制御部2がこれらの機能を実現する(二は
、チャネルコマンドの読取り、解釈、送受信アドレスの
算出、コマンド終了の監視等が必要であるが、これらは
マイクロコントローラ6のソフトウェアζ二より実現さ
れる。なおメモリアクセス制御部5は、マイクロコント
ローラ6からのメモリアクセス指示に従がい、メインメ
モリ4への書込/読出しを行なうための回路である。The link level control unit 2 realizes these functions (secondly, it is necessary to read and interpret channel commands, calculate sending and receiving addresses, monitor command completion, etc., but these are realized by the software ζ2 of the microcontroller 6. Note that the memory access control section 5 is a circuit for writing/reading into/from the main memory 4 in accordance with memory access instructions from the microcontroller 6.
この様な構成のためマイクロコントローラ6の処理能力
がリンクレベル制御部2の最大処理能力を制限すること
となっていた。特(二回線側で短かいフレームが連続送
受される場合、並びにチャネルコマンドが短かいバッフ
ァをチェインデータでつなげるととな指示している場合
は、マイクロコントローラ6は回線制御部7との送受デ
ータの送受、リンクレベルプロトコル制御、送受データ
のメインメモリへの書込み/続出し、及びメインメモリ
4からのチャネルコマンドの読出しをオーバラン、アン
ダーランが発生しないように実行しなければならず、最
悪の条件では回線速度64−Kbps程度が限界であっ
た。Due to this configuration, the processing capacity of the microcontroller 6 limits the maximum processing capacity of the link level control section 2. Especially (when short frames are continuously sent and received on the second line side, and when the channel command instructs to connect short buffers with chain data, the microcontroller 6 transmits and receives data to and from the line control unit 7. transmission and reception, link level protocol control, writing/continuation of transmission/reception data to main memory, and reading of channel commands from main memory 4 must be executed to avoid overruns and underruns, and under the worst conditions. The line speed was limited to about 64-Kbps.
本発明の目的は、上記従来例の欠点C二鑑み、処理能力
を向上した通信制御装置を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a communication control device with improved processing capacity in view of the drawbacks C of the conventional example described above.
本発明は、上記目的を達成するため1:、パケット交換
システムの端末と網の間のデータ伝送制御を行う通信制
御装置(二おいて、パケットレベル以上のレベルの処理
を行うプロセッサ部と、リンクレベルの処理を行うマイ
クロコントローラを有するリンクレベル制御部と、パケ
ットが所定のレベル以上の情報を含むか否かを判断する
パケットレベルヘッダー解釈部と、前記所定レベル未満
のパケットを一時記憶する記憶部を含むことを特徴とす
る。In order to achieve the above objects, the present invention provides (1) a communication control device that controls data transmission between a terminal of a packet switching system and a network (2) a processor section that performs processing at a level higher than the packet level, and a link a link level control section having a microcontroller that performs level processing; a packet level header interpretation section that determines whether a packet contains information at a predetermined level or higher; and a storage section that temporarily stores packets below the predetermined level. It is characterized by including.
以下図面を参照して本発明の詳細な説明する。 The present invention will be described in detail below with reference to the drawings.
第2図は本発明の一実施例を示す通信制御装置のブロッ
ク図であり、第1図と同じ構成要素には同じ参照番号を
附しである。FIG. 2 is a block diagram of a communication control device showing an embodiment of the present invention, and the same components as in FIG. 1 are given the same reference numbers.
この装置は、プロセッサ部1と、リンクレベル制御部2
aと、メモリアクセス制御部5と、ノ(ケットレペルヘ
ツダー解釈部8と、ヘッダ一時記憶部9より構成されて
いる。プロセッサ1はプロセッサユニット6とメインメ
モリ4より構成され、リンクレベル制御部2aはマイク
ロコントローラ6と回線制御部7より構成されている。This device includes a processor section 1 and a link level control section 2.
a, a memory access control section 5, a header interpretation section 8, and a header temporary storage section 9.The processor 1 is composed of a processor unit 6 and a main memory 4, and a link level control section. 2a is composed of a microcontroller 6 and a line control section 7.
上記構成(二おいて、リンクレベル制御部2aのマイク
ロコントローラ6は、メモリアクセス制御部5を介して
プロセッサ部1のメインメモリ4上のチャネルコマンド
を読取り、リンクレベルプロトコルに従かいフレームの
送受信を行なう。回線制御部7の機能は、第1図のそれ
と同様である。In the above configuration (2), the microcontroller 6 of the link level control unit 2a reads the channel command on the main memory 4 of the processor unit 1 via the memory access control unit 5, and transmits and receives frames according to the link level protocol. The function of the line control section 7 is the same as that in FIG.
次いでマイクロコントローラ6は、受信情報フレームを
パケットレベルへラダー解釈部8へ送る。The microcontroller 6 then sends the received information frame to the ladder interpreter 8 at the packet level.
パケットレベルへラダー解釈部8では、パケットヘッダ
一部のパターンにより、そのパケットが所定のレベル以
上の情報を含むか否か判断する。この所定のレベル以上
の情報を含むパケットは高い優先度でメインメモリ4ヘ
メモリアクセス制御部5を介して送られ、一方所定のレ
ベル以上の情報を含まないパケットは低い優先度でメイ
ンメモリ4へ送られる。該パケットをメインメモリ4へ
送られるまで一時的に記憶するのがヘッダ一時記憶部9
である。The packet-level ladder interpreter 8 determines whether the packet contains information at a predetermined level or higher based on the pattern of a part of the packet header. Packets containing information above the predetermined level are sent to the main memory 4 with a high priority via the memory access control unit 5, while packets that do not contain information above the predetermined level are sent to the main memory 4 with a low priority. Sent. The header temporary storage section 9 temporarily stores the packet until it is sent to the main memory 4.
It is.
以上により所定のレベル以上の情報を含まない短かいパ
ケットが連続して到着しても、オーバランの可能性は小
さくなるので回線の高速化に対応しつるようになる。As described above, even if short packets that do not contain information of a predetermined level or higher arrive in succession, the possibility of overrun is reduced, making it possible to cope with higher speed lines.
本発明は以上説明したように、受信側のオーバラン確率
が減少し、回線の高速化(二対処しうる効果がある。As explained above, the present invention has the effects of reducing the overrun probability on the receiving side and increasing the speed of the line.
第1図は従来の通信制御装置のブロック図、第2図は本
発明の一実施例のブロック図である。
1・・・プロセッサ部
2a・・・リンクレベル制御部
6・・・マイクロコントローラ
8・・・パケットレベルへラダー解釈部9・・・ヘッダ
一時記憶部FIG. 1 is a block diagram of a conventional communication control device, and FIG. 2 is a block diagram of an embodiment of the present invention. 1... Processor section 2a... Link level control section 6... Microcontroller 8... Ladder interpretation section to packet level 9... Header temporary storage section
Claims (1)
を行う通信制御装置において、 パケットレベル以上のレベルの処理を行うプロセッサ部
と、 リンクレベルの処理を行うマイクロコントローラを有す
るリンクレベル制御部と、 パケットが所定のレベル以上の情報を含むか否かを判断
するパケットレベルヘッダー解釈部と、前記所定レベル
未満のパケットを一時記憶する記憶部を含むことを特徴
とする通信制御装置。[Scope of claims] A communication control device that controls data transmission between a terminal and a network in a packet switching system, comprising: a processor unit that performs processing at a level higher than the packet level; and a microcontroller that performs link level processing. A communication control device comprising: a level control unit; a packet level header interpretation unit that determines whether a packet contains information at a predetermined level or higher; and a storage unit that temporarily stores packets below the predetermined level. .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59143039A JPS6121654A (en) | 1984-07-10 | 1984-07-10 | Communication controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59143039A JPS6121654A (en) | 1984-07-10 | 1984-07-10 | Communication controller |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6121654A true JPS6121654A (en) | 1986-01-30 |
Family
ID=15329481
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59143039A Pending JPS6121654A (en) | 1984-07-10 | 1984-07-10 | Communication controller |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6121654A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2673797A1 (en) * | 1991-02-27 | 1992-09-11 | Rca Licensing Corp | VIDEO SIGNAL PROCESSING SYSTEM IN PARTICULAR FOR HIGH DEFINITION TELEVISION. |
-
1984
- 1984-07-10 JP JP59143039A patent/JPS6121654A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2673797A1 (en) * | 1991-02-27 | 1992-09-11 | Rca Licensing Corp | VIDEO SIGNAL PROCESSING SYSTEM IN PARTICULAR FOR HIGH DEFINITION TELEVISION. |
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