JPS61211746A - Program executing control system - Google Patents
Program executing control systemInfo
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- JPS61211746A JPS61211746A JP60053704A JP5370485A JPS61211746A JP S61211746 A JPS61211746 A JP S61211746A JP 60053704 A JP60053704 A JP 60053704A JP 5370485 A JP5370485 A JP 5370485A JP S61211746 A JPS61211746 A JP S61211746A
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- JP
- Japan
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- instruction
- stop
- instruction code
- address
- circuit
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Abstract
Description
【発明の詳細な説明】
〔概要〕
プログラム中の特定の命令コード実行時に計算機を停止
させる機能を設け、システムの保守やデバッグを容易に
する。[Detailed Description of the Invention] [Summary] A function is provided to stop a computer when a specific instruction code in a program is executed, thereby facilitating system maintenance and debugging.
本発明は、計算機システムにおけるプログラムの実行制
御方式に関するものであり、特にプログラム中の特定の
命令コード位置で実行停止を行う制御方式に関する。The present invention relates to a program execution control method in a computer system, and particularly to a control method for stopping execution at a specific instruction code position in a program.
最近の計算機システムの多くは、プログラム実行中に発
生した障害の診断やプログラム開発の際のデバッグを容
易にするため、実行中のプログラムの特定のインストラ
クションアドレスあるいはオペランドアドレスでＣＰＵ
を停止させるアドレスストップ機能をそなえている。In many recent computer systems, in order to facilitate diagnosis of failures that occur during program execution and debugging during program development, the CPU is
It has an address stop function that stops the operation.
第２図は、このような轡能をもつ従来のアドレスストッ
プ回路の１例を示したものである。図において、２１は
ストップさせたいインストラクションアドレスあるいは
オペランドアドレスを指定するストップアドレス設定ス
イッチ、２２はインストラクションアドレスストソブモ
ードかオペランドアドレスストップモードかを指定する
モード設定スイッチ、２３はストップアドレス検出動作
を制御するアドレスストップ制御回路、２４は実行命令
のインストラクションアドレスかオペランドアドレスか
を選択するアドレスセレクタ、２５は論理アドレスレジ
スタ、２６は比較回路、２７はＣＰＵ停止回路を表して
いる。FIG. 2 shows an example of a conventional address stop circuit having such functionality. In the figure, 21 is a stop address setting switch for specifying the instruction address or operand address to be stopped, 22 is a mode setting switch for specifying instruction address submode or operand address stop mode, and 23 is for controlling the stop address detection operation. An address stop control circuit, 24 an address selector for selecting an instruction address or an operand address of an execution instruction, 25 a logical address register, 26 a comparison circuit, and 27 a CPU stop circuit.
ストップアドレス設定スイッチ２】およびモード設定ス
イッチ２２は、操作卓上に設けられた専用のスイッチで
あるが、データスイッチやＳＵＰを利用して入力するこ
とも可能である。The stop address setting switch 2] and the mode setting switch 22 are dedicated switches provided on the operation desk, but they can also be input using a data switch or SUP.
アドレスストップ制御回路２３は、モード設定スイッチ
２２に設定されたモードが、インストラクションアドレ
スストップモードであるかオペランドアドレスストップ
モードであるかにしたがって、論理アドレスレジスタ２
５の比較タイミングを串盲卸する。The address stop control circuit 23 controls the logical address register 2 according to whether the mode set in the mode setting switch 22 is an instruction address stop mode or an operand address stop mode.
5. Compare the timing of the comparison.
たとえば、インストラクションアドレスストップモード
の場合は、論理アドレスレジスタ２５にインストラクシ
ョンアドレス、すなわち命令フェッチアドレスが設定さ
れたときにのみ、比較回路２６がストップアドレス設定
スイッチ２１のアドレスと比較するように制御する。For example, in the instruction address stop mode, the comparison circuit 26 is controlled to compare with the address of the stop address setting switch 21 only when an instruction address, that is, an instruction fetch address is set in the logical address register 25.
比較回路２６は、ストップアドレス設定スイッチ２１の
アドレスと論理アドレスレジスタ２５のアドレスとが一
致したことを検出すると、ＣＰＵ停止回路２７を起動し
、ＣＰＵ動作を停止させる。When the comparison circuit 26 detects that the address of the stop address setting switch 21 and the address of the logical address register 25 match, it activates the CPU stop circuit 27 to stop the CPU operation.
このようにして、プログラム中の任意のインストラクシ
ョンアドレス、あるいはオペランドアドレスを指定して
ＣＰＵの実行動作を停止させることができる。In this way, the execution operation of the CPU can be stopped by specifying any instruction address or operand address in the program.
従来は、計算機システムの動作あるいはプログラムの実
行を監視する手段として、上記したようなアドレススト
、プ機能が主に利用されていた。Conventionally, the above-mentioned address stop function has been mainly used as a means for monitoring the operation of a computer system or the execution of a program.
しかし、ある種の計算機システムあるいはプログラムに
は、使用頻度が極く少ない特殊な命令を用いるものがあ
り、しかも、そのような特殊な命令を実行したときに障
害が発生ずることがある。However, some computer systems or programs use special instructions that are rarely used, and failures may occur when such special instructions are executed.
このような場合、従来はプログラム中の命令を解析し、
目的の命令を探し出して、そのフェッチアドレスにより
インストラクションアドレスストップをかける方法がと
られていた。しかし、このための作業には、かなりの労
力と時間が必要とされていた。In such cases, conventionally the instructions in the program are analyzed and
The method used was to find the target instruction and apply an instruction address stop using the fetch address. However, this work required considerable effort and time.
本発明は、計算機に命令コード比較によるｃｐＵの実行
停止機能を従来のアドレスストップ機能と並行して設け
るものである。The present invention provides a computer with a CPU execution stop function based on instruction code comparison in parallel with the conventional address stop function.
そのため、命令実行を停止すべき命令の命令コードを設
定する手段と、この設定された命令コードと実行中の命
令の命令コードとを比較する手段と、比較の結果一致が
検出されたときに、命令アドレスおよび使用レジスタの
情報を保持し、ＣＰＵの動作を停止させる手段とが付加
的に設けられる。Therefore, a means for setting an instruction code of an instruction whose instruction execution should be stopped, a means for comparing the set instruction code with the instruction code of the instruction being executed, and when a match is detected as a result of the comparison, Means for holding information on instruction addresses and used registers and for stopping the operation of the CPU is additionally provided.
命令コードス１−ツブモードが設定されたとき。 Instruction code 1 - When Tsubu mode is set.
順次実行される命令の命令コードと、設定された命令コ
ードとを比較し、一致した場合に、ＣＰＵの実行を停止
させる。The instruction code of the sequentially executed instructions is compared with the set instruction code, and if they match, the execution of the CPU is stopped.
第１図は本発明の１実施例のアドレスストップ回路の構
成図である。図において、１はストップアドレス設定ス
イッチ、２はモード設定スイッチ。FIG. 1 is a block diagram of an address stop circuit according to an embodiment of the present invention. In the figure, 1 is a stop address setting switch, and 2 is a mode setting switch.
３はストップ制御回路、４はセレクタ、５は論理アドレ
スレジスタ、６はアドレス比較回路、７はＣＰＵ停止回
路、８はストップ命令コード設定スイッチ、８ａは命令
コード、８ｂは修飾ビット。3 is a stop control circuit, 4 is a selector, 5 is a logical address register, 6 is an address comparison circuit, 7 is a CPU stop circuit, 8 is a stop instruction code setting switch, 8a is an instruction code, and 8b is a modification bit.
９は命令コード比較回路、１０はレジスタ保持回路を表
している。9 represents an instruction code comparison circuit, and 10 represents a register holding circuit.
モード設定スイッチ２には、インストラクションアドレ
スストップか、オペランドアドレスか。Mode setting switch 2 is set to instruction address stop or operand address.
命令コードストップかのいずれかのモードを設定する。Sets the instruction code stop mode.
設定するモードに応じて、ストップアドレス設定スイッ
チ１あるいはストップ命令コード設定スイッチ８にそれ
ぞれアドレスあるいは命令コードを設定する。命令コー
ドの場合には、命令コード８ａとともに修飾ビット８ｂ
も一緒に設定する。Depending on the mode to be set, an address or an instruction code is set in the stop address setting switch 1 or the stop instruction code setting switch 8, respectively. In the case of an instruction code, the instruction code 8a and the modification bit 8b
Also set.
以上の設定は、全てマニュアル操作で行われる。All of the above settings are performed manually.
各設定スイッチは操作卓上に設けられるが、必ずしも専
用のスイッチである必要はない。またＳｖＣからのコマ
ンドによる設定も可能であり、その場合には、設定スイ
ッチの代わりにレジスタが設けられている。Each setting switch is provided on the operation desk, but it does not necessarily have to be a dedicated switch. Settings can also be made by commands from SvC, in which case a register is provided instead of a setting switch.
ストップ制御回路３は、設定されたモードにしたがって
、アドレス比較回路６あるいは命令コード比較回路９そ
の他の動作タイミングを制御する。The stop control circuit 3 controls the operation timing of the address comparison circuit 6, instruction code comparison circuit 9, and other components according to the set mode.
アドレスストップモードの場合の１ないし７の回路要素
の動作は、第２図に示した従来例の２１ないし２７の回
路要素の動作と同じであるので。The operations of circuit elements 1 to 7 in the address stop mode are the same as the operations of circuit elements 21 to 27 in the conventional example shown in FIG.
ここでは説明を省略する。The explanation will be omitted here.
命令コードストップモードの場合には、命令コード比較
回路９は、命令が実行されるごとに、命令コード設定ス
イッチ８の内容と、ＣＰＵ内の命令し、ジスタ（図示省
略）から取り出した命令コードおよび修飾ビットとを比
較し、一致が得られたときにのみ、レジスタ保持回路１
０を起動する。In the case of the instruction code stop mode, the instruction code comparison circuit 9 compares the contents of the instruction code setting switch 8, the instruction code in the CPU, and the instruction code retrieved from the register (not shown) every time an instruction is executed. Register holding circuit 1 only when a match is obtained.
Start 0.
レジスタ保持回路１０は、命令コード比較回路９によっ
て起動されたとき、命令の論理アドレスおよび命令が使
用したレジスタの内容を一時的に保持し１次にＣＰＵ停
止回路７を起動して、 ｃｐＵ動作を停止させる。When activated by the instruction code comparison circuit 9, the register holding circuit 10 temporarily holds the logical address of the instruction and the contents of the register used by the instruction, and first activates the CPU stop circuit 7 to start the cpU operation. make it stop.
本発明によれば、障害発生時の状況から障害発生に関連
する命令の種類をおおよそ推測可能な場合にその命令位
置の探索を確実容易に行うことができる。またプログラ
ム中の特定命令を変更する必要がある場合についても同
様である。According to the present invention, when the type of instruction related to the occurrence of a failure can be approximately estimated from the situation at the time of occurrence of the failure, the location of the instruction can be reliably and easily searched. The same applies when it is necessary to change a specific instruction in a program.
このように、アドレスを用いずに命令コードのみでプロ
グラムの停止位置を指定できるため、保守やデバッグ作
業の効率化が図られ、また信頼性を向上させることがで
きる。In this way, it is possible to specify the stop position of the program using only the instruction code without using an address, so maintenance and debugging work can be made more efficient, and reliability can be improved.
第１図は本発明の１実施例回路の構成図、第２図は従来
例回路の構成図である。
第１図において、１はストップアドレス設定スイッチ、
２はモード設定スイッチ、３はストップ制′ａ回路、４
はセレクタ、５は論理アドレスレジスタ、６はアドレス
比較回路、７はＣＰＵ停止回路、８はストップ命令コー
ド設定スイッチ、９は命令コード比較回路、１０はレジ
スタ保持回路を示す。FIG. 1 is a block diagram of a circuit according to an embodiment of the present invention, and FIG. 2 is a block diagram of a conventional circuit. In Fig. 1, 1 is a stop address setting switch;
2 is a mode setting switch, 3 is a stop control 'a circuit, 4 is
5 is a selector, 5 is a logical address register, 6 is an address comparison circuit, 7 is a CPU stop circuit, 8 is a stop instruction code setting switch, 9 is an instruction code comparison circuit, and 10 is a register holding circuit.
Claims (1)
コードを任意に設定可能な入力手段と、プログラム中の
順次実行される命令の命令コードと上記入力手段中に設
定されている命令コードとを比較し、一致を検出する比
較手段とをそなえ、比較の結果一致が検出されたとき、
命令のアドレスおよび使用レジスタの情報を保持し、Ｃ
ＰＵの動作を停止させることを特徴とするプログラム実
行制御方式。In a computer system, an input means that can arbitrarily set the instruction code of an instruction whose execution should be stopped is used, and an instruction code of instructions to be executed sequentially in a program is compared with the instruction code set in the input means. , a comparison means for detecting a match, and when a match is detected as a result of the comparison,
Holds information on the instruction address and registers used, and
A program execution control method characterized by stopping the operation of a PU.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60053704A JPS61211746A (en) | 1985-03-18 | 1985-03-18 | Program executing control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60053704A JPS61211746A (en) | 1985-03-18 | 1985-03-18 | Program executing control system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61211746A true JPS61211746A (en) | 1986-09-19 |
Family
ID=12950215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60053704A Pending JPS61211746A (en) | 1985-03-18 | 1985-03-18 | Program executing control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61211746A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05100905A (en) * | 1991-05-13 | 1993-04-23 | Internatl Business Mach Corp <Ibm> | System having hardware support break-point function and method of providing said function |
| JP2000132424A (en) * | 1998-06-19 | 2000-05-12 | Lucent Technol Inc | Software instrumentation method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55119755A (en) * | 1979-03-09 | 1980-09-13 | Yokogawa Hokushin Electric Corp | Processor providing test instruction function |
| JPS57203161A (en) * | 1981-06-08 | 1982-12-13 | Toshiba Corp | One-chip microcomputer |
-
1985
- 1985-03-18 JP JP60053704A patent/JPS61211746A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS55119755A (en) * | 1979-03-09 | 1980-09-13 | Yokogawa Hokushin Electric Corp | Processor providing test instruction function |
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