JPS61174851A - バス制御方式 - Google Patents
バス制御方式Info
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- JPS61174851A JPS61174851A JP1442485A JP1442485A JPS61174851A JP S61174851 A JPS61174851 A JP S61174851A JP 1442485 A JP1442485 A JP 1442485A JP 1442485 A JP1442485 A JP 1442485A JP S61174851 A JPS61174851 A JP S61174851A
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- transmission
- bus
- processing device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は複数の処理装置をデータバスを介して相互に接
続したバス構成において、そのデータ転送効率の向上を
図り得るバス制御方式に関する。
続したバス構成において、そのデータ転送効率の向上を
図り得るバス制御方式に関する。
（発明の技術的背景とその問題点〕
ＬＳＩ技術の発展に伴い、演算処理部や入出力制御部等
からなる高性能な処理装置（プロセッサ）が種々開発さ
れている。そこで従来より、これらの処理装置を多数個
用いて、処理能力の高いシステムを構築することが考え
られている。この場合、上記複数の処理装置を如何に結
合し、またその結合部を介する上記処理装置間でのデー
タ転送を如何に高速に行うかが、システムの処理能力の
向上を図る上での大きな課題となっている。
からなる高性能な処理装置（プロセッサ）が種々開発さ
れている。そこで従来より、これらの処理装置を多数個
用いて、処理能力の高いシステムを構築することが考え
られている。この場合、上記複数の処理装置を如何に結
合し、またその結合部を介する上記処理装置間でのデー
タ転送を如何に高速に行うかが、システムの処理能力の
向上を図る上での大きな課題となっている。
しかして、複数の処理装置を結合する方式の１つに、バ
ス方式がある。このバス方式は、基本的には第４図に示
すように複数の処理装置１ａ、 ｌｂ。
ス方式がある。このバス方式は、基本的には第４図に示
すように複数の処理装置１ａ、 ｌｂ。
ＩＣ，〜１ｎをデータバス２を介して相互に接続し、バ
ス制御装置３の制御の下で互いに情報を交換しながらデ
ータ送信側の処理装置とデータ受信側の処理装置とをそ
れぞれ選定し、しかるのち上記処理装置間で前記データ
バス２を介してデータ転送するものである。
ス制御装置３の制御の下で互いに情報を交換しながらデ
ータ送信側の処理装置とデータ受信側の処理装置とをそ
れぞれ選定し、しかるのち上記処理装置間で前記データ
バス２を介してデータ転送するものである。
即ち上記バス制御装置３は、
第１７エーズ；データ送信処理装置の選定第２フェーズ
；データ受信処理装置の選定第３７エーズ；データ転送 からなる３つのフェーズを以て、データ転送に関与する
処理装置を選定し、その処理装置間のデータ転送を制御
している。ところが実際のデータ転送に利用される時間
は上記第３７エーズのみであり、前記第１および第２フ
エーズは上記データ転送を準備する為の時間として必要
なだけである。
；データ受信処理装置の選定第３７エーズ；データ転送 からなる３つのフェーズを以て、データ転送に関与する
処理装置を選定し、その処理装置間のデータ転送を制御
している。ところが実際のデータ転送に利用される時間
は上記第３７エーズのみであり、前記第１および第２フ
エーズは上記データ転送を準備する為の時間として必要
なだけである。
この時間がデータ転送上のオーバーヘッドとなり、デー
タバス２の利用効率の低下を招来している。
タバス２の利用効率の低下を招来している。
また前記データバス２上のデータ転送速度が速くなる程
、上記オーバーヘッドが占める割合いが大きくなり、デ
ータ転送効率の低下を招くと云う不具合があった。
、上記オーバーヘッドが占める割合いが大きくなり、デ
ータ転送効率の低下を招くと云う不具合があった。
即ち、第５図および第６図に従来の代表的なバス方式の
具体的なシステム構成を示すように、複数の処理装置１
ａ、 １ｂ、 Ｉｃ、〜１ｎとバス制御装置３とは、デ
ータバス２を介して相互に結合されると共に、幾つかの
制御線４，５．６等を介して結合される。
具体的なシステム構成を示すように、複数の処理装置１
ａ、 １ｂ、 Ｉｃ、〜１ｎとバス制御装置３とは、デ
ータバス２を介して相互に結合されると共に、幾つかの
制御線４，５．６等を介して結合される。
第５図に示すシステムは、成る処理装置から制御線４を
介してデータ転送要求が発せられたとき、データバス２
の空を確認して制＠装置３が出力するバス使用許可信号
を、前記処理装置１ａ、 １ｂ、 １ｃ。
介してデータ転送要求が発せられたとき、データバス２
の空を確認して制＠装置３が出力するバス使用許可信号
を、前記処理装置１ａ、 １ｂ、 １ｃ。
〜１ｎ間にデージ−チェーン方式で接続された制御線５
を介してその上位側の処理装置ｉ１ａから下位側の処理
装置１ｎに向けて順に転送するようにしでいる。そして
前記データ転送要求を発した処理装置が上記バス使用許
可信号を受信したとき、そのバス使用許可信号の下位側
への転送を停止し、該バス使用許可信号を保持してデー
タバス２の使用権を確保し、これによってデータ送信処
理装置の選定を行ついる。
を介してその上位側の処理装置ｉ１ａから下位側の処理
装置１ｎに向けて順に転送するようにしでいる。そして
前記データ転送要求を発した処理装置が上記バス使用許
可信号を受信したとき、そのバス使用許可信号の下位側
への転送を停止し、該バス使用許可信号を保持してデー
タバス２の使用権を確保し、これによってデータ送信処
理装置の選定を行ついる。
しかる後、データバス２の使用権を確保した処理装置か
ら、データバス２を介してデータ転送先の処理装置を指
定する為の情報を出力し、この情報によってデータ受信
側の処理装置を選定した後、これらの選定された処理装
置間でデータ転送を開鉾するようにしている。
ら、データバス２を介してデータ転送先の処理装置を指
定する為の情報を出力し、この情報によってデータ受信
側の処理装置を選定した後、これらの選定された処理装
置間でデータ転送を開鉾するようにしている。
また第６図に示すシステムは、制御装置３から発せられ
る同期クロックに従って、データ転送要求を持つ処理装
置から、例えば装置番号等を制御Ｊ７に１ビットづつ出
力し、制御線７上でワイヤードアンド処理されたデータ
と自己の出力データとを照合しながらデータ送信処理装
置を選定するようにしたものである。即ち、データ転送
要求を持つ複数の処理装置が、例えば第７図に示すよう
な装置番号Ａ １．Ａ ２．Ａ ３．Ａ ４を１ビット
づつ出力したとき、各処理装置において上記制御線７上
でワイヤードアンドされたデータと、自己が出力したデ
ータとを１ビットづつ照合し、そのデータビットが不一
致のとき、次のタイミングからデータの出力を停止して
バス使用要求を棄権するようにし、その全てのピットデ
ータが一致した処理装置がデータバス２の使用権を設定
するようにしたものである。
る同期クロックに従って、データ転送要求を持つ処理装
置から、例えば装置番号等を制御Ｊ７に１ビットづつ出
力し、制御線７上でワイヤードアンド処理されたデータ
と自己の出力データとを照合しながらデータ送信処理装
置を選定するようにしたものである。即ち、データ転送
要求を持つ複数の処理装置が、例えば第７図に示すよう
な装置番号Ａ １．Ａ ２．Ａ ３．Ａ ４を１ビット
づつ出力したとき、各処理装置において上記制御線７上
でワイヤードアンドされたデータと、自己が出力したデ
ータとを１ビットづつ照合し、そのデータビットが不一
致のとき、次のタイミングからデータの出力を停止して
バス使用要求を棄権するようにし、その全てのピットデ
ータが一致した処理装置がデータバス２の使用権を設定
するようにしたものである。
このように従来のバス方式にあっては、データ転送の開
始に先立ってデータ送信側およびデータ受信側の処理装
置の選定作業が必要であり、これが上述したオーバーヘ
ッドとなっていた。
始に先立ってデータ送信側およびデータ受信側の処理装
置の選定作業が必要であり、これが上述したオーバーヘ
ッドとなっていた。
また第５図に示す方式にあっては、制御装置３に物理的
に近い上位側の処理装置が前記バス使用り可信号を優先
的に確保し易い為、複数の処理装、Ｉｌａ、 １ｂ、
１０．〜１ｎ間でデータバス２の利用確率の不均衡が生
じると云う不具合があった。また第６図に示すバス方式
にあっては、上記装置番号Ａ １．Ａ ２．Ａ ３．Ａ
４、、−によって各処理装置１ａ、 １ｂ。
に近い上位側の処理装置が前記バス使用り可信号を優先
的に確保し易い為、複数の処理装、Ｉｌａ、 １ｂ、
１０．〜１ｎ間でデータバス２の利用確率の不均衡が生
じると云う不具合があった。また第６図に示すバス方式
にあっては、上記装置番号Ａ １．Ａ ２．Ａ ３．Ａ
４、、−によって各処理装置１ａ、 １ｂ。
１Ｃ２〜１０のバス使用権の優先順位が設定されてしま
うと云う問題があった。
うと云う問題があった。
本発明はこのような事情を考慮してなされたもので、そ
の目的とするところは、データ転送時のオーバヘッドを
なくし、複数の処理装置に均等にデータバス使用権を設
定して効率の良いデータ転送を可能とするバス制陣方式
を提供することにある。
の目的とするところは、データ転送時のオーバヘッドを
なくし、複数の処理装置に均等にデータバス使用権を設
定して効率の良いデータ転送を可能とするバス制陣方式
を提供することにある。
（発明の概要〕
本発明は、複数のデータをワイヤードアンド処理する機
能を備え、複数の処理装置にそれぞれ対応して設けられ
た複数のデータバスを介して上記少数の処理装置を相互
に接続してバスシステムを構成し、上記各処理装置では
データ送信先の処理装置に対応したデータバスを選択し
、バス制＠部からの同期クロックに従って上記選択デー
タバスに送信データを１ピントづつ送出するようにし、
同時にその送出データビットと前記選択データバス上の
ワイヤードアンド処理されたデータビットとを照合して
、例えば送出データビットと選択データバス上のデータ
ビットとが一致したとき次の同期クロックで前記送信デ
ータの次のデータビットを送出し、上記データビットが
不一致のとき次の周期クロック以降における送信データ
の送出を停止するようにして上記送信データの送出を制
御するようにしたものである。
能を備え、複数の処理装置にそれぞれ対応して設けられ
た複数のデータバスを介して上記少数の処理装置を相互
に接続してバスシステムを構成し、上記各処理装置では
データ送信先の処理装置に対応したデータバスを選択し
、バス制＠部からの同期クロックに従って上記選択デー
タバスに送信データを１ピントづつ送出するようにし、
同時にその送出データビットと前記選択データバス上の
ワイヤードアンド処理されたデータビットとを照合して
、例えば送出データビットと選択データバス上のデータ
ビットとが一致したとき次の同期クロックで前記送信デ
ータの次のデータビットを送出し、上記データビットが
不一致のとき次の周期クロック以降における送信データ
の送出を停止するようにして上記送信データの送出を制
御するようにしたものである。
かくして本発明によれば、各処理装置に対応したデータ
バスの選択自体によってデータ受信側の処理装置を選定
することができる。しかも各処理装置が上記選択したデ
ータバスにデータビットを次々に送出する動作そのもの
に、該データバスを介してデータ転送する処理装置を選
定する機能を持たせることが可能となる。従って従来の
バス方式で見られたようなオーバーヘッドが全く無くな
り、データ転送効率の向上を図ることが可能となる。
バスの選択自体によってデータ受信側の処理装置を選定
することができる。しかも各処理装置が上記選択したデ
ータバスにデータビットを次々に送出する動作そのもの
に、該データバスを介してデータ転送する処理装置を選
定する機能を持たせることが可能となる。従って従来の
バス方式で見られたようなオーバーヘッドが全く無くな
り、データ転送効率の向上を図ることが可能となる。
また上述したデータ送信側の処理装置の選定は、送信デ
ータに依存して決定される為、各処理装置間のデータバ
ス利用の優先順位は平均的に平等であると云える。
ータに依存して決定される為、各処理装置間のデータバ
ス利用の優先順位は平均的に平等であると云える。
しかも処理装置に対応してデータバスが設けられている
ので、これらのデータバスの数だけ並列的な同時データ
転送が可能となる。また上記各データバスは、それぞれ
１ビットの幅を持てば良いので、そのバス構造が従来に
比較して複雑化することもない等の実用上多大なる効果
が奏せられる。
ので、これらのデータバスの数だけ並列的な同時データ
転送が可能となる。また上記各データバスは、それぞれ
１ビットの幅を持てば良いので、そのバス構造が従来に
比較して複雑化することもない等の実用上多大なる効果
が奏せられる。
以下、図面を参照して本発明の実施例につき説明する。
第１図は実施例に係るバス構造を示すもので、第２図は
処理装置におけるデータ送信制御部の構成を示す図であ
る。
処理装置におけるデータ送信制御部の構成を示す図であ
る。
複数の処理装置１ａ、 １ｂ、 １ｃ、〜１ｎは、各処
理装置１ａ、 ｉｂ、 １ｃ、〜１ｎにそれぞれ対応し
たデータバス２ａ、 ２ｂ、 ２ｃ、 〜２ｎ、および
制御線８，９を介して相互に接続されている。データバ
ス２ａ、 ２ｂ、 ２ｃ。
理装置１ａ、 ｉｂ、 １ｃ、〜１ｎにそれぞれ対応し
たデータバス２ａ、 ２ｂ、 ２ｃ、 〜２ｎ、および
制御線８，９を介して相互に接続されている。データバ
ス２ａ、 ２ｂ、 ２ｃ。
〜２ｎは、例えばそのデータ線をハイ（Ｈ）レベルにプ
ルアップする等してワイヤードアンド機能を持たせた各
１ビットのデータ線からなる。従ってデータバス２ａ、
２ｂ、 ２ｃ、〜２ｎは、そこに出力された送出デー
タの全てがＨレベルのときにのみＨレベルとなり、送出
データの１つでもロー（Ｌ）レベルであった場合には、
Ｌレベルとなるようになつでいる。そして、各データバ
ス２ａ、 ２ｂ、 ２ｃ、〜２ｎは、対応する処理装置
のデータ受信制御部に接続され、それ以外の処理装置の
データ送信制卸部にそれぞれ接続されている。
ルアップする等してワイヤードアンド機能を持たせた各
１ビットのデータ線からなる。従ってデータバス２ａ、
２ｂ、 ２ｃ、〜２ｎは、そこに出力された送出デー
タの全てがＨレベルのときにのみＨレベルとなり、送出
データの１つでもロー（Ｌ）レベルであった場合には、
Ｌレベルとなるようになつでいる。そして、各データバ
ス２ａ、 ２ｂ、 ２ｃ、〜２ｎは、対応する処理装置
のデータ受信制御部に接続され、それ以外の処理装置の
データ送信制卸部にそれぞれ接続されている。
また上記制御線８．９はバス制御１１装置３からの、例
えば第３図に示されるような同期クロックφ１゜φ２を
前記各処理装置１ａ、 １ｂ、 １ｃ、〜１ｎに供給し
て、その動作を制御するものである。上記同期クロック
φ１はデータ転送の基本単位を規定するものであり、同
期クロックφ２は上記データ転送の基本単位のビットタ
イミングを規定するものである。例えば上記データ転送
の基本単位（１語）が８ビットで構成される場合、同期
クロックφ２は同期クロックφ１の１周期に８パルスの
信号として与えられる。
えば第３図に示されるような同期クロックφ１゜φ２を
前記各処理装置１ａ、 １ｂ、 １ｃ、〜１ｎに供給し
て、その動作を制御するものである。上記同期クロック
φ１はデータ転送の基本単位を規定するものであり、同
期クロックφ２は上記データ転送の基本単位のビットタ
イミングを規定するものである。例えば上記データ転送
の基本単位（１語）が８ビットで構成される場合、同期
クロックφ２は同期クロックφ１の１周期に８パルスの
信号として与えられる。
しかして、各処理装置１ａ、 １ｂ、 １ｃ、〜１ｎに
おけるデータ送信制園部は、前記データバス２ａ、 ２
ｂ。
おけるデータ送信制園部は、前記データバス２ａ、 ２
ｂ。
２ｃ、〜２ｎに接続されたデマルチプレクサ１１および
マルチブレンサ１２、送信データを格納するシフトレジ
スタ１３を主体として構成される。
マルチブレンサ１２、送信データを格納するシフトレジ
スタ１３を主体として構成される。
シフトレジスタ１３は、図示しないホストコンピュータ
等の処理装置本体から与えられるロード信号ＬＤをアン
ド回路１４を介して入力し、前記同期クロックφ１に同
期して上記処理装置本体から与えられる送信データを格
納している。そして、シフトレジスタ１３は格納した送
信データを前記同期クロックφ２に同期して１ビットづ
つ出力し、その出力データビットを循環的に再書込みし
ている。
等の処理装置本体から与えられるロード信号ＬＤをアン
ド回路１４を介して入力し、前記同期クロックφ１に同
期して上記処理装置本体から与えられる送信データを格
納している。そして、シフトレジスタ１３は格納した送
信データを前記同期クロックφ２に同期して１ビットづ
つ出力し、その出力データビットを循環的に再書込みし
ている。
処理装置本体からの選択信号ＳＥＬによって、データ転
送先の処理装置に応じて選択動作される前記デマルチプ
レクサ１１は、上記シフトレジスタ１３から同期クロッ
クφ２に同期して１ビットづつ出力されるビットデータ
をオア回路１５を介して入力し、これを上記選択指定さ
れたデータバスに出力している。この選択指定されるデ
ータバスは上記データ転送先の処理装置に対応したもの
であることは云うまでもない。
送先の処理装置に応じて選択動作される前記デマルチプ
レクサ１１は、上記シフトレジスタ１３から同期クロッ
クφ２に同期して１ビットづつ出力されるビットデータ
をオア回路１５を介して入力し、これを上記選択指定さ
れたデータバスに出力している。この選択指定されるデ
ータバスは上記データ転送先の処理装置に対応したもの
であることは云うまでもない。
しかしてマルチプレクサ１２は、上記デマルチプレクサ
１１が選択指定したデータバス上のデータを選択的に入
力している。このデータバス上のデータは前述してワイ
ヤードアンド機能によって、他の処理装置から出力され
たデータとアンド処理されたものとなっている。しかし
て、マルチプレクサ１２を介して入力された上記データ
バス上のデータは排他的オア回路１６に入力され、前記
オア回路１５を介してデータバス上に送出されたデータ
ビットと照合されている。この照合によって、そのビッ
トデータが不一致のとき、排他的オア回路１６の出力が
アンド回路１７を介して前記同期クロックφ２に同期し
てフリップフロップ１８に与えられ、フリップフロップ
１８がセットされる。このフリップフロップ１８は前記
同期クロックφ１によってリセットされ、そのＱ出力を
Ｌレベルとして前記オア回路１５をゲート開成し、上記
データネ一致時にセットされて上記Ｑ出力をＨレベルと
して前記オア回路１５をゲート閉成している。
１１が選択指定したデータバス上のデータを選択的に入
力している。このデータバス上のデータは前述してワイ
ヤードアンド機能によって、他の処理装置から出力され
たデータとアンド処理されたものとなっている。しかし
て、マルチプレクサ１２を介して入力された上記データ
バス上のデータは排他的オア回路１６に入力され、前記
オア回路１５を介してデータバス上に送出されたデータ
ビットと照合されている。この照合によって、そのビッ
トデータが不一致のとき、排他的オア回路１６の出力が
アンド回路１７を介して前記同期クロックφ２に同期し
てフリップフロップ１８に与えられ、フリップフロップ
１８がセットされる。このフリップフロップ１８は前記
同期クロックφ１によってリセットされ、そのＱ出力を
Ｌレベルとして前記オア回路１５をゲート開成し、上記
データネ一致時にセットされて上記Ｑ出力をＨレベルと
して前記オア回路１５をゲート閉成している。
このようなフリップフロップ１８の制御を受けて、前記
オア回路１５はそのデータ送信時にシフトレジスタ１３
の出力を前記デマルチプレクサ１１に供給し、その送出
ビットデータがデータバス上のデータと異なった場合に
は、オア回路１５の出力を強制的にＨレベルとして前記
シフトレジスタ１３からの出力の通過を阻止している。
オア回路１５はそのデータ送信時にシフトレジスタ１３
の出力を前記デマルチプレクサ１１に供給し、その送出
ビットデータがデータバス上のデータと異なった場合に
は、オア回路１５の出力を強制的にＨレベルとして前記
シフトレジスタ１３からの出力の通過を阻止している。
このような構成のデータ送出制御部の動作により、デー
タ転送対象外の処理＠置に対応するデータバスは常時Ｈ
レベルに保たれ、データ転送先の処理装置に対応したデ
ータバスには同期りＯツクφ２に同期して送信データが
１ビットづつ送出されている。そして、前記データバス
に送出されたデータビットが前記ワイヤードアンド機能
によって、送出データビットと異なった場合には、前記
オア回路１５のゲート閉成によってデータバスへの送信
データの出力が阻止され、そのデータバスがルベルに保
たれることになる。
タ転送対象外の処理＠置に対応するデータバスは常時Ｈ
レベルに保たれ、データ転送先の処理装置に対応したデ
ータバスには同期りＯツクφ２に同期して送信データが
１ビットづつ送出されている。そして、前記データバス
に送出されたデータビットが前記ワイヤードアンド機能
によって、送出データビットと異なった場合には、前記
オア回路１５のゲート閉成によってデータバスへの送信
データの出力が阻止され、そのデータバスがルベルに保
たれることになる。
かくしてこのように構成されたシステムにおいで、複数
の処理装置が成る１つの処理装置に対してデータ転送し
ようとする場合、上記複数の処理装置はデータ転送先に
対応した共通のデータバスを選択し、そのデータバスに
前記同期クロックφ１．φ２に同期して同時にデータ転
送を開始する。
の処理装置が成る１つの処理装置に対してデータ転送し
ようとする場合、上記複数の処理装置はデータ転送先に
対応した共通のデータバスを選択し、そのデータバスに
前記同期クロックφ１．φ２に同期して同時にデータ転
送を開始する。
ところが上記各処理装置が同時にデータ転送しようとす
るデータが全て同じであることは極めて希であり、確率
的に殆んどないと云える。従って前述のように送信デー
タの１ビットづつの送出制御を行った場合、成るビット
タイミングで各処理装置からの送出ビットデータの異な
りが必ず生じる。
るデータが全て同じであることは極めて希であり、確率
的に殆んどないと云える。従って前述のように送信デー
タの１ビットづつの送出制御を行った場合、成るビット
タイミングで各処理装置からの送出ビットデータの異な
りが必ず生じる。
しかしてデータバスは、前述したように各処理装置かに
出力されるデータをワイヤードアンド処理しており、そ
の送出データの１つでもＬレベルである場合、Ｌレベル
の値をとる。この結果、成るピットタンミングでデータ
バス上のデータと、自己送出データビットとが異なる処
理装置が出現 ・し、前記排他的オア回路１６が作用し
てそのデータの異なりを検出した処理装置からの送信デ
ータの送出が、次のビットタイミングから停止されるこ
とになる。
出力されるデータをワイヤードアンド処理しており、そ
の送出データの１つでもＬレベルである場合、Ｌレベル
の値をとる。この結果、成るピットタンミングでデータ
バス上のデータと、自己送出データビットとが異なる処
理装置が出現 ・し、前記排他的オア回路１６が作用し
てそのデータの異なりを検出した処理装置からの送信デ
ータの送出が、次のビットタイミングから停止されるこ
とになる。
このようにして、ビットデータの異なりを検出した処理
装置が次々とデータ送出を停止し、成る１つの処理装置
のみが送信データの全てのデータビットの送出を完了す
ることになる。この送信デ−タの転送に成功する処理装
置は、その送信データ内容によって決定される。つまり
データビットの異なりが生じた時点で、その送出ビット
データがＨレベルのものから順にデータ送出を停止する
ことになる。
装置が次々とデータ送出を停止し、成る１つの処理装置
のみが送信データの全てのデータビットの送出を完了す
ることになる。この送信デ−タの転送に成功する処理装
置は、その送信データ内容によって決定される。つまり
データビットの異なりが生じた時点で、その送出ビット
データがＨレベルのものから順にデータ送出を停止する
ことになる。
以上のように本方式によれば、各処理装置からのデータ
送出を行いながら、その送出データの異なりを利用して
データ送信側の処理装置を選定することができる。しか
もデータ受信側の処理装置の選定は、各処理装置に対応
したデータバスの選択によって行い得る。従って、従来
のようなオーバーヘッドが全くなく、データバス使用時
間の全てをデータ転送に用いることができる。故に効率
の良い、データ転送が可能となる。しかも、データ送信
側の処理装置の選定が、その送信データ内容によって決
定される為、各処理装置のデータバス使用権を平均的に
平等に設定することができる。
送出を行いながら、その送出データの異なりを利用して
データ送信側の処理装置を選定することができる。しか
もデータ受信側の処理装置の選定は、各処理装置に対応
したデータバスの選択によって行い得る。従って、従来
のようなオーバーヘッドが全くなく、データバス使用時
間の全てをデータ転送に用いることができる。故に効率
の良い、データ転送が可能となる。しかも、データ送信
側の処理装置の選定が、その送信データ内容によって決
定される為、各処理装置のデータバス使用権を平均的に
平等に設定することができる。
また本方式によれば、処理装置にそれぞれ対応したデー
タバスを用いてデータ転送を行うので、データ転送先が
異なる場合には、複数のデータバスを並列的に用いて同
時に複数のデータ転送を実現できる等の効果が奏せられ
る。
タバスを用いてデータ転送を行うので、データ転送先が
異なる場合には、複数のデータバスを並列的に用いて同
時に複数のデータ転送を実現できる等の効果が奏せられ
る。
尚、本発明は上述した実施例に限定されるものではない
。例えばバス接続される処理装置の数や、データ転送の
基本単位長等はシステムの仕様に応じて定めれば良いも
のである。また、データバス上に送出するデータの論理
を反対にする場合には、データバスにワイヤードオア礪
能を持たせれば良く、この場合であってもハード的には
実施例と全く同様に実現できる。その他、本発明はその
要旨を逸脱しない範囲で種々変形して実施することがで
きる。
。例えばバス接続される処理装置の数や、データ転送の
基本単位長等はシステムの仕様に応じて定めれば良いも
のである。また、データバス上に送出するデータの論理
を反対にする場合には、データバスにワイヤードオア礪
能を持たせれば良く、この場合であってもハード的には
実施例と全く同様に実現できる。その他、本発明はその
要旨を逸脱しない範囲で種々変形して実施することがで
きる。
第１図は本発明の一実施例方式を適用したシステムのバ
ス構成を示す図、第２図は実施例における処理装置のデ
ータ送信制御部の構成図、第３図は同期クロックφ２．
φ２の関係を示す図、第４図乃至第６図は従来のバス方
式の構成を示す図、第７図は装置番号の例を示す図であ
る。 １ａ、 １ｂ、 Ｉｃ、 〜１ｎ・・・処理装置、２ａ
、 ２ｂ、 ２ｃ、 〜２ｎ・・・データバス、３・・
・バス制御装置、８，９・・・Ｉ１１＠Ｉｉ！（φ１．
φ２）、１１・・・デマルチプレクサ、１２・・・マル
チプレクサ、１３・・・シフトレジスタ、１４．１７・
・・アンド回路、１５・・・オア回路、１６・・・排他
的オア回路、１８・・・フリップフロップ。 出願人 工業技術院長 等々力 達 シ面のｊｐ３（内容に変更なし） 第 １ 図 第 ３ 図 φ、−一一一ロー φ２ −一−ｆＬ 手 続 補 正 −１（自イ ）昭和６０年３月
７日
ス構成を示す図、第２図は実施例における処理装置のデ
ータ送信制御部の構成図、第３図は同期クロックφ２．
φ２の関係を示す図、第４図乃至第６図は従来のバス方
式の構成を示す図、第７図は装置番号の例を示す図であ
る。 １ａ、 １ｂ、 Ｉｃ、 〜１ｎ・・・処理装置、２ａ
、 ２ｂ、 ２ｃ、 〜２ｎ・・・データバス、３・・
・バス制御装置、８，９・・・Ｉ１１＠Ｉｉ！（φ１．
φ２）、１１・・・デマルチプレクサ、１２・・・マル
チプレクサ、１３・・・シフトレジスタ、１４．１７・
・・アンド回路、１５・・・オア回路、１６・・・排他
的オア回路、１８・・・フリップフロップ。 出願人 工業技術院長 等々力 達 シ面のｊｐ３（内容に変更なし） 第 １ 図 第 ３ 図 φ、−一一一ロー φ２ −一−ｆＬ 手 続 補 正 −１（自イ ）昭和６０年３月
７日
Claims (2)
- （１）複数のデータをワイヤードアンド処理する機能を
備え、複数の処理装置にそれぞれ対応して設けられた複
数のデータバスを介して上記複数の処理装置を相互に接
続したバス構成を備え、上記各処理装置はデータ送信先
の処理装置に対応したデータバスを選択し、バス制御部
からの同期クロックに従って上記選択データバスに送信
データを１ビットづつ送出すると共に、その送出データ
ビットと前記選択データバス上のデータビットとを照合
して上記送信データの送出を制御してなることを特徴と
するバス制御方式。 - （２）送信データの送出制御は、送出データビットと選
択データバス上のデータビットとが一致したとき次の同
期クロックで前記送信データの次のデータビットを送出
し、上記データビットが不一致のとき次の同期クロック
以降における送信データの送出を停止するものである特
許請求の範囲第１項記載のバス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1442485A JPS61174851A (ja) | 1985-01-30 | 1985-01-30 | バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1442485A JPS61174851A (ja) | 1985-01-30 | 1985-01-30 | バス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61174851A true JPS61174851A (ja) | 1986-08-06 |
Family
ID=11860633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1442485A Pending JPS61174851A (ja) | 1985-01-30 | 1985-01-30 | バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61174851A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02135833A (ja) * | 1988-11-16 | 1990-05-24 | Hitachi Ltd | 複数チヤネルを有するネツトワークの伝送方式 |
| KR100315527B1 (ko) * | 1997-08-04 | 2002-01-15 | 칼 하인쯔 호르닝어 | 데이터버스 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS581394A (ja) * | 1981-02-20 | 1983-01-06 | ミシエル・ドボ−ル | 多重サ−ビスデジタルネツトワ−ク用時分割多重化交換網 |
| JPS58225756A (ja) * | 1982-06-24 | 1983-12-27 | Matsushita Electric Ind Co Ltd | 直列デ−タ通信装置 |
| JPS5980041A (ja) * | 1982-10-29 | 1984-05-09 | Natl Aerospace Lab | 航空機搭載用デイジタル多重化光結合制御装置 |
-
1985
- 1985-01-30 JP JP1442485A patent/JPS61174851A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS581394A (ja) * | 1981-02-20 | 1983-01-06 | ミシエル・ドボ−ル | 多重サ−ビスデジタルネツトワ−ク用時分割多重化交換網 |
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| JPS5980041A (ja) * | 1982-10-29 | 1984-05-09 | Natl Aerospace Lab | 航空機搭載用デイジタル多重化光結合制御装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02135833A (ja) * | 1988-11-16 | 1990-05-24 | Hitachi Ltd | 複数チヤネルを有するネツトワークの伝送方式 |
| JPH0695677B2 (ja) * | 1988-11-16 | 1994-11-24 | 株式会社日立製作所 | 複数チヤネルを有するネツトワークの伝送方式 |
| US5497370A (en) * | 1988-11-16 | 1996-03-05 | Hitachi, Ltd. | Network system |
| KR100315527B1 (ko) * | 1997-08-04 | 2002-01-15 | 칼 하인쯔 호르닝어 | 데이터버스 |
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