JPS61166668A - 多重プロセツサ制御方式 - Google Patents

多重プロセツサ制御方式

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JPS61166668A
JPS61166668A JP60008073A JP807385A JPS61166668A JP S61166668 A JPS61166668 A JP S61166668A JP 60008073 A JP60008073 A JP 60008073A JP 807385 A JP807385 A JP 807385A JP S61166668 A JPS61166668 A JP S61166668A
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JP
Japan
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processor
write
writing
memory
data
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JP60008073A
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Noboru Ita
板　昇
Shigeru Mitsugi
身次　茂
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Panafacom Ltd
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Panafacom Ltd
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/167—Interprocessor communication using a common memory, e.g. mailbox

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  • Computer Hardware Design (AREA)
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  • Physics & Mathematics (AREA)
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  • General Physics & Mathematics (AREA)
  • Multi Processors (AREA)
  • Storage Device Security (AREA)
  • Memory System (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、同一バスを使用する多重プロセッサ・システ
ムにおいて、通常は複数のプロセッサから共通メモリ又
はレジスタにライト（ＷＲＩＴＥ）でき、必要なタイミ
ング時に他方からのライト動作を禁止できるようにした
多重プロセッサ制御方式に関するものである。
〔従来技術と問題点〕
複数のプロセッサがメモリを共用する場合、他方のプロ
セッサによるメモリの書込みを一時的に禁止したい場合
がある。メモリの書込みを禁止する手段として記憶保護
コードによるものが知られているが、記憶保護コードに
よる方法は比較的に複雑であるという欠点を有している
。
〔発明の目的〕
本発明は、上記の考察に基づくものであって、他方のプ
ロセッサによる共用メモリ又はレジスタの書込みを簡単
な機構により一時的に禁止できるようにした多重プロセ
ッサ制御方式を提供することを目的としている。
〔目的を達成するための手段〕
そしてそのため本発明の多重プロセッサ制御方式は、複
数のプロセッサと、該複数のプロセッサによって共用さ
れる記憶手段と、複数のプロセッサのそれぞれに対応し
て設けられた書込許可フラグと、上記複数のプロセッサ
に対して上記記憶手段をアクセス出来る時間帯を定める
手段と、プロセッサからのリード／ライト信号と対応す
る書込み許可フラグとの論理演算出力を当該プロセッサ
に割当てられた時間帯において上記記憶手段の書込み制
御端子に供給する手段とを具備することを特徴とするも
のである。
〔発明の実施例〕
以下、本発明を図面を参照しつつ説明する。第１図は本
発明の１実施例のブロック図である。第１図において、
１−Ａと１−Ｂはマイクロプロセッサ、２はメモリ及び
レジスタ、３−Ａと３−Ｂはバス、４と５はマルチプレ
クサ、６は時分割バス、７−Ａと７−Ｂはリード／ライ
ト信号線、８はマルチプレクサ、９−Ａと９−Ｂはフリ
ップ・フロップ、１０はＮＡＮＤ回路をそれぞれ示して
いる。
マルチプレクサ４は第１時間帯（ｉ＝１．３゜５・・・
）ではバス３−Ａのデータを時分割バス６上に出力し、
第ｉ＋１時間帯ではバス３−Ｂのデータを時分割バス６
上に出力する。マルチプレクサ５は、第１時間帯ではり
一ド／ライト信号線７−Ａの信号を出力し、第ｉ＋１時
間帯ではり一ド／ライト信号線７−Ｂの信号を出力する
。同様に、マルチプレクサ８は、第１時間帯ではフリッ
プ・フロップ９−Ａの内容を出力し、第ｉ＋１時間帯で
はフリップ・フロップ９−Ｂの内容を出力する。
ＮＡＮＤ回路１０は、マルチプレクサ５．８の出力を入
力とし、その出力はメモリ及びレジスタ２の＊ＷＲＩＴ
Ｅ端子に入力される。＊　ＷＲＩＴＥ端子に入力された
信号が論理「０」であるときには、メモリ及びレジスタ
２へのデータの書込みが可能である。
ｉ２［１：１　［１ａｏＸａ＃ＩｏＯ（’ｌ＝Ｇ；Ｊ［
ｔａ　？、＝ｉ　　　＋ｌの図である。第２図（ａｌは
通常時の動作を示すものであって、通常時ではフリップ
・フロップ９−Ａ及び９−Ｂの値が共に論理「ｌ」であ
る。マイクロプロセッサ１−Ａ及び１−Ｂがメモリ及び
レジスタ２の書込み要求を出力すると、第１時間帯では
フリップ・フロップ９−Ａの出力がマルチプレクサ８か
ら出力され、マルチプレクサ５からはマイクロプロセッ
サｌ−Ａからのり−ド／ライト信号が出力され、＊　Ｗ
ＲＩＴＥ端子には論理ｒＯＪが入力され、マイクロプロ
セッサ１−Ａによるメモリ及びレジスタ２へのデータの
書込みが行われ、第ｉ＋１時間帯ではフリップ・フロッ
プ９−Ｂの出力がマルチプレクサ８から出力され、マル
チプレクサ５からはマイクロプロセッサ１−Ｂからのリ
ード／ライト信号が出力され、＊　ＷＲＩＴＥ端子には
論理「０」が入力され、マイクロプロセッサ１−Ｂによ
るメモリ及びレジスタ２へのデータの書込みが行われる
。
第２図（ｂ）はマイクロプロセッサ１−Ａからのメモリ
及びレジスタ２への書込みは許可され、マイクロプロセ
ッサ１−Ｂからのメモリ及びレジスタ２への書込みが禁
止されている状態を示している。
この場合はフリップ・フロップ９−Ａの値は論理「１」
であるが、フリップ・フロップ９−Ｂの値は論理ｒＯＪ
である。第１時間帯では＊ＷＲＩＴＥ端子には論理「Ｏ
」が入力されるので、マイクロプロセッサ１−Ａによる
書込みは可能であるが、第ｉ＋１時間帯では車１１ＲＩ
ＴＥ端子には論理「１」が入力されるので、マイクロプ
ロセッサ１−Ｂによる書込みは禁止される。
第２図（Ｃ）はマイクロプロセッサ１−Ａからのメモリ
及びレジスタ２への書込みは禁止され、マイクロプロセ
ッサ１−Ｂからのメモリ及びレジスタ２への書込みが許
可されている状態を示している。
この場合はフリップ・フロップ９−Ａの値は論理「０」
であり、フリップ・フロップ９−Ｂの値は論理「１」で
ある。第１時間帯では＊ＷＲＩＴＥ端子には論理「１」
が入力されるので、マイクロプロセッサ１−Ａによる書
込みは禁止されるが、第ｉ＋１時間帯では峠ＲＩＴＥ端
子には論理ｒＯＪが入力されるので、マイクロプロセッ
サ１−Ｂによる書込みは許可される。フリップ・フロッ
プ１−Ａ及び１−８の内容は任意の値に書き替えること
が出来る。
〔発明の効果〕
以上の説明から明らかなように、本発明によれば、成る
処理時間だけ他方のプロセッサによるメモリ又はレジス
タの書込みを禁止し、複数プロセッサ間のメモリ保護を
行うことができる。例えば２回アクセスしなれければ１
つのオペレーションを行えないようなＬＳＩを使用する
場合、このＬＳＩの動作時に他方のプロセッサからの書
込みアクセスを禁止することにより上記ＬＳＩの動作を
保証することが出来る。この動作保護は多重化プロセッ
サの同一時分割バス制御に不可欠な機能である。また、
ファームウェア・ローデング時における他方への通知フ
ラグとしても利用することが出来、且つローディングの
間のメモリ保護も行えるという利点もある。
【図面の簡単な説明】
第１図は本発明の１実施例のブロック図、第２図は第１
図の実施例の動作を説明するための図である。 １−Ａと１−Ｂ・・・マイクロプロセッサ、２・・・メ
モリ及びレジスタ、３−Ａと３−Ｂ・・・バス、４と５
・・・マルチプレクサ、６・・・時分割バス、７−Ａと
７−Ｂ・・・リード／ライト信号線、８・・・マルチプ
レクサ、９−Ａと９−Ｂ・・・フリップ・フロップ、１
０・・・ＮＡＮＤ回路。

Claims (1)

    【特許請求の範囲】
  1. 複数のプロセッサと、該複数のプロセッサによって共用
    される記憶手段と、複数のプロセッサのそれぞれに対応
    して設けられた書込許可フラグと、上記複数のプロセッ
    サに対して上記記憶手段をアクセス出来る時間帯を定め
    る手段と、プロセッサからのリード／ライト信号と対応
    する書込み許可フラグとの論理演算出力を当該プロセッ
    サに割当てられた時間帯において上記記憶手段の書込み
    制御端子に供給する手段とを具備することを特徴とする
    多重プロセッサ制御方式。
JP60008073A 1985-01-19 1985-01-19 多重プロセツサ制御方式 Granted JPS61166668A (ja)

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JP60008073A JPS61166668A (ja) 1985-01-19 1985-01-19 多重プロセツサ制御方式
US06/819,658 US4803618A (en) 1985-01-19 1986-01-17 Multiprocessor system having common memory

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JPS61166668A true JPS61166668A (ja) 1986-07-28
JPH0156419B2 JPH0156419B2 (ja) 1989-11-30

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