JPS6074856A - Frame synchronizing circuit - Google Patents
Frame synchronizing circuitInfo
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- JPS6074856A JPS6074856A JP58182591A JP18259183A JPS6074856A JP S6074856 A JPS6074856 A JP S6074856A JP 58182591 A JP58182591 A JP 58182591A JP 18259183 A JP18259183 A JP 18259183A JP S6074856 A JPS6074856 A JP S6074856A
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
Description
【発明の詳細な説明】 〔発明の属する分野〕 本発明は時分割多重通信方式のフレーム同期に関する。[Detailed description of the invention] [Field to which the invention pertains] The present invention relates to frame synchronization in a time division multiplex communication system.
特に、位相不確定性の存在する２相位相変復調方式を使
用する場合のフレーム同期回路の改良に関するものであ
る。In particular, the present invention relates to an improvement in a frame synchronization circuit when using a two-phase phase modulation/demodulation method in which phase uncertainty exists.
本発明の対象とする時分割多重通信方式は、１個（Ｄ
同期信号タイムスロットと、これに連続する複数のタイ
ムスロットとを１個のフレームとし、このフレームの複
数個からなりかつ前記同期信号とマルチフレーム同期信
号とを交互に割当てる時分割多重信号が、２相位相変復
調方式によシ伝送される方式である。There is one time division multiplex communication system (D
A synchronization signal time slot and a plurality of consecutive time slots are taken as one frame, and a time division multiplexed signal consisting of a plurality of frames and in which the synchronization signal and the multi-frame synchronization signal are alternately assigned is two. This is a method for transmitting data using phase modulation and demodulation.
本発明が対象とする時分割多重通信方式についてそのフ
レーム構成例を第１図に示す。１マルチフレ一ムＭＰ＃
ｉ′ｉ個から数百側程度のフレームＦから成シ、１フレ
ームＦは１ビツトの同期信号Ｆ′またはＭＰ’と、数ビ
ットから数十ビット程度の多重データＤとから構成され
る。フレーム同期信号Ｆ′とマルチフレーム同期信号Ｍ
Ｆ’は交互にフレームＦの先頭ビットに挿入され、１マ
ルチフレ一ムＭＦ中に含まれるフレーム同期ビットＦ’
トマルチフレーム同期ビットＭＰ’のビット数は同じで
ある。FIG. 1 shows an example of the frame structure of the time division multiplex communication system targeted by the present invention. 1 multi-frame MP#
It is composed of i'i to several hundred frames F, and one frame F is composed of a 1-bit synchronization signal F' or MP' and multiplexed data D of several bits to several tens of bits. Frame synchronization signal F' and multiframe synchronization signal M
F' is inserted alternately into the first bit of frame F, and is a frame synchronization bit F' included in one multi-frame MF.
The number of bits of the multi-frame synchronization bits MP' is the same.
フレーム同期信号Ｆ′は「０」または「１」に固定され
、マルチフレーム同期信号ＭＰ’ＦｉＩ−ｒルチフレー
ムＭＰ周期の特定パターンが用いられる。The frame synchronization signal F' is fixed to "0" or "1", and a specific pattern of the multiframe synchronization signal MP'FiI-r multiframe MP period is used.
このような信号に位相不確定性が存在する場合には、従
来方式では送信側でいわゆる差動符号化を行い、受信側
で差動復号化乞行って、その位相不確定性を除去してか
らフレーム同期を確立する方式が広く行われている。If there is phase uncertainty in such a signal, conventional methods perform so-called differential encoding on the transmitting side and perform differential decoding on the receiving side to remove the phase uncertainty. A widely used method is to establish frame synchronization from
第２図に従来例のフレーム同期回路を示す。これは受信
側に設けられる回路であって、２相位相復調された受信
信号は入力端子ｌから差動復号化回路２Ｖｃ入力されて
差動復号化され、出力信号として同期信号分離回路３に
入力される。１フレームのピット数ｇＮビットとすると
、同期信号分離回路３は、与えられた信号の中の２Ｎビ
ツト毎に入力信号乞取出し、これを同期制御回路４に与
える。FIG. 2 shows a conventional frame synchronization circuit. This is a circuit provided on the receiving side, and the received signal subjected to two-phase phase demodulation is inputted to the differential decoding circuit 2Vc from the input terminal l, differentially decoded, and inputted to the synchronization signal separation circuit 3 as an output signal. be done. Assuming that the number of pits in one frame is gN bits, the synchronization signal separation circuit 3 extracts an input signal every 2N bits from the applied signal and supplies it to the synchronization control circuit 4.
同期制御回路４はこの信号を入力してフレーム同期判定
およびｎ１ｌＪ御を行うもので、フレーム同期が確立し
ていない時は、同期分離回路３に対して、逆にシフトパ
ルスＳｔ出力する。同期信号分離回路３ではこのシフト
パルスＳを入力すると、これに従って出力信号を取出す
タイミングを１クロツクづつ遅らせる。同期制御回路４
では、フレーム同期が確立されたと判断すると、シフト
パルスＳの送出を止める。The synchronization control circuit 4 inputs this signal to perform frame synchronization determination and n1lJ control, and conversely outputs a shift pulse St to the synchronization separation circuit 3 when frame synchronization is not established. When the shift pulse S is inputted to the synchronization signal separation circuit 3, the timing at which the output signal is taken out is delayed by one clock in accordance with the shift pulse S. Synchronous control circuit 4
When it is determined that frame synchronization has been established, the transmission of the shift pulse S is stopped.
フレーム同期が確立すると、第１図に示したフレーム構
成より、同期分離回路３０入力信号の中のマルチフレー
ム同期信号の時間位置は明らかであるので、同期信号分
離回路３は、その入力信号の中からマルチフレーム同期
信号を取出し、これをゲート回路（エクスクルニシブオ
ア回路）５の一方の入力に与える。この他方の入力には
パターン発生回路６の出力信号が入力される。パターン
発生回路６はマルチフレーム同期信号と同一のパターン
を正しいクロックに従って発生する回路である。ゲート
回路５の出力は同期制御回路７に与えられる。Once frame synchronization is established, the time position of the multi-frame synchronization signal in the input signal to the synchronization separation circuit 30 is clear from the frame structure shown in FIG. A multi-frame synchronization signal is extracted from the multi-frame synchronization signal and applied to one input of a gate circuit (exclusive OR circuit) 5. The output signal of the pattern generation circuit 6 is input to this other input. The pattern generation circuit 6 is a circuit that generates the same pattern as the multi-frame synchronization signal according to the correct clock. The output of the gate circuit 5 is given to a synchronous control circuit 7.
同期制御回路７はマルチフレーム同期の判定および制御
を行うもので、マルチフレーム同期が確立していない時
はシフトパルスＳ７．−パターン発生回路６に対して出
力し、パターン発生回路６の出力信号ｙ！１′１クロッ
クづつ遅らせる。これによりゲート回路５の入力で両信
号のパターンが一致すると、同期制御回路７はマルチフ
レーム同期が確立したものと判断してシフトノ（ルスＳ
の送出を止める。また、同期制御回路７には同期制御回
路４からのフレーム同期状態信号が与えられるように構
成されこれが入力されない時はゲート回路５からの信号
を受付けず、マルチフレーム同期外れ状態になっている
。出力端子８からは差動復号化回路２の出力が送出され
る。The synchronization control circuit 7 determines and controls multi-frame synchronization, and when multi-frame synchronization is not established, shift pulses S7. - Output to the pattern generation circuit 6, and output signal y of the pattern generation circuit 6! 1' Delay by 1 clock. As a result, when the patterns of both signals match at the input of the gate circuit 5, the synchronization control circuit 7 determines that multi-frame synchronization has been established and shifts the shift signal (S).
stop sending. Further, the synchronization control circuit 7 is configured to be given a frame synchronization state signal from the synchronization control circuit 4, and when this is not input, it does not accept the signal from the gate circuit 5, and the multi-frame synchronization is out of state. The output of the differential decoding circuit 2 is sent out from the output terminal 8.
このように差動符号化および復号化を行って位相不確定
性を除去してからフレーム同期を確立する従来の方法は
、フレーム同期を確立することができるが以下に述べる
欠点がある。すなわち、差動復号化回路の入力信号のビ
ット誤り率をＰＡ１出力信号のビット誤り率をＰＢとす
ると、この間には
ＰＢ＝２ＰＡ（１−ＰＡ）
なる関係が成立する。一般に運用されている状態では、
ＰＡ〈１
であるから
ＰＢ＝２ＰＡ
である。これは差動復号化回路の入力信号に１ビツトの
誤りがあると、出力信号は２ビツト誤る仁とを示してい
る。すなわち差動符号化および復号化を行うと、誤シが
２倍に増加することを意味する。特に、この回路の後段
に誤り訂正回路？用いる場合には、１ビツトの誤シが２
ビツトの誤りに拡大されるので、その誤９訂正が不可能
になることが多くなって、誤シ訂正回路が機能しなくな
る。Although the conventional method of performing differential encoding and decoding to remove phase uncertainty and then establishing frame synchronization can establish frame synchronization, it has the following drawbacks. That is, if the bit error rate of the input signal of the differential decoding circuit is PA1, and the bit error rate of the output signal is PB, then the following relationship holds true: PB=2PA (1-PA). In general operation, PA<1, so PB=2PA. This shows that if there is a 1-bit error in the input signal of the differential decoding circuit, the output signal will have a 2-bit error. This means that performing differential encoding and decoding doubles the number of errors. In particular, is there an error correction circuit after this circuit? When used, a 1-bit error can result in 2
Since the error is expanded to a bit error, it is often impossible to correct the error, and the error correction circuit stops functioning.
本発明の目的は位相不確定性の存在する２相変復調力式
を使用した時分割多重通信方式において、誤りの拡大す
ることのないフレーム同期回路を提供することにある。An object of the present invention is to provide a frame synchronization circuit that does not increase errors in a time division multiplex communication system using a two-phase modulation/demodulation power formula in which phase uncertainty exists.
本発明の回路では、フレーム同期信号Ｆ”４「ＯＪまた
は「１」に固定し、差動検出によシフレーム同期を確立
した後に、受信フレーム同期信号の極性を監視して基準
位相を検出する。次に検出した基準位相により受信マル
チフレーム同期信号の位相不確定性を除去し、マルチフ
レーム同期を確立することを特徴とする。また、２相位
相復調回路において位相スリップによるデータの極性反
転が生じても同期を維持させるため、マルチフレーム同
期外れの検出にはフレーム同期と同様に差動検出を用い
る。さらに受信多重信号の位相不確定性除去は、受信フ
レーム同期信号の監視に加え、受信マルチフレーム同期
信号も監視して基準位相を検出して行うことを特徴とす
る。In the circuit of the present invention, after fixing the frame synchronization signal F"4 to OJ or "1" and establishing frame synchronization by differential detection, the polarity of the received frame synchronization signal is monitored to detect the reference phase. . Next, the phase uncertainty of the received multi-frame synchronization signal is removed using the detected reference phase, and multi-frame synchronization is established. Further, in order to maintain synchronization even if polarity reversal of data occurs due to phase slip in the two-phase phase demodulation circuit, differential detection is used in the same way as frame synchronization to detect multi-frame synchronization loss. Furthermore, the phase uncertainty removal of the received multiplexed signal is performed by monitoring the received multi-frame synchronization signal and detecting the reference phase in addition to monitoring the received frame synchronization signal.
第３図は本発明実施例回路構成図である。第３図におい
て第２図と同一の符号のブロックは同一の回路機能馨も
つものである。同期信号は従来と同様（第１図）であっ
て、フレーム同期信号Ｆ′はここでは「０」に固定され
、マルチフレーム同期信号ＭＩＩ”は１マルチフレ一ム
周期の特定パターンである。FIG. 3 is a circuit configuration diagram of an embodiment of the present invention. In FIG. 3, blocks with the same symbols as in FIG. 2 have the same circuit functions. The synchronization signals are the same as in the prior art (FIG. 1); the frame synchronization signal F' is fixed at "0" here, and the multiframe synchronization signal MII'' has a specific pattern of one multiframe period.
第３図に示すように本発明の回路では入力端子１に入力
される位相不確定性のある受信信号は差動復号化回路を
経由することカく直接に同期信号分離回路３に与えられ
る。この同期信号分離回路３は入力端子１から入力され
る位相不確定性の存在する受信信号の中の２Ｎビツト毎
の受信フレーム同期信号ＦＩＹ取出し、差動検出回路９
に与える。As shown in FIG. 3, in the circuit of the present invention, a received signal with phase uncertainty inputted to the input terminal 1 is directly applied to the synchronization signal separation circuit 3 without passing through the differential decoding circuit. This synchronization signal separation circuit 3 extracts the received frame synchronization signal FIY every 2N bits from the received signal with phase uncertainty inputted from the input terminal 1, and the differential detection circuit 9
give to
差動検出回路９けこの入力信号を差動検出し、同期制御
回路４へその出力を与える。同期制御回路４はこれによ
りフレーム同期判定および制御な行う。これは従来例回
路と同様で、フレーム同期が確立していない時はシフト
パルスＢＹ出力し、これｔ同期信号分離回路３に与える
。フレーム同期が確立している時はシフトパルスＳ乞止
める。The differential detection circuit 9 differentially detects the input signals and provides the output to the synchronous control circuit 4. The synchronization control circuit 4 thereby performs frame synchronization determination and control. This is similar to the conventional circuit, and when frame synchronization has not been established, a shift pulse BY is output and this is applied to the t synchronization signal separation circuit 3. When frame synchronization is established, shift pulse S is stopped.
次にマルチフレーム同期の確立について説明すると、同
期信号分離回路３の送出する受信マルチフレーム同期信
号ＭＰ’には位相不確定性が存在するため、パターン発
生回路６の発生する信号と直接比較してマルチフレーム
同期を確立することはできない。一方前述のようにフレ
ーム同期信号Ｆ′は「０」に固定されているから、同期
信号分離回路３の送出する受信フレーム同期信号Ｆ′の
極性を監視すれば、受信基準位相？検出することができ
る。位相不確定性除去回路１０は同期信号分離回路３の
送出する受信フレーム同期信号Ｆ′とマルチフレーム同
期信号ＭＦ′ヲ入力し、この信号Ｆ′の極性を監視し、
例えばこれに連続り回の「１」を検出した時には入力の
マルチフレーム同期信号ＭＦ’を反転して出力し、「０
」雀検出した時には入力のマルチフレーム同期信号ＭＦ
’をそのまま出力する。Next, to explain the establishment of multi-frame synchronization, since there is phase uncertainty in the received multi-frame synchronization signal MP' sent out by the synchronization signal separation circuit 3, it is difficult to directly compare it with the signal generated by the pattern generation circuit 6. Multiframe synchronization cannot be established. On the other hand, as mentioned above, since the frame synchronization signal F' is fixed at "0", if the polarity of the reception frame synchronization signal F' sent out by the synchronization signal separation circuit 3 is monitored, it is possible to determine whether it is the reception reference phase? can be detected. The phase uncertainty removal circuit 10 inputs the received frame synchronization signal F' and the multi-frame synchronization signal MF' sent out by the synchronization signal separation circuit 3, and monitors the polarity of this signal F'.
For example, when consecutive "1"s are detected, the input multi-frame synchronization signal MF' is inverted and outputted, and "0" is detected.
” When a sparrow is detected, the input multi-frame synchronization signal MF
' is output as is.
位相不確定性除去回路１０の出力信号はパターン発生回
路６の出力信号とゲート回路（エクスクル−シブオア回
路）５で比較される。この出力は同期制御回路１１に与
えられて、マルチフレーム同期判定および制御が行われ
る。こＣ同期制御回路１１は、同期制御回路４からフレ
ーム同期状態信号が入力されると、ゲート回路５の出力
信号を監視して、マルチフレーム同期が確立するまでシ
フトパルスＳをパターン発生回路６へ出力する。マルチ
フレーム同期が確立したことを判断すると、シフトパル
スＳを止める。パターン発生回路６は、シフトパルスＳ
音入力している間は１クロツクづつその出力信号を遅ら
せる。The output signal of the phase uncertainty removal circuit 10 is compared with the output signal of the pattern generation circuit 6 in a gate circuit (exclusive OR circuit) 5. This output is given to the synchronization control circuit 11 to perform multi-frame synchronization determination and control. When the frame synchronization state signal is input from the synchronization control circuit 4, the C synchronization control circuit 11 monitors the output signal of the gate circuit 5 and sends a shift pulse S to the pattern generation circuit 6 until multi-frame synchronization is established. Output. When it is determined that multi-frame synchronization has been established, the shift pulse S is stopped. The pattern generation circuit 6 generates a shift pulse S
While sound is being input, the output signal is delayed by one clock.
さらに本発明の回路では、・パターン発生回路６の出力
、および前記同期信号分離回路３の送出するマルチフレ
ーム同期信号ＭＦ’を入力とする、ゲート回路（エクス
クル−シブオア回路）１２’に設け、この出力を差動検
出回路１３に与える。この差動検出回路１３の出力は同
期制御回路１１に与えられる。Further, in the circuit of the present invention, the gate circuit (exclusive OR circuit) 12' is provided with the output of the pattern generation circuit 6 and the multi-frame synchronization signal MF' sent out from the synchronization signal separation circuit 3 as inputs; The output is given to the differential detection circuit 13. The output of this differential detection circuit 13 is given to the synchronous control circuit 11.
また、入力端子１と出力端子８の間に、位相不確定性回
路１４を挿入し、この回路に前記ゲート回路１２の出力
信号と、前記同期信号分離回路３の送出する受信フレー
ム同期信号Ｆ／Ｙ与える。Further, a phase uncertainty circuit 14 is inserted between the input terminal 1 and the output terminal 8, and the output signal of the gate circuit 12 and the received frame synchronization signal F/ Y give.
この回路構成についての動作を説明すると、マルチフレ
ーム同期確立後に位相スリップによシ端子１に与えられ
る入力信号の極性が反転すると、位相不確定性除去回路
１０でこの極性の反転を検出する。しかしこれには、少
なくとも２Ｌフレームの時間がかかり、ゲート回路５で
は連続的にＬ回にわたシ両入力が不一致となる。同期制
御回路１１がマルチフレーム同期外れの検出をゲート回
路５の出力信号の監視によシ行い、かつ位相スリップが
起きマルチフレーム同期を崩さないようにするには、連
続り回の不一致でもマルチフレーム同期を維持する同期
保護を必要とする。しかし、同期保護を強化すれば同期
復帰時間が長くなるから、簡単な同期保護で済むように
、位相スリップによる不一致の回数を小さく押える必要
がある。To explain the operation of this circuit configuration, when the polarity of the input signal applied to the input signal terminal 1 is reversed due to a phase slip after multi-frame synchronization is established, the phase uncertainty removal circuit 10 detects this polarity reversal. However, this takes at least 2L frames, and the two inputs in the gate circuit 5 become inconsistent L times in succession. In order for the synchronization control circuit 11 to detect loss of multi-frame synchronization by monitoring the output signal of the gate circuit 5 and to prevent phase slip from breaking multi-frame synchronization, it is necessary to Requires synchronization protection to maintain synchronization. However, if the synchronization protection is strengthened, the synchronization recovery time becomes longer, so it is necessary to keep the number of mismatches due to phase slips small so that simple synchronization protection is sufficient.
本発明では、マルチフレーム同期外れ検出に差動検出回
路１３の出力信号を用いている。この出力信号はパター
ン発生回路６の出力信号と前記マルチフレーム同期信号
ＭＦ’とを比較した出力信号を差動検出回路１３で差動
検出した信号であり、位相スリップによシ前記マルチフ
レーム同期信号ＭＦ’が反転すると、差動検出回路１３
の出力信号としては１個のパルスが出力される。これを
同期制御回路ｌｌが利用する。In the present invention, the output signal of the differential detection circuit 13 is used for multi-frame out-of-sync detection. This output signal is a signal obtained by differentially detecting an output signal obtained by comparing the output signal of the pattern generation circuit 6 and the multi-frame synchronization signal MF' by the differential detection circuit 13. When MF' is inverted, the differential detection circuit 13
One pulse is output as the output signal. This is utilized by the synchronous control circuit ll.
入力端子１と出力端子８との間に挿入された位相不確定
性除去回路１４は、同期信号分離回路３の出力信号Ｆ′
とゲート回路１２の出力信号Ｘとの極性を監視して、入
力端子ｌに到来する信号の位相不確定性を除去する。こ
の二つの信号Ｆ′とＸとから連続してＬ回「０」または
「１」を検出したときに、入力端子１に到来する信号の
極性？決定するように制御する。二つの信号Ｆ′とＸと
は交互に入力するので、体性の検出に要する時間は、位
相不確定性除去回路１０の検出に要する時間の半分の時
間、すなわちＬフレームの時間でよいことになる。A phase uncertainty removal circuit 14 inserted between the input terminal 1 and the output terminal 8 receives the output signal F' of the synchronization signal separation circuit 3.
The polarity of the output signal X of the gate circuit 12 is monitored to remove phase uncertainty of the signal arriving at the input terminal l. When "0" or "1" is detected L times in succession from these two signals F' and X, what is the polarity of the signal that arrives at input terminal 1? Control to decide. Since the two signals F' and Become.
位相不確定の除去された信号は端子２がら後段に向けて
送出される。The signal from which the phase uncertainty has been removed is sent out from terminal 2 toward the subsequent stage.
本発明のフレーム同期回路では、後段へ送出する信号の
通路に差動復号化回路が入らないので、誤９を２倍に拡
大するようなことけない。差動復号化回路を用いなくと
も、位相不確定性の存在する時分割多重信号を入力して
フレーム同期を確立し、位相スリップが生じて極性反転
があってもフレーム同期外れを起すことがなく、受信さ
れた時分割多重信号から位相の不確定性を除去すること
ができる。本発明の回路によれば、誤りが拡大されない
ので、後段に誤り訂正回路を使用するとき、その能力を
充分に発揮することができる。In the frame synchronization circuit of the present invention, since the differential decoding circuit is not included in the path of the signal sent to the subsequent stage, error 9 will not be doubled. Even without using a differential decoding circuit, frame synchronization can be established by inputting a time division multiplexed signal with phase uncertainty, and frame synchronization will not occur even if phase slip occurs and polarity is reversed. , phase uncertainty can be removed from the received time division multiplexed signal. According to the circuit of the present invention, errors are not magnified, so when an error correction circuit is used in a subsequent stage, its ability can be fully utilized.
【図面の簡単な説明】
第１図は本発明の対象とする時分割多重通信方式のフレ
ーム構成例を示す図。
第２図は従来例回路の構成図。
第３図は本発明実施例回路の構成図。
ｌ・・・入力端子、２・・・差動復号化回路、３・・・
同期信号分離回路、４・・・同期制御回路、５・・・ゲ
ート回路、６・・・パターン発生回路、７・・・同期制
御回路、８・・・出力端子、９・・・差動検出回路、Ｉ
Ｏ・・・位相不確定性除去回路、 １１・・・同期制御
回路、１２・・・ゲート回路、１３・・・差動検出回路
、１４・・・位相不確定性除去回路。
特許出願人代理人
弁理士 井 出 直 孝
第１図
第２図
第３図BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a diagram showing an example of a frame structure of a time division multiplex communication system to which the present invention is applied. FIG. 2 is a configuration diagram of a conventional circuit. FIG. 3 is a configuration diagram of a circuit according to an embodiment of the present invention. l...input terminal, 2...differential decoding circuit, 3...
Synchronous signal separation circuit, 4... Synchronous control circuit, 5... Gate circuit, 6... Pattern generation circuit, 7... Synchronous control circuit, 8... Output terminal, 9... Differential detection circuit, I
O... Phase uncertainty removal circuit, 11... Synchronization control circuit, 12... Gate circuit, 13... Differential detection circuit, 14... Phase uncertainty removal circuit. Nao Takashi Ide, Patent Attorney, Patent Applicant Figure 1 Figure 2 Figure 3
Claims (1)
数のタイムスロットとを１個のフレームとし、このフレ
ームの複数個から々シかつ前記同期信号タイムスロット
にフレーム同期信号とマルチフレーム同期信号とを交互
に割当てる時分割多重信号が、２相位相変復調方式によ
シ伝送される時分割多重通信方式のフレーム同期回路に
おいて、受信され復調された前記時分割多重信号から前
記フレーム同期信号と前記マルチ７レーム同期信号とｔ
分離する同期信号分離回路（３）と、この同期信号分離
回路によシ分離されたフレーム同期信号を差動検出する
第一の差動検出回路（９）と、 この差動検出回路の出力信号によｐ前記フレーム同期信
号の同期判定７行う第一の同期制御回路（４）と、 前記同期信号分離回路の出力に得られるフレーム同期信
号の極性によシ前記同期信号分！回路の出力に得られる
マルチフレーム同期信号の位相不確定性を除去する第一
の位相不確定性除去回路（１０）と、 正しいクロック信号に従ってマルチフレーム同期信号と
同一パターンの信号を発生するパターン発生回路（６）
と、 このパターン発生回路の出力信号と前記第一の位相不確
定性除去回路の出力信号とを入力とするエクスクル−シ
ブオア回路による箪−のゲート回路（５）と、 前記パターン発生回路の出力信号と前記同期信号分離回
路の出力に得られるマルチフレーム同期信号とを入力と
するエクスクル−シブオア回路による第二のゲート回路
（１２）と、 この第二のゲート回路の出力信号を差動検出する第二の
差動検出回路（１３）と、 この差動検出回路の出力信号と前記第一のグ−ト回路の
出力信号とに前記マルチフレーム同期信号の同期判定を
行う第二の同期制御回路（１１）と、前記同期信号分離
回路の出力に得られるフレーム同期信号の極性と前記第
二のゲート回路の出力信号との極性によシ受信復調され
た時分割多重信号の位相不確定性を除去する第二の位相
不確定性除去回路（１４）とｔ備えたことを特徴とする
フレーム同期回路。[Scope of Claims] (91 synchronization signal time slots and a plurality of consecutive time slots are considered to be one frame, and a frame synchronization signal is provided in each of the plurality of frame synchronization signal time slots and in the synchronization signal time slots.) In a frame synchronization circuit of a time division multiplex communication system, in which a time division multiplex signal that alternately assigns a multi-frame synchronization signal and a multi-frame synchronization signal is transmitted by a two-phase phase modulation/demodulation system, the received and demodulated time division multiplex signal is The synchronization signal and the multi-7 frame synchronization signal and t
A synchronization signal separation circuit (3) for separating, a first differential detection circuit (9) for differentially detecting the frame synchronization signal separated by this synchronization signal separation circuit, and an output signal of this differential detection circuit. The first synchronization control circuit (4) performs synchronization determination 7 of the frame synchronization signal, and the polarity of the frame synchronization signal obtained from the output of the synchronization signal separation circuit. a first phase uncertainty removal circuit (10) that removes the phase uncertainty of the multi-frame synchronization signal obtained at the output of the circuit; and a pattern generator that generates a signal with the same pattern as the multi-frame synchronization signal according to a correct clock signal. Circuit (6)
and an exclusive OR circuit-based gate circuit (5) which receives the output signal of the pattern generation circuit and the output signal of the first phase uncertainty removal circuit, and the output signal of the pattern generation circuit. and a multi-frame synchronization signal obtained from the output of the synchronization signal separation circuit. a second differential detection circuit (13); and a second synchronization control circuit (13) for determining synchronization of the multi-frame synchronization signal based on the output signal of the differential detection circuit and the output signal of the first Gout circuit. 11) and removing the phase uncertainty of the received and demodulated time division multiplexed signal depending on the polarity of the frame synchronization signal obtained at the output of the synchronization signal separation circuit and the polarity of the output signal of the second gate circuit. A frame synchronization circuit characterized in that it comprises a second phase uncertainty removal circuit (14).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182591A JPS6074856A (en) | 1983-09-30 | 1983-09-30 | Frame synchronizing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182591A JPS6074856A (en) | 1983-09-30 | 1983-09-30 | Frame synchronizing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6074856A true JPS6074856A (en) | 1985-04-27 |
| JPH0129470B2 JPH0129470B2 (en) | 1989-06-12 |
Family
ID=16120961
Family Applications (1)
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003047141A1 (en) * | 2001-11-26 | 2003-06-05 | Matsushita Electric Industrial Co., Ltd. | Radio transmission apparatus, radio reception apparatus, and radio transmission method |
-
1983
- 1983-09-30 JP JP58182591A patent/JPS6074856A/en active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003047141A1 (en) * | 2001-11-26 | 2003-06-05 | Matsushita Electric Industrial Co., Ltd. | Radio transmission apparatus, radio reception apparatus, and radio transmission method |
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| US8363632B2 (en) | 2001-11-26 | 2013-01-29 | Panasonic Corporation | Radio transmitting apparatus, radio receiving apparatus, and radio transmission method |
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Also Published As
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|---|---|
| JPH0129470B2 (en) | 1989-06-12 |
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