JPS6074059A - 記憶装置アクセス制御方式 - Google Patents
記憶装置アクセス制御方式Info
- Publication number
- JPS6074059A JPS6074059A JP58182155A JP18215583A JPS6074059A JP S6074059 A JPS6074059 A JP S6074059A JP 58182155 A JP58182155 A JP 58182155A JP 18215583 A JP18215583 A JP 18215583A JP S6074059 A JPS6074059 A JP S6074059A
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- Japan
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- storage device
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- data processing
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、データ処理装置に係り、特に実行レベルの異
なった複数のプログラムを時分割で実行することの出来
るデータ処理装置に於いて、実行レベルの異なるプログ
ラムによる誤った記憶装置アクセスの検出及び防止を高
速に実行することの出来る記憶装置アクセス制御方式に
関する。
なった複数のプログラムを時分割で実行することの出来
るデータ処理装置に於いて、実行レベルの異なるプログ
ラムによる誤った記憶装置アクセスの検出及び防止を高
速に実行することの出来る記憶装置アクセス制御方式に
関する。
第１図はデータ処理システムの１構成例を示す図である
。第１図において、０１は制御記憶、０２はマイクロコ
ード処理装置、０３は主記憶装置、０４は中央処理装置
、０５と０６はチャネル装置をを示す。
。第１図において、０１は制御記憶、０２はマイクロコ
ード処理装置、０３は主記憶装置、０４は中央処理装置
、０５と０６はチャネル装置をを示す。
従来から多重処理の可能な計算機システムの中央処理装
置には、プログラムによる主記憶装置のアクセス例外を
検出する目的で、主記憶装置に対する記憶保護の機構が
採用されている。一般的に知られている方式の１っは、
プログラムに特定のアクセス・キーを保持させると共に
、主記憶装置の一定のアドレス範囲毎に同様のアクセス
・キーとそのアクセス拳キーによって保護されるアクセ
スの種類を保持する手段とを設け、主記憶装置アクセス
時にアクセス拳キーの比較によってアクセスの可否を決
定するものである。この方式によれば、汎用性に優れた
有用な手段が得られる。しかしながら、特定の用途用に
設計されたデータ処理装置、すなわち、汎用性を追求さ
れない装置であって、更に記憶装置アクセスに高速性を
要求される場合には、前記手段による方法は、回路の応
答特性、繁雑さ、及びコストの面で種々の欠点を有して
いる。
置には、プログラムによる主記憶装置のアクセス例外を
検出する目的で、主記憶装置に対する記憶保護の機構が
採用されている。一般的に知られている方式の１っは、
プログラムに特定のアクセス・キーを保持させると共に
、主記憶装置の一定のアドレス範囲毎に同様のアクセス
・キーとそのアクセス拳キーによって保護されるアクセ
スの種類を保持する手段とを設け、主記憶装置アクセス
時にアクセス拳キーの比較によってアクセスの可否を決
定するものである。この方式によれば、汎用性に優れた
有用な手段が得られる。しかしながら、特定の用途用に
設計されたデータ処理装置、すなわち、汎用性を追求さ
れない装置であって、更に記憶装置アクセスに高速性を
要求される場合には、前記手段による方法は、回路の応
答特性、繁雑さ、及びコストの面で種々の欠点を有して
いる。
前記のような装置の応用の１例は、マイクロコードを用
いて第１図に示すようなデータ処理システムを構成する
場合におけるマイクロコード処理装置である。この場合
、第１図に示すデータ処理システムを構成するための中
央処理装置０４、チャネル装置０５．０６、入出力制御
装置（図示せず）と云った各種機能部分を実現するため
のマイクロコードを同一のマイクロコード処理装置０２
を用いて時分割で実行するように構成することがよく行
われる。マイクロコードは、マイクロコード処理装置０
２によって参照される制御記憶０１に格納されるが、制
御記憶０１のアクセス動作は、中央処理装置０４による
主記憶装置０３のアクセスに比較してはるかに高速な動
作特性を要求される。
いて第１図に示すようなデータ処理システムを構成する
場合におけるマイクロコード処理装置である。この場合
、第１図に示すデータ処理システムを構成するための中
央処理装置０４、チャネル装置０５．０６、入出力制御
装置（図示せず）と云った各種機能部分を実現するため
のマイクロコードを同一のマイクロコード処理装置０２
を用いて時分割で実行するように構成することがよく行
われる。マイクロコードは、マイクロコード処理装置０
２によって参照される制御記憶０１に格納されるが、制
御記憶０１のアクセス動作は、中央処理装置０４による
主記憶装置０３のアクセスに比較してはるかに高速な動
作特性を要求される。
更に前記各種の機能部分を担当するマイクロコードがこ
の制御記憶０１を制御データの一時記憶領域として、例
えばチャネル装置０５はサブチャネル格納領域として使
用することが一般的である。
の制御記憶０１を制御データの一時記憶領域として、例
えばチャネル装置０５はサブチャネル格納領域として使
用することが一般的である。
この場合、ある機能部分のマイクロコードの誤ったデー
タ格納動作によって、制御記憶０１上の意図しない部分
、例えばマイクロコードの格納されている領域を破壊す
ることは絶対に回避しなければならない。何故ならば、
制御記憶０１上のマイクロコードを失うことは、ハード
ウェア中枢部分の固定故障と同等であり、データ処理シ
ステム全体の機能を致命的に損うからである。この様な
事例に於いて、制御記憶０１のアクセスに対する有効な
チェック手段を具備することは極めて重要な関心事であ
ると云える。
タ格納動作によって、制御記憶０１上の意図しない部分
、例えばマイクロコードの格納されている領域を破壊す
ることは絶対に回避しなければならない。何故ならば、
制御記憶０１上のマイクロコードを失うことは、ハード
ウェア中枢部分の固定故障と同等であり、データ処理シ
ステム全体の機能を致命的に損うからである。この様な
事例に於いて、制御記憶０１のアクセスに対する有効な
チェック手段を具備することは極めて重要な関心事であ
ると云える。
本発明は、上記の考察に基づくものであって、時分割で
実行される実行レベルの異なる複数のプログラム毎にそ
の実行レベルでアクセス可能な、又は不可能な記憶装置
のアドレス範囲を設定出来る機能を設け、記憶装置アク
セス時のアドレス値からアクセス動作の可否を高速で判
定することの出来るようにした記憶装置アクセス制御方
式を提供することを目的とするものである。
実行される実行レベルの異なる複数のプログラム毎にそ
の実行レベルでアクセス可能な、又は不可能な記憶装置
のアドレス範囲を設定出来る機能を設け、記憶装置アク
セス時のアドレス値からアクセス動作の可否を高速で判
定することの出来るようにした記憶装置アクセス制御方
式を提供することを目的とするものである。
そのために本発明の記憶装置アクセス制御方式は、命令
とデータ若しくはそのいずれかを格納するための記憶装
置、及び実行レベルの異なる複数のプログラムを時分割
で実行しうるデータ処理装置を備えるデータ処理システ
ムに於いて、各実行レベルのプログラムがアクセスする
ことの出来る若しくはアクセスすることの出来ない前記
記憶装置のアドレス範囲を保持するための始点アドレス
・レジスタと終点アドレス・レジスタから成るアクセス
範囲制御レジスタを前記データ処理装置の有するプログ
ラム実行レベル毎に設けると共に、前記データ処理装置
が前記記憶装置へのアクセスを実行する際に、そのアク
セス・アドレスの値が処理中のプログラムの実行レベル
に対応する前記アクセス範囲制御レジスタのアクセス範
囲内にあるか否かを調べる比較回路を設け、該比較回路
の出力によって前記記憶装置アクセス動作の禁止又は許
可の制御をすることを特徴とするものであシ、更には、
記憶装置アクセス動作の禁止又は許可の制御対象とする
記憶装置アクセスの種類を指示するフラグ・レジスタを
アクセス制御範囲レジスタに付加し、該フラグ・レジス
タで指定される特定の記憶装置アクセスの種類に対して
のみアクセスの禁止又は許可の制御を行いうる様にした
ことを特徴とするものである。
とデータ若しくはそのいずれかを格納するための記憶装
置、及び実行レベルの異なる複数のプログラムを時分割
で実行しうるデータ処理装置を備えるデータ処理システ
ムに於いて、各実行レベルのプログラムがアクセスする
ことの出来る若しくはアクセスすることの出来ない前記
記憶装置のアドレス範囲を保持するための始点アドレス
・レジスタと終点アドレス・レジスタから成るアクセス
範囲制御レジスタを前記データ処理装置の有するプログ
ラム実行レベル毎に設けると共に、前記データ処理装置
が前記記憶装置へのアクセスを実行する際に、そのアク
セス・アドレスの値が処理中のプログラムの実行レベル
に対応する前記アクセス範囲制御レジスタのアクセス範
囲内にあるか否かを調べる比較回路を設け、該比較回路
の出力によって前記記憶装置アクセス動作の禁止又は許
可の制御をすることを特徴とするものであシ、更には、
記憶装置アクセス動作の禁止又は許可の制御対象とする
記憶装置アクセスの種類を指示するフラグ・レジスタを
アクセス制御範囲レジスタに付加し、該フラグ・レジス
タで指定される特定の記憶装置アクセスの種類に対して
のみアクセスの禁止又は許可の制御を行いうる様にした
ことを特徴とするものである。
以下、本発明の実施例を図面を参照しつつ説明する。
第２図は本発明の１実施例構成を示す図、第３図はフラ
グ・レジスタを付加した本発明の他の実施例構成を示す
図である。図において、１はアドレス・レジスタ、２は
アドレス比較回路、３はプログラム実行レベル決定回路
、４は実行レベル・レジスタ、５は始点レジスタ、６は
終点レジスタ、７は実行要求信号、８はアクセス禁止信
号、９はフラグ・レジスタ、１０ないし１２はアンド回
路を示す。
グ・レジスタを付加した本発明の他の実施例構成を示す
図である。図において、１はアドレス・レジスタ、２は
アドレス比較回路、３はプログラム実行レベル決定回路
、４は実行レベル・レジスタ、５は始点レジスタ、６は
終点レジスタ、７は実行要求信号、８はアクセス禁止信
号、９はフラグ・レジスタ、１０ないし１２はアンド回
路を示す。
本発明は、一般的なマイクロコード処理装置の一部を戊
すものとして以下にその動作の詳細を説明するが、マイ
クロコード処理装置で本発明に直接関連しない部分につ
いては図示されていない。
すものとして以下にその動作の詳細を説明するが、マイ
クロコード処理装置で本発明に直接関連しない部分につ
いては図示されていない。
ここで、マイクロコード処理装置は、Ａ％ＢｈＣとＤと
呼ぶ４レベルのプログラム実行レベルを有し、実行要求
に従って各レベルのプログラムを時分割に処理するもの
とする。
呼ぶ４レベルのプログラム実行レベルを有し、実行要求
に従って各レベルのプログラムを時分割に処理するもの
とする。
第１図において、アドレス−レジスタ１は制御記憶をア
クセスするためのアドレスを保持するものでらυ、プロ
グラム実行レベル決定回路３は、優先順位比較論理を含
み、実行要求信号７を入力して処理すべきプログラムの
実行レベルを決定すると共に、その結果を実行レベル・
レジスタ４に転送する。始点レジスタ５は、アクセス可
能なアドレスの下限を保持するものであシ、終点レジス
タ６は、アクセス可能なアドレスの上限を保持するもの
であり、これらによりアクセス範囲制御レジスタを構成
する。そして（α）ないしくｄ、）は、それぞれプログ
ラム実行レベル人ないしＤに対応する。
クセスするためのアドレスを保持するものでらυ、プロ
グラム実行レベル決定回路３は、優先順位比較論理を含
み、実行要求信号７を入力して処理すべきプログラムの
実行レベルを決定すると共に、その結果を実行レベル・
レジスタ４に転送する。始点レジスタ５は、アクセス可
能なアドレスの下限を保持するものであシ、終点レジス
タ６は、アクセス可能なアドレスの上限を保持するもの
であり、これらによりアクセス範囲制御レジスタを構成
する。そして（α）ないしくｄ、）は、それぞれプログ
ラム実行レベル人ないしＤに対応する。
ここで実行レベル・レジスタ４の内容は、決定されたプ
ログラム実行レベルに対応するアクセス範囲制御レジス
タを選択するために使用される。比較回路２は、アドレ
ス會レジスタ１の値２と選択された始点レジスタ５の値
Ｙ及び終点レジスタ６の値Ｘとを比較し、ｚ＞Ｙ又はｚ
＜Ｘの時、アクセス禁止信号８を出力する。すなわち、
アクセス禁止信号８は、アクセスしようとしている制御
記憶のアドレスが、実行中のプログラムでアクセス可能
なアドレス範囲を超えていることを示す。このアクセス
禁止信号８は、図示しない回路によって制御記憶への書
込みパルス信号の抑止条件の１つとして（書込み採掘制
御）、あるいは制御記憶からの読出しデータの抑止条件
の１つとして（読出し採掘制御）使用される。
ログラム実行レベルに対応するアクセス範囲制御レジス
タを選択するために使用される。比較回路２は、アドレ
ス會レジスタ１の値２と選択された始点レジスタ５の値
Ｙ及び終点レジスタ６の値Ｘとを比較し、ｚ＞Ｙ又はｚ
＜Ｘの時、アクセス禁止信号８を出力する。すなわち、
アクセス禁止信号８は、アクセスしようとしている制御
記憶のアドレスが、実行中のプログラムでアクセス可能
なアドレス範囲を超えていることを示す。このアクセス
禁止信号８は、図示しない回路によって制御記憶への書
込みパルス信号の抑止条件の１つとして（書込み採掘制
御）、あるいは制御記憶からの読出しデータの抑止条件
の１つとして（読出し採掘制御）使用される。
本発明のもう１つの実施例を示したのが第３図である。
第３図において、破線で囲まれた部分１００の構成及び
動作は、第２図に示す実施例の場合と全く同じである。
動作は、第２図に示す実施例の場合と全く同じである。
本実施例では、フラグ・レジスタ９が前記アクセス範囲
制御レジスタの各々に付加され、同様に（α）ないしく
ｄ、）がプログラム実行レベル人ないしＤに対応する。
制御レジスタの各々に付加され、同様に（α）ないしく
ｄ、）がプログラム実行レベル人ないしＤに対応する。
フラグ・レジスタ９は、３ビツトで構成され、アクセス
可能類を、「命令読出し」、「データ読出し」、「デー
タ書込み」の３種にピット対応で指定するものでちゃ、
前記アクセス禁止信号をアンド回路１０ないし１２で条
件付けするために使用される。従って、出力信号１３な
いし１５を使用すれば、それぞれ命令読出し禁止、デー
タ読出し禁止、データ書込み禁止を個々に制御するとと
が可能となる。
可能類を、「命令読出し」、「データ読出し」、「デー
タ書込み」の３種にピット対応で指定するものでちゃ、
前記アクセス禁止信号をアンド回路１０ないし１２で条
件付けするために使用される。従って、出力信号１３な
いし１５を使用すれば、それぞれ命令読出し禁止、デー
タ読出し禁止、データ書込み禁止を個々に制御するとと
が可能となる。
以上の実施例の説明では、アクセス範囲制御レジスタで
アクセス可能なアドレス範囲を指定する様にしたが、反
対に、アクセス不可能なアドレス範囲を指定する様に構
成してもその効果は全く同じである。更に、第３図に示
す実施例の様に、フラグ・レジスタを拡張することによ
って、アクセス範囲制御レジスタ毎に前述の何れかの指
定方法を選択可能な様にしても良い。
アクセス可能なアドレス範囲を指定する様にしたが、反
対に、アクセス不可能なアドレス範囲を指定する様に構
成してもその効果は全く同じである。更に、第３図に示
す実施例の様に、フラグ・レジスタを拡張することによ
って、アクセス範囲制御レジスタ毎に前述の何れかの指
定方法を選択可能な様にしても良い。
又、処理装置の有する特定のプログラム実行レベルは、
アクセス禁止制御の対象外とすることも容易に実現可能
である。更に、プログラムの指定、あるいは何らかの外
部手段によってアクセス禁止制御を無効化又は有効化す
る手段を具備させても良い。更に、アクセス範囲制御レ
ジスタは、スイッチ又はＲＯＭ等による固定パターン発
生手段であっでも良いし、プログラム又は何らかの外部
装置からアクセス可能な可変値設定手段であっても良い
Ｏ 〔発明の効果〕 以上の説明から明らかなように、本発明によれば、比較
的簡単な回路構成によって、高速応答の可能な記憶装置
アクセス制御機構を付加することが出来るので、特にマ
イクロコード処理装置の様な応用例に於いては、データ
処理システム全体の信頼度とデータ保全性を向上させ得
る効果がある。
アクセス禁止制御の対象外とすることも容易に実現可能
である。更に、プログラムの指定、あるいは何らかの外
部手段によってアクセス禁止制御を無効化又は有効化す
る手段を具備させても良い。更に、アクセス範囲制御レ
ジスタは、スイッチ又はＲＯＭ等による固定パターン発
生手段であっでも良いし、プログラム又は何らかの外部
装置からアクセス可能な可変値設定手段であっても良い
Ｏ 〔発明の効果〕 以上の説明から明らかなように、本発明によれば、比較
的簡単な回路構成によって、高速応答の可能な記憶装置
アクセス制御機構を付加することが出来るので、特にマ
イクロコード処理装置の様な応用例に於いては、データ
処理システム全体の信頼度とデータ保全性を向上させ得
る効果がある。
第１図はデータ処理システムの１構成例を示す図、第２
図は本発明の１実施例構成を示す図、第３図はフラグ・
レジスタを付加した本発明の他の実施例構成を示す図で
ある。 ０１・・・制御記憶、０２・・・マイクロコード処理装
置、０３・・・主記憶装置、０４・・・中央処理装置、
０５と０６・・・チャネル装置、１・・・アドレス・レ
ジスタ、２・・・アドレス比較回路、３・・・プログラ
ム実行レベル決定回路、４・・・実行レベル・レジスタ
、５・・・始点レジスタ、６・・・終点レジスタ、７・
・・実行要求信号、８・・・アクセス禁止信号、９・・
・フラグ・レジスタ、１０ないし１２・・・アンド回路
。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部
図は本発明の１実施例構成を示す図、第３図はフラグ・
レジスタを付加した本発明の他の実施例構成を示す図で
ある。 ０１・・・制御記憶、０２・・・マイクロコード処理装
置、０３・・・主記憶装置、０４・・・中央処理装置、
０５と０６・・・チャネル装置、１・・・アドレス・レ
ジスタ、２・・・アドレス比較回路、３・・・プログラ
ム実行レベル決定回路、４・・・実行レベル・レジスタ
、５・・・始点レジスタ、６・・・終点レジスタ、７・
・・実行要求信号、８・・・アクセス禁止信号、９・・
・フラグ・レジスタ、１０ないし１２・・・アンド回路
。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部
Claims (2)
- （１） 命令とデータ若しくはそのいずれかを格納する
ための記憶装置、及び実行レベルの異なる複数のプログ
ラムを時分割で実行しうるデータ処理装置を備えるデー
タ処理システムに於いて、各実行レベルのプログラムが
アクセスすることの出来る若しくはアクセスすることの
出来ない前記記憶装置のアドレス範囲を保持するだめの
始点アドレス・レジスタと終点アドレス・レジスタから
成るアクセス範囲制御レジスタを前記データ処理装置の
有するプログラム実行レベル毎に設けると共に、前記デ
ータ処理装置が前記記憶装置へのアクセスを実行する際
に、そのアクセス・アドレスの値が処理中のプログラム
の実行レベルに対応する前記アクセス範囲制御レジスタ
のアクセス範囲内にあるか否かを調べる比較回路を設け
、該比較回路の出力によって前記記憶装置アクセス動作
の禁止又は許可の制御をすることを特徴とする記憶装置
アクセス制御方式。 - （２） 命令とデータ若しくはそのいずれかを格納する
だめの記憶装置、及び実行レベルの異なる複数のプログ
ラムを時分割で実行しつるデータ処理装置を備えるデー
タ処理システムに於いて、各実行レベルのプログラムが
アクセスすることの出来る若しくはアクセスすることの
出来ない前記記憶装置のアドレス範囲を保持するだめの
始点アドレス・レジスタと終点アドレス・レジスタ及び
記憶装置アクセス動作の禁止又は許可の制御対象とする
記憶装置アクセスの種類を指示するフラグ・レジスタか
らなるアクセス範囲制御レジスタを前記データ処理装置
の有するプログラム実行レベル毎に設けると共に、前記
データ処理装置が前記記憶装置へのアクセスを実行する
際に、そのアクセス・アドレスの値が処理中のプログラ
ムの実行レベルに対応する前記アクセス範囲制御レジス
タのアクセス範囲内にあるか否かを調べる比較回路を設
け、該比較回路の出力によシ前記フラグ・レジスタで指
定される特定の記憶装置アクセスの種類に対してのみア
クセスの禁止又は許可の制御を行いうる様にしたことを
特徴とする記憶装置アクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182155A JPS6074059A (ja) | 1983-09-30 | 1983-09-30 | 記憶装置アクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182155A JPS6074059A (ja) | 1983-09-30 | 1983-09-30 | 記憶装置アクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6074059A true JPS6074059A (ja) | 1985-04-26 |
Family
ID=16113315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58182155A Pending JPS6074059A (ja) | 1983-09-30 | 1983-09-30 | 記憶装置アクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074059A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63271553A (ja) * | 1987-04-28 | 1988-11-09 | Nec Corp | 情報処理装置 |
| JPH0196747A (ja) * | 1987-10-09 | 1989-04-14 | Hitachi Ltd | データ処理装置 |
| JPH06250855A (ja) * | 1993-02-26 | 1994-09-09 | Nippondenso Co Ltd | マイクロコンピュータ |
| US6304957B1 (en) | 1993-02-26 | 2001-10-16 | Nippondenso Co., Ltd. | Multitask processing unit |
| CN109739626A (zh) * | 2018-12-25 | 2019-05-10 | 环球雅途集团有限公司 | 一种工作流引擎及基于工作流引擎的门禁控制方法 |
-
1983
- 1983-09-30 JP JP58182155A patent/JPS6074059A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63271553A (ja) * | 1987-04-28 | 1988-11-09 | Nec Corp | 情報処理装置 |
| JPH0196747A (ja) * | 1987-10-09 | 1989-04-14 | Hitachi Ltd | データ処理装置 |
| JPH06250855A (ja) * | 1993-02-26 | 1994-09-09 | Nippondenso Co Ltd | マイクロコンピュータ |
| US6304957B1 (en) | 1993-02-26 | 2001-10-16 | Nippondenso Co., Ltd. | Multitask processing unit |
| CN109739626A (zh) * | 2018-12-25 | 2019-05-10 | 环球雅途集团有限公司 | 一种工作流引擎及基于工作流引擎的门禁控制方法 |
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