JPS6059442A - 制御装置 - Google Patents
制御装置Info
- Publication number
- JPS6059442A JPS6059442A JP16698483A JP16698483A JPS6059442A JP S6059442 A JPS6059442 A JP S6059442A JP 16698483 A JP16698483 A JP 16698483A JP 16698483 A JP16698483 A JP 16698483A JP S6059442 A JPS6059442 A JP S6059442A
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- Japan
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- cpu
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、マイクロコンピュータを使用（〜／こ制御装
置ｕに関するものである。
置ｕに関するものである。
従来例の構成とその問題点
近年、産業機械設備の自動化が進み、その制御装置であ
るマイクロコンピュータ及びメモリ（記憶素子９の普及
にＩ′ｉ目ざましいものがある。そして、その普及に共
ない手軽に各種の制御装置や治具がマイクロコンピュー
タを使って作成されてお・す、この制御回路においてマ
イクロコンピーータの割り込み処理は欠くことのできな
いものになっている。
るマイクロコンピュータ及びメモリ（記憶素子９の普及
にＩ′ｉ目ざましいものがある。そして、その普及に共
ない手軽に各種の制御装置や治具がマイクロコンピュー
タを使って作成されてお・す、この制御回路においてマ
イクロコンピーータの割り込み処理は欠くことのできな
いものになっている。
以下に従来の割り込み処理及びその実行に共なうベクタ
アドレスによる飛び先番地の設定について説明する。第
１図は従来の制御装置のブロック図であり、図中、１は
マイクロコンピー−一夕のＣＰＵ（中央処理装置）であ
る。２はＲＡＭ（ランダムアクセスメモリ）、３はＲＯ
Ｍ（リートオンリメモリ）で、前記ＣＰＵ１が実行を行
なうだめのプログラムや言ｉｎ−結果を格納しておくだ
めのものである。４はＣＰＵ１ど外部機器とのデータの
やり取りを行うだめのイ／ターフエース回路であり、６
がその外部機器である。ａ、ｂｉＪ、ハスラインで、ａ
がアドレスバス、ｂかデータバスで、各構成要素間で情
報が行ききするラインてある。
アドレスによる飛び先番地の設定について説明する。第
１図は従来の制御装置のブロック図であり、図中、１は
マイクロコンピー−一夕のＣＰＵ（中央処理装置）であ
る。２はＲＡＭ（ランダムアクセスメモリ）、３はＲＯ
Ｍ（リートオンリメモリ）で、前記ＣＰＵ１が実行を行
なうだめのプログラムや言ｉｎ−結果を格納しておくだ
めのものである。４はＣＰＵ１ど外部機器とのデータの
やり取りを行うだめのイ／ターフエース回路であり、６
がその外部機器である。ａ、ｂｉＪ、ハスラインで、ａ
がアドレスバス、ｂかデータバスで、各構成要素間で情
報が行ききするラインてある。
Ｃは制御ラインで、同ノυｊイを号いり−１・゛ライト
信シじ−及びその他のアクノリッジ信−号かこｉ’Ｌ
ＶＣ属する。
信シじ−及びその他のアクノリッジ信−号かこｉ’Ｌ
ＶＣ属する。
ｄはインターフェース回路４と制御される外部機器５間
でＣＰＵ１の命令を伝えたりデータのやり取りが行なわ
れるラインである。
でＣＰＵ１の命令を伝えたりデータのやり取りが行なわ
れるラインである。
以」二のように構成された従来の制御装置について以下
その動作について説明する。捷ず、制御装置及び治具が
動作するにはソフトウェアつ１リプログラムが必要であ
るが、これは一般にＲＯＭという記憶装置に保管され、
ＣＰＵ１がこれを読み出し目的の処理が行なわれる。第
１図では、ＲＯＭ５から命令が読１れた後、ＣＰＵ１は
これを理解し、その命令に応じた信号を各構成要素に伝
える。このプログラムを実行する際にＣＰＵ１は外部機
器６又はオペレータにより割り込み信号を受けとり、そ
の割り込み状況に応じ／こベクタアドレスの命令を取っ
てくる。このベクタアドレスｉｌｉＲＯＭＳ内に位置し
、ＣＰＵ１はパスラインａにベクタアドレスのアドレス
を出力し、そのアドレスの内容をパスラインｂから取り
込む。このパスラインｂから取り込まれた内容はＣＰＵ
１で解読され、これはプログラムの飛び先き番地なので
そのグログラムの先頭番地からＣＰＵ１は処理を開始す
る。この処理は外部機器６に何をさせるかで変わってく
るが、ＣＰＵ１はＲＯＭ３からのプログラムに」こりＲ
ＡＭ２と計算のやり取りを行々いながらインターフェー
ス回路４に制御データをパスラインｂから送り、インタ
ーフェース回路４はその送られ／こ制御データを外部機
器５に合った信号に変換してパスラインｄから外部機器
５に送り制御を行なう。
その動作について説明する。捷ず、制御装置及び治具が
動作するにはソフトウェアつ１リプログラムが必要であ
るが、これは一般にＲＯＭという記憶装置に保管され、
ＣＰＵ１がこれを読み出し目的の処理が行なわれる。第
１図では、ＲＯＭ５から命令が読１れた後、ＣＰＵ１は
これを理解し、その命令に応じた信号を各構成要素に伝
える。このプログラムを実行する際にＣＰＵ１は外部機
器６又はオペレータにより割り込み信号を受けとり、そ
の割り込み状況に応じ／こベクタアドレスの命令を取っ
てくる。このベクタアドレスｉｌｉＲＯＭＳ内に位置し
、ＣＰＵ１はパスラインａにベクタアドレスのアドレス
を出力し、そのアドレスの内容をパスラインｂから取り
込む。このパスラインｂから取り込まれた内容はＣＰＵ
１で解読され、これはプログラムの飛び先き番地なので
そのグログラムの先頭番地からＣＰＵ１は処理を開始す
る。この処理は外部機器６に何をさせるかで変わってく
るが、ＣＰＵ１はＲＯＭ３からのプログラムに」こりＲ
ＡＭ２と計算のやり取りを行々いながらインターフェー
ス回路４に制御データをパスラインｂから送り、インタ
ーフェース回路４はその送られ／こ制御データを外部機
器５に合った信号に変換してパスラインｄから外部機器
５に送り制御を行なう。
しかしながら、上記の従来の構成ではベクタアドレスの
内容と制御プログラムがあらかじめＲＯＭ５内に設定さ
れていなければならない。これはＲＯＭ５内であれば内
容の書き替えが出来ないことや、電源を切ってもその内
容が保持される特徴があるためである。よって、この方
法であればＲＯＭ ３に対して１つの制御プログラムし
か使用出来ず、異なった制御をさせようとすればＲＯＭ
５内体を交換しなければならないという問題点を有して
いた。
内容と制御プログラムがあらかじめＲＯＭ５内に設定さ
れていなければならない。これはＲＯＭ５内であれば内
容の書き替えが出来ないことや、電源を切ってもその内
容が保持される特徴があるためである。よって、この方
法であればＲＯＭ ３に対して１つの制御プログラムし
か使用出来ず、異なった制御をさせようとすればＲＯＭ
５内体を交換しなければならないという問題点を有して
いた。
発明の目的
本発明は上記従来の問題点を解消するもので、ＣＰＵの
割り込みによる飛び先きベクタアドレスの内容をＲＯＭ
を交換せずに任意に設定でき、複数のプログラムの先頭
番地を設定できる制御装置を提供することを目的とする
ものである。
割り込みによる飛び先きベクタアドレスの内容をＲＯＭ
を交換せずに任意に設定でき、複数のプログラムの先頭
番地を設定できる制御装置を提供することを目的とする
ものである。
発明の構成
上記の目的を達成するため、本発明の制御装置［ＣＰＵ
から出力されるベクタアドレスのアドレス情報をデコー
ドするデコーダと、そのベクタアドレスの内容を設定す
るスイッチと、そのデコード出力とスイッチで設定しだ
ベクタアドレスの内容を検知しデータラインへデータを
送り返えす論理回路を備えたことを特長とするものであ
り、スイッチの設定によりＣＰＵの割り込みによるベク
タアドレスの読み込み要求に対して、任意の飛び先きア
ドレスを力えることができるものである。
から出力されるベクタアドレスのアドレス情報をデコー
ドするデコーダと、そのベクタアドレスの内容を設定す
るスイッチと、そのデコード出力とスイッチで設定しだ
ベクタアドレスの内容を検知しデータラインへデータを
送り返えす論理回路を備えたことを特長とするものであ
り、スイッチの設定によりＣＰＵの割り込みによるベク
タアドレスの読み込み要求に対して、任意の飛び先きア
ドレスを力えることができるものである。
実施例の説明
第２図は本発明の一実施例における制御装置のベクタア
ドレスの非メモリ化を示すものである。
ドレスの非メモリ化を示すものである。
第２図において、６はＣＰＵ、ＡｉｊＣＰＵｅから出力
されるアドレス群である。７はそのアドレスＡを入力と
してデコード出力Ｃを出すデコーダである。８は飛び先
きアドレスを決めるデータ設定用のスイッチ、９はデコ
ード出力Ｃとスイッチ８の設定により論理演算を行ない
希望の飛び先きアドレス情報をＣＰＵｅのデータライン
Ｂに帰えしてやる論理回路である。
されるアドレス群である。７はそのアドレスＡを入力と
してデコード出力Ｃを出すデコーダである。８は飛び先
きアドレスを決めるデータ設定用のスイッチ、９はデコ
ード出力Ｃとスイッチ８の設定により論理演算を行ない
希望の飛び先きアドレス情報をＣＰＵｅのデータライン
Ｂに帰えしてやる論理回路である。
以上のように構成された本実施例のベクタアドレスの非
メモリ化について以下その動作を説明する。
メモリ化について以下その動作を説明する。
まず、割り込み信号ＩがＣＰＵ６に送られるとこのＣＰ
Ｕｅはその割り込みに応じたベクタアドレスのデータを
読み込む。これはＣ’Ｐ Ｕ ６の種類によって異なる
が、あらかじめ決められている。そこで、とのベクタア
ドレスのアドレス情ＩＩＱが出力された時にこれをデコ
ーダ７が判断し、そのデコード出力Ｃを出力端に出力す
る。この１列では低レベルの出力が出る。そして、あら
かしめスイッチ８て設定されていた情報（スイッチがオ
ン状態であるとそのラインは低レベル）と論理１１ｊｉ
（ぶ？が論理回路９によって行なわれ、この論理回路９
の入力が両方低レベルの時のみその出力が低レベルにな
リ、データラインＢを低レベルにするため、ＣＰＵ６は
データラインＢからそれらの情報を得る。すなわち、こ
れがプログラムの先頭番地になるわけであるが、論理回
路９の出力はオープンコレクタになっているだめデコー
ダ７のデコード出力Ｃが低レベルにならない限りデータ
ラインＢＫは影響を与えない。又、ベクタアドレスが複
数のエリアになっている場合は第２図のデコード出力Ｃ
を他の番地でも出力する端子を設け、スイッチ８と論理
回路９を同じように追加すればよい。
Ｕｅはその割り込みに応じたベクタアドレスのデータを
読み込む。これはＣ’Ｐ Ｕ ６の種類によって異なる
が、あらかじめ決められている。そこで、とのベクタア
ドレスのアドレス情ＩＩＱが出力された時にこれをデコ
ーダ７が判断し、そのデコード出力Ｃを出力端に出力す
る。この１列では低レベルの出力が出る。そして、あら
かしめスイッチ８て設定されていた情報（スイッチがオ
ン状態であるとそのラインは低レベル）と論理１１ｊｉ
（ぶ？が論理回路９によって行なわれ、この論理回路９
の入力が両方低レベルの時のみその出力が低レベルにな
リ、データラインＢを低レベルにするため、ＣＰＵ６は
データラインＢからそれらの情報を得る。すなわち、こ
れがプログラムの先頭番地になるわけであるが、論理回
路９の出力はオープンコレクタになっているだめデコー
ダ７のデコード出力Ｃが低レベルにならない限りデータ
ラインＢＫは影響を与えない。又、ベクタアドレスが複
数のエリアになっている場合は第２図のデコード出力Ｃ
を他の番地でも出力する端子を設け、スイッチ８と論理
回路９を同じように追加すればよい。
発明の効果
以上のように本発明によれば、デコーダとスイッチ及び
論理回路を追加したことによって、ベクタアドレス情報
を１ｙｌＪ単に変更することができ、ＲＯＭ内には処理
用プログラムのみを格納することができ、しかも複数の
プログラムを格納することができる。よって制御プログ
ラムの変更及びＲＯｋｔの有効利用を容易に行なうこと
ができる。
論理回路を追加したことによって、ベクタアドレス情報
を１ｙｌＪ単に変更することができ、ＲＯＭ内には処理
用プログラムのみを格納することができ、しかも複数の
プログラムを格納することができる。よって制御プログ
ラムの変更及びＲＯｋｔの有効利用を容易に行なうこと
ができる。
第１図は従来の制御装置のブロック図、第２図は本発明
の一実施例を示すブロック図である。 ６・・・・ＣＰＵ、７ ・・デコーダ、８・ ベクタア
ドレス設定用スイッチ、９・・論理回路、Ａ・・・・ア
ドレスライン、Ｂ・・・データライン、■・・・割り込
み信号。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 １ ２図
の一実施例を示すブロック図である。 ６・・・・ＣＰＵ、７ ・・デコーダ、８・ ベクタア
ドレス設定用スイッチ、９・・論理回路、Ａ・・・・ア
ドレスライン、Ｂ・・・データライン、■・・・割り込
み信号。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 １ ２図
Claims (1)
- マイクロコンピュータの中央処理装置から出ツノされる
ベクタアドレスのアドレス情報をデコードするデコーダ
と、そのベクタアドレスの内容を設定するスイッチと、
このデコーダから出方されるデコード出力と上記スイッ
チで設定したベクタアドレスの内容を検知し、上記中央
処理装置のデータラインへデータを送り返す論理回路を
備えたことを特徴とする制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16698483A JPS6059442A (ja) | 1983-09-09 | 1983-09-09 | 制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16698483A JPS6059442A (ja) | 1983-09-09 | 1983-09-09 | 制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6059442A true JPS6059442A (ja) | 1985-04-05 |
Family
ID=15841240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16698483A Pending JPS6059442A (ja) | 1983-09-09 | 1983-09-09 | 制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6059442A (ja) |
-
1983
- 1983-09-09 JP JP16698483A patent/JPS6059442A/ja active Pending
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