JPS6057438A

JPS6057438A - 仮想計算機システム制御装置

Info

Publication number: JPS6057438A
Application number: JP58165995A
Authority: JP
Inventors: Toshio Hirozawa; 広沢　敏夫; Masaru Oki; 優大木
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-09-08
Filing date: 1983-09-08
Publication date: 1985-04-03
Also published as: JPH0532772B2; US4814975A; EP0137191A2; EP0137191A3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、仮想計算機システム制御装置に関し、特にベ
ースマシンと動作仕様が異なる仮想計算機動作も実行で
きる仮想計算機システム制御装置に関するものである。

〔発明の背景〕

近年、ディジタル電子計算機の応用分野が拡大するにし
たがって、実メモリの客員の制約を解除したアドレス方
式、つまり仮想記憶方式が使用され、さらにこの仮想記
憶方式の延長として、１つの実計算機を多数のユーザが
同時九使用できる方式、つまり仮想計算機システムが用
いられている。

仮想計算機システムでは、主メモリや入出力装置は勿論
、中央処理装置をも含むすべての資源をユーザ間で共用
することができるように、多数のオペレーティング・シ
ステム（以下Ｏ８）が１つの実計算機（べ−ｙ、　−７
シｙ　（Ｂａｓｅ　Ｍａｃｈｉｎｅ）以下ＢＭ）上で見
かけ上、同時に走行できるようにする。

このため、ＢＭにおける２つの動作モード、つまり特権
モードと非特牛１１モードの動作形態を利用している。

すなわち、一般的には特権モードはＯ８の動作モードに
使用されているが、仮想計算機ｙ　スｙ　ム（Ｖｉｒｔ
ｕａｌＭａｃｈｉｎｅ　Ｓｙｓｔｅｍ　：　Ｖ　Ｍ　Ｓ
　）では、特権モードは特殊な制御プログラムの動作モ
ードとし、Ｏ８を非％横モードで動作させるのである。

この特殊な制御プログラムを、バーチャル・マシン・モ
ニタ（ＶｉｒｔｕａｌＭａｃｈｉｎｅ　Ｍｏｎ１ｔｏｒ
　：　ＶＭＭ）と呼ぶ。

第１図は、通常のＶＭＳの概念図である。

Ｂ　Ｍ　５０１は、特権または非特４刊モードの処理要
求（これはマシン命令とも呼ばれる）を扱うことができ
るベース・マシン・インタフェース５０３をソフトウェ
アに対して提供する。したがって、ＶＭ　Ｍ　５０２は
Ｂ　Ｍ　５０１が提供するベース・マシン・インタフェ
ースδ０３を利用して動作するが、とのＶ　Ｍ　Ｍ　５
０２は各仮想計算機（ＶｉｒｔｕａＪ　Ｍａｃｈｉｎｅ
　：ＶＭ　）　＋７）ＯＳ　５０６’ＰＯＳ　５０７ノ
動作ヲ可能ニｆルタメ、別のベース・マシン・インタフ
ェース５０６を提供することになる。このベース・マシ
ン・インタフェース５０８を実際に提供する機構は、個
々のＶ　Ｍ　５０４とＶ　Ｍ　５０５である。なお、第
１図では、２つの７Ｍしか示していないが、多数個のＶ
Ｍが存在しているのは言うまでもない。

ｏ　Ｓ　５０６　＋　ＯＳ　５０７　ｈ−ｚ、Ｖ　Ｍ　
５０４　トＶ　Ｍ　５０５が提供スるベース・マシン・
インタフェース５０８　’ｔ”用いて動作することにな
り、あたかもＢ　Ｍ　５０１上で動作しているように見
える。

また、ＯＳ　５０６　、．５０７は、ユーザ・プログラ
ム（Ｕｓｅｒ　Ｐｒｏｇｒａｍ　：　Ｕ　Ｐ　）　５１
５〜５１８１Ｃ対して拡張マシン・インタフェース５１
３．　５１４１０１１：スル。

ここで、拡張マシｙ　（Ｅｘｔｅｎｄｅｄ　Ｍａｃｈｉ
ｎｅ　：　Ｅ　Ｍ　）５０９〜５１２とは、ユーザ・プ
ログラムからのあるまとまった機能処理の要求（通常、
スーパバイザ・コールとも呼ばれる）に対する処理を、
Ｏ８ごとにそのＯ８内で実行する機能、および非特権モ
ードのマシン命令等である。したがって、０８５０６と
ＯＳ　５０７とが異なったものであれば、Ｏ８ごとに実
行されるＥ　Ｍ　５ｏ９とＥ　Ｍ　５１１は、当然互い
に異なった機能である。

以上がＶＭＳの動作概念であって、これにより１つのＢ
Ｍ上で複数個の異なったＯ８が見掛上、同時に走行でき
ること忙なる。したがつ１、次のような効果が期待でき
る。（１）稼動しているシステムのサービスを停止する
ことなく、新しく開発されるシステムのデバッグ、ある
いはテストを行うことができる。Ｉｉ）　１個のＢＭで
、複数個の異なりト低下が可能となり、かつハードウェ
ア資源の使用効率が向上する。

ところで、第１図に示すＶＭＳの概念では、ＶＭ　Ｍ　
５０２　カ提供するベース・マシン・インタフェース５
０８　Ｇｔ、、Ｂ　Ｍ　５０１が提供するベース・マシ
ン・インタフェース５０３と機能的に同一であるため、
８Ｍ５０１で実行できるＯ８＋ｉＶＭ５０４．ＶＭ５０
５においても同じように実行できるであろう。したがっ
て、根本的には、ＶＭはそれが使用するＢＭに等価であ
り、機能的に区別できるような差異は存在しない。Ｖ　
Ｍ　Ｍ　５０２は、Ｏ８やＵＰのプログラノ・を各命令
ごとに解釈実行することはしないが、大部分の時間内で
は、プログラムがＢ　Ｍ　５Ｑｌにおいて直接的に実行
することを許可する。しかし、Ｖ　Ｍ　Ｍ　５０２は、
ある種の命令（これは骨相命令であって、動作モードが
特権モードのときに実行できる命令）を検知し、ＶＭＳ
内のシステムの内容の全体的完全性を保証するために検
知した命令を解釈実行して、その解釈・実行が終了した
彼処制御を実行中のプログラムに戻す。したがって、大
部分の命令は、ｖＭＭ５０２の介入なしに直接的に実行
され、’　Ｖ　Ｍ　Ｍ　５０２による解釈・実行が必要
な命令のみ、ＶＭＭ５０２の介入が行われることになる
。

Ｖ　Ｍ　Ｍ　５０２　カ、各Ｖ　Ｍ　５０４　’Ｐ　５
０５　［５１’ｔ　Ｌ　−ＣＢ　Ｍ２Ｏ３のサービスを
行う方法は、通常のマルチプログラム制御方式と同じで
あり、８Ｍ５０１のハードウェア資源を時間的および空
間的に分割して各ＶＭに割当てる。そこで、Ｖ　Ｍ　Ｍ
　５０２は、Ｂ　Ｍ　５０１のハードウェア資源の管理
を容易にするために、資源管理を行う。

第２図は、ＶＭＳにおける主メモリの空間的分割管理の
方法を示す図である。

ＶＭＭは、主メモリ、入出力装置等のハードウェア資源
を空間的に分割して管理し、中央処理装置やマシン命令
の実行にともなう制御レジスタ（Ｃｏｎｔｒｏｌ　Ｒｅ
ｇｉｓｔｅｒ　：ｃ　Ｒ）　５２１　％汎用レジスタ（
Ｇｅｎｅｒａｌ　Ｒｅｇｉｓｔｅｒ　：Ｇ、Ｒ）　５２
２　、浮動小数点レジスタ（Ｆｌｏａｔｉｎｇ　Ｐｏ１
ｎｔ　Ｒｅｇｉｓｔｅｒ　：　Ｆ　Ｐ　Ｒ）５２３、プ
ログラム状態語（Ｐｒｏｇｒａｍ　５ｔａｔｕｓ　Ｗｏ
ｒｄ　：　Ｐ　５Ｗ）５２４、オヨヒタイマ５２５等に
対して時間的に分割して管理する。すなわち、該当する
ＶＭをサービスする際に、時分割的に実のハードウェア
に移すのである。

いま、第２図に示すように、主メモリ５２６を第ルベル
・ストレッジと呼ぶことにすると、第ルベル・ストレッ
ジ５２６内に各ＶＭの制御ブロック５２７を作り、その
制御ブロック５２７内に各ＶＭノｖ　ＣＲ５２８、Ｖ　
Ｇ　ＲｌＶ　Ｆ　Ｐ　Ｒ５２９、ＶＰＳＷ５３０および
タイマー値の格納域を設け、当該■ＭをＢ　Ｍ　５０１
でサービス゛するときに、その値を実のハードウェア資
源であるＣ　Ｒ５２１、Ｇ　Ｒ５２２、ＦＰ　Ｒ５２３
、Ｐ　Ｓ　Ｗ　５２４、タイマー５２５に移す。

一般に、Ｖ　Ｍ　Ｍ　５０２がＶ　Ｍ　５０４等をＢ　
Ｍ　５０１　ニよりサービスするだめの準備処理のこと
を、ディスパッチ（Ｄｉｓｐａｔｃｈ　）処理ともいう
。

一方、主メモリの空間的分割管理には、よく知られてい
る仮想記憶制御方式を用いている。すなわち、ＶＭＭ５
０２は各ＶＭごとに仮想主メモリを間５３１を与え、こ
れを第２レベル・ストレッジとする。この第２レベル・
ストレッジ５３１は、写像変換テーブル（マツピング・
テーブルまたはアドレス変換テーブルとも呼ぶ）　ＲＳ
　Ｔ　（ｌＬｅａｌＳｅｇ−ｍｅｎｔ　Ｔａｂｌｅ）　
＋５３２、ＲＰ　Ｔ　（ＦＬｅａｌ　Ｐａｇｅ　’ｉ’
ａｂｌｅ　）５３３によりＨ埋される。なお、ＶＭ５０
４−のもとで走行するＯ　Ｓ　５０６が仮想記憶方式を
用いている場合には、第２レベル・ストレッジ５３１内
にＶＳＴ（Ｖｉｒｔｕａｌ　Ｓｅｇｍｅｎｔ　Ｔａｂｌ
ｅ　）　５３４、Ｖ　Ｐ　Ｔ（Ｖｉｒ−ｔｕａＪ　Ｐａ
ｇｅ　ＴａＭｅ　）　５３５をそのＯＳ　５０６が作る
ことになる。したがって、ユーザ・プログラム＋１ＶＳ
Ｔ５３４、ＶＰＴ５３５の管理のもとに、第３レベル・
ストレッジ５３６で動作することになる。第３レベル・
ストレッジ５３６がらｆＪｌレベル・ストレッジ５２６
ヘノ写像変換は、Ｖ　Ｓ　Ｔ　５３４、ｖ　ｐ　’ｒＳ
市による変換と、ＲＳ　Ｔ　５３２、Ｉｔ　Ｐ　Ｔ　５
３３による変換の２回を必要とするため、その変換を１
回ですませるように、ＲＳ　’Ｉ’　５３２、Ｉｔ　Ｐ
　Ｔ　５３３と■Ｓ　Ｔ　５３４、Ｖ　Ｐ　Ｔ　５３５
　ヲ？−ジして、シャドウ・テープｋ　Ｓ　Ｓ　Ｔ　（
Ｓｈａａｏｗ　Ｓｅｇｍｅｎｔ　、Ｔａｂｌｅ）　５３
７、ＳＰＴ（５ｈａｄｏｗ　ｐａｇｅ　Ｔａｂｊｅ）５
３８．をＶＭＭ５０２が作り出している。

また、入出力装置の管理も、主メモリの管理方法と同じ
ようにして、ＭＭごとの装置番号と実の装置番号との対
応テーブルが設けられ、空間的分割管理が行われＣいる
。

従来の仮想計ｋＬ　ＩＮシステムは、第２図に示すよう
な溝底であるが、上述の説明からも明らかなように、Ｖ
　Ｍ　Ｍ　５０２のもとで生成されるＶ　Ｍ　５Ｑ４　
。

５０５等は、Ｂ　Ｍ　５０１と同種（ｈｏｍｏｇｅｎｅ
ｏｕｓ　）の仮想ハードウェアを実現している。このよ
うに、ＢＭと同種のＶＭを有するＶＭＳにおいては、前
述の利点、すなわち、サービスと並行したデバッグや１
．複数のＯ８の動作が可能となるが、■Ｍ相互間で異な
った種類の仮想ハードウェアを実現することは不可能で
ある。すなわち、第１図妊おいては、Ｖ　ＭＭ　５０２
ハ、Ｖ　Ｍ　５０４　トＶ　Ｍ　５０５　トノ間に異す
つ光ベース・マシン・インタフェースヲ提供することが
できない。例えば、ＶＭ５０４は８Ｍ５０１　、！ｚペ
ース・マシン・インタフェースカ同１重のもの忙限定さ
れ、またＶ　Ｍ　５０５もＢ　Ｍ　５０１と同種のもの
に限定されてしまい、ＢＡ（５Ｑｌとは全く異なったペ
ース・マシン・インタフェース、あるいは部分的に異な
ったペース・マシン・インタフェースを持つことはでき
ないという欠点がある。従来のＶＭＳでは、ＢＭのもと
で、このＢＭとは異ａ種のマシンで動作するＯ８は動作
できないことである。

また、従来よりＶＭＳの改良が提案されているが、これ
らはいずれもＢＭと同種のマシンの走行性能を向上させ
るものである（例えば、特開昭閃−４２３２６号、特開
昭５７−４７４５１号、特公昭５８−２００６６号各公
報参照）。

しかし、ＶＭＳが各種分野で使用されるようになると、
例えば大型計算機のもとで、この計算機とは特権命令や
ＰＳＷの形式が異なっているミニコンピユータやマイク
ロコンピュータのプログラム、Ｏ８等をＶＭＳとして走
行させたいという要求が高まっている。

〔発明の目的〕

本発明の主な目的は、上記の従来の問題を改善善するた
め、仮想計算機システム内ンとは異なったハードウェア動作仕様を有するバーチャ
ル・マシンを有効に動作させることが可能な仮想計算機
システム制御装置を提供することにある。

また、本発明の他の目的は、ベース・マシンと異種のバ
ーチャル・マシンの動作が可能な場合に、上記ハーチャ
ル・マシンがベース・マシント同種のバーチャル・マシ
ンに比べて同等な処理性能を保証することができる仮想
計社機システム制御装置を提供することＫある。

また、本発明のさらに他の目的は、ペース・マシン・イ
ンタフェースの異なるバーチャル・−ｒシンが仮想計算
機システム内に混在した場合にも、各バーチャル・マシ
ンの走行に矛盾が生じないディスパッチ制御を行うこと
ができる仮想計算機システム制御装置を提供することに
ある。

〔発明の概要〕

上記目的を達成するために、本発明の仮想計算機システ
ム制御装置は、演算制御部、記憶１ｉす御部、主記憶装
置および入出力装置を備えた実計ｎ機で実行される仮想
計算機システムにおいて、上記実計算機とハードウェア
動作仕様の異なる計ｎ機の命令を処理するマイクロプロ
グラムを含めて、マイクロプログラムを複数種類格納す
るためのコントロール・ストレッジと、上記実計算機上
で走行する仮想計算機を識別するレジスタと、上記実計
算機の動作モードを指示するモード・インディケータと
、該モード・インディケータおよび仮想側算機識別レジ
スタにより上記コントロール・ストレッジから各仮想計
算機用マイクロプログラムを自動的に選択し、上記実計
算機の演算制御部内で命令列の処理を実行させる手段を
有することに特徴がある。さらに、本発明の仮想針ｎ機
システムにおげろ前記コントロール・ストレッジは、外
部プログラムにより選択された領域に対し、実計算機と
ハードウェア動作仕様の異なる言１算機を処理するマイ
クロプログラムを含めて、複数個のマ（クロプログラム
を順次書込み、また読出す手段を具備することに特徴が
ある。

〔発明の実施例〕

第３図は、本発明の一実施例を示す電子計算機システム
のブロック構成図である。

第３図には、電子計算機システムの中央処理装置のみが
示されており、主記憶装置１３０以外は記載が省略され
、また入出力装置の接続も省略されている。中央処理装
置は、演算制御部１１０と記憶制御部１２０からなり、
記憶制御部１２０忙は主記憶装置１３０が接続されてい
る。

演９制御部１１０において、１００はマイクロプログラ
ムが格納されるＣ８（コントロール・ストレッジ）制御
回路、１０１は走行中のＶＭを識別するためのＶＭＩＤ
レジスタ、１０２はＣ８制御回路１００内のＣ８格納域
をロケートするためのインデックス−レジスタ（Ｉｎｄ
ｅｘ　Ｒｅｇｉｓｔｅｒ　：　Ｉ　Ｘ　Ｒ）、１０３は
動作モードを表示するモード・インデイケ−タ（Ｍｏｄ
ｅ　Ｉｎｄｉｃａｔｏｒ　：　Ｍ　Ｄ　）、１０４はペ
ース。

マシンとはハードウェア仕様の異なる資源を作り出すロ
ーカル・ストレッジ（Ｌｏｃａｌ　Ｓｔｏｒａｇｅ　：
　ＬＳ）、１０５は演算回路である。

記憶制御部１２０において、１２１は論理アドレスと物
理アドレスの対応対を格納しているＴ　Ｌ　Ｂ（Ｔｒａ
ｎｓ　１ａｔｉｏｎ　Ｌｏｏｋ−ａｓｉｄｅ　Ｂｕｆｆ
ｅｒ　）　、１２２　はＴＬＢを制御するためのＴＬＢ
制御装置、１２３はＴＬ　Ｂ　１２１内に論理アドレス
に対応する物理アドレスが存在しなかったときに、第２
図に示すアドレス変換テーブルを用いて物理アドレスを
計算するＤＡＴ装置（Ｄｙｎａｍｉｃ　Ａｄｄｒｅｓｓ
　Ｔｒａｎｓｌａｔｉｏｎ　）、１２４は主記憶装置１
３０のバッファ制御装置であって、主記憶装置１３０内
で頻繁に使用されるデータを格納しており、バッファ・
ストレッジ（図示省略）を含んでいる。

先ず１．通常の動作モードのとき、つまり第１図に示す
Ｂ　Ｍ　５０１がＶＭＳのモードで動作しないときの動
作を説明する。このときには、モード・インディケータ
１０３の値は“０”であり、またＶＭＩＤレジスタ１０
１、インデックス・レジスタ１０２はいずれも意味を持
たない。

モード・インディケータ１０３の出力が、信号線Ｌ　１
００　を介してＣ８制御回路１００に入力する。Ｃ８制
御回路１００では、モード・インディケータ１０３の出
力信号により通常のＢＭでの動作であることを認識し、
それに対応するマイクロプログラムが格納されているＣ
８領域を位置付ける。そのＣ８領域内のマイクロプログ
ラムは、主記憶装置１３０から命令を読み出すために、
記憶制御部１２０内の１’　Ｌ　Ｂ制御装置１２２に信
号線Ｌ１０１を介して命令のアドレスを送出する。ＴＬ
Ｂ制御装置１２２では、送られてきたアドレスを使用し
てＴＬＢ１２１を参照する。Ｔ　Ｌ　Ｂ　１２１には、
論理アドレスに対応する主記憶装置１３０内の物理アド
レスが格納されているが、もし、論理アドレスに対応す
る物理アドレスが割当てられていない場合には、そのＴ
　Ｌ　Ｂ　１２１には登録されていないので、参照でき
ない。なお、論理アドレスから物理アドレスへの変換方
法、およびＴ　Ｌ　Ｂ　１２１内の形式等については、
本発明者等による先願である「記憶制御装置」を参照さ
れたい（特公昭５７−４０５８４号公報）。

Ｔ　Ｌ　Ｂ　１２１に該当する論理アドレスが登録され
ていなければ、信号線Ｌ１０２を介してＤ　Ａ　Ｔ　１
２３にそのアドレスを送り、物理アドレスへのアドレス
変換を起動する。このアドレス変換は、第２図に示すア
ドレス変換テーブル５３２　、　５３３を用いて行われ
る。ＤＡＴ装置１２３でのアドレス変換が終了したなら
ば、その論理アドレスと物理アドレスとが信号ｍ　Ｌ　
１０３を介してＴＬＢ制御装置１２２に送られ、ＴＬ８
１２１に書込まれる。なお、ＤＡＴ装置１２３がアドレ
ス変換の動作を行うときには、第２図に示すアドレス変
換テーブル５３２．　５３３をアクセスするために、信
号線Ｌ　１０！　、Ｌ　１０５を介してバッファ制御装
置１２４とデータの授受を行う。

具体的には、信号線Ｌ１０４に主記憶装置１３０内のメ
モリ・アドレスを送出すると、バッファ制御装置ｌｌ　
１２４は、制御装置１２４内のバッファ・アドレス・ア
レイ（図示省略）を参照し、バッファ・ストレッジ（図
示省略）にデータがあるか否かを調べ、バッファ・スト
レッジにデータがあれば、そのデータを読出して、信号
線Ｌ　１０５を介しＤＡＴ装置１２３に返送する。バッ
ファ・ストレッジにデータがなければ、主記憶装置１３
０がら信号線Ｌ　１０６を介して読出してくる。

Ｔ　Ｌ　Ｂ制御装置１２２は、上述した方法により得た
命令の物理アドレスを、信号線Ｌ　１０７を介してバッ
ファ制御装置１２４に送る。バッファ制御装置１２４は
、先に述べた動作方法により、この物理アドレスのデー
タを読出し、このデータを信号線Ｌ１０８を介してＣＳ
　ｉｉ＋ｌＪ御回路１００に送出する。

Ｃ８制御回路１００円のマイクロプログラムは、当該命
令のオペランド・アドレスを計算し、再び記憶制御部１
２０に対してオペランドパアドレスに対応する物理アド
レスのデータを要求する。そのオペランドのデータが信
号ｉ　Ｌ　１０８を介して戻されると、ｃｓｌｔｌｊ御
回路１００は当該命令の命令コード（０ｐｅｒａｔｉｏ
ｎ　Ｃｏｄｅ）とともに、そのデータを信号ｆｔＱ　Ｌ
　１０９を介して演算回路１０５に送出する。

演算回路１０５では、当該命令コード、例えば加算処理
、減算処理あるいはデータの格納処理等の命令コードに
もとづいた演算を行う。このとき、必要に応じてローカ
ル・ストレッジ１０４を、作業領域として使用する。演
算の結果は、信号線Ｌ１１０を介してＣ３制御回路１０
０へ報告され、Ｃ８制御回路１００内のマイクロプログ
ラムはＰ　Ｓ　ＷＶｃ演算結果の状態を設定したり、次
の命令アドレス（Ｎｅｘｔ　Ｉｎ５ｔｒｕｃｔｉｏｎ　
Ａｄｄｒｅｓｓ　：　Ｎ　Ｉ　Ａ　）を設定したりする
処理を行った後、次に実行すべき命令のアドレスを割算
して、再び元の動作に戻る。なお、演算回路１０５は、
信号線Ｌ１１１を介してデータを主記憶装ｆｄ　１３０
内番（格納したり、あるいは信号線Ｌ１１２を介して論
理アドレスを物理アドレスに変換する要求も行う。

以上が通常のＢ　Ｍ　５０１における動作であって、こ
れは第１図に示す従来のＶＭＳ、つまりＶＭ５０４やＶ
　Ｍ　５０５のハードウェア動作仕様がＢ　Ｍ　５０１
と同種である場合の動作と同じである。

本発明は、Ｖ　Ｍ　５０４、Ｖ　Ｍ　５０５等がＢへ４
５０１との間でハードウェア動作仕様の異なるときのＣ
８制御回路１０００制御方法、および走行中のＶＭを識
別するＶ　Ｍ　Ｉ　ＤレジスタｌＯ１、動作モードを表
わすモード・インディケータ１０３の設置に特徴がある
。

本発明の新しい構成要素であるＣ８制御回路１００の内
部構成およびその制御方法を説明する前に、Ｖ　Ｍ　５
０４、Ｖ　Ｍ　５０５　等力Ｂ　Ｍ　５０１　ｄ）　ハ
）”　ウェア動作仕様と異なる例について、説明する。

第４図（ａ）は、Ｂ　Ｍ　５０１が拡張モード（Ｅｘｔ
ｅｎｄｅｄＣｏｎｔｒｏｌ　Ｍｏｄｅ　二Ｅ　Ｃモード
）のときのｐｓｗ形式図、第４図（ｂｌｃｔ　Ｂ　Ｍ　
８０１が基本モード（ＢａｓｉｃＣｏｎｔｒｏｌ　Ｍｏ
ｄｅ　：　Ｉ）　Ｃモード）のときノＰ　Ｓ　Ｗ形式図
である（Ｍ−シリーズと呼ばれるＨＩＴＡＣＭ　１８０
．Ｍ−２００Ｈ，Ｍ−２８０型電子計算機等で採用され
ているＰＳＷの形式）。

一方、Ｅ−シリーズと呼ばれるＨＩＴＡＣｇ−８００型
電子泪算機でのＰＳＷ形式は、ダｃ５図に示すようなピ
ッ）４’？？成であり、これは第４図（ｂ）の基本モー
ドの形式と似ているにもかかわらず、仮想記憶制御方式
によるρ作を伴で。なお、Ｅ−８００型計Ｓ機の命令形
式は、特殊な’ＩＷ権命令を除いてＭ−シリーズ型電子
計算機と同一である。

ｍ６図は、マイクロコンピュータにおける制御レジスタ
類を示す図で、これらはＰＳＷに相当スるものであり、
プログラム・カウンタ１３１、ステータス・レジスタ１
３２、インクラット・ステータス・レジスタ１３３およ
びアキュムレータ１３４が示されている。なお、アキュ
ムレータ１３４は、第３図に示す演算回路１０５内に含
まれている。

第０図のプログラム・カウンタ１３１は、第４図、第５
図のＮｅｘｔ　Ｉｎ５ｔｒｕｃｔｉｏｎ　Ａｄｄｒｅｓ
ｓ　（Ｎ　Ｉ　Ａ　）１３５に対応しており、ステータ
ス・レジスタ１３２は、第４図、第５図のＣ、Ｃ（Ｃｏ
ｎｄｉｔｉｏｎ　Ｃｏｄｅ　）や、主記憶装置１３０内
のＰ　Ｓ　Ａ　（Ｐｒｅｆｉｘｅｄ　ＳｔｏｒａｇｅＡ
ｒｅａ　）　の特定番地（図示省略）に相当する。また
、インタラブジョン・ステータス・レジスタ１３３は、
第４図、第５図のＩｎｔｅｒｒｕｐｔｉｏｎ　Ｃｏｄｅ
１３７に相当する。なお、ｍ４図（ａ）におゆるＥＣモ
ードでは、Ｉｎｔｅｒｒｕｐｔｉｏｎ　Ｃｏｄｅｄ！主
記憶装置１３０内のＰＳＡの特定番地に作られている。

いま、第１図に示すＢ　Ｍ　５０１が第４図ｔａｇ、　
（ｂ）におけるハードウェア動作、つまりＭ−シリーズ
のハードウェア動作仕様のマシンであるものとし、ＶＭ
５０４あるい）！ＶＭ５０５ｔ、ｍ５図に示ｆＥ−シリ
ーズのマシン、あるいは第６図に示すハードウェア動作
仕様のマイクロコンピュータ等として動作させようとし
た場合、従来のＶＭＳでヲマ動作できない。

これに対して、本発明では、第３図に示すＣ８制御回路
１００内に特殊な制御回路を組込ませることによって、
８Ｍ５０１とハードウェア動作仕様が異なるマシン、つ
まり異機種のマシンでもＶＭ５０４やＶ　Ｍ　５０５の
もとで動作できる。また、上記動作を円滑に行わせるた
め、各種の制御レジスタ類も付加されている。

第７図は、本発明の一実施例を示すＣ８制御回路の構成
図である。

第７図において１．ＶＭＩＤレジスタ１０１とインデッ
クス・レジスタ１０２とモード・インディケータ１０３
以外の部分が、Ｃ８制御回路の内部構成である。

第７図において、１はマイクロプログラムが格納されて
いるＣ　Ｓ　（Ｃｎｎｔｒｏ／　Ｓｔｏｒａｇｅ　）で
あって、複数個の種別のマイクロプログラムを格納でき
るよ５にマルチ構成となっている。第７図では、番号Ｏ
から番号７までの８種類の異なった種別のマイクロプロ
グラムが格納されているが、その個数は容易に拡張可能
である。２はマイクロプログラムをＣ８ｌ内に格納する
ときのマイクロプロクラム・データ・レジスタ（ＣＩ’
ｔＥＧＩＮ）、３はＣＳｌ内のアドレス付けするための
アドレス・レジスタ（Ｃ８ＡＩｉＬ）、牛は＋１回路、
凸はｃｓｌから読出されたマイクロ命令をセットするた
めのマイクロ命令レジスタ（ＣＲＥＧ）、６はマイクロ
プログラムの種類を選択するためのセレクタ（ＳＥＬ）
、７．８はケート回路、９はオア回路、ｌｏはデコーダ
、１１はゼロ発生回路、１２はＶＭＩＤレジスタ１０１
をプログラムから参照したときに、その値を応答するた
めの作業レジスタ（ＶＭＩＤＭ）である。また、１０１
〜１０３は、第３図の同一符号と同じレジスタを示して
おり、それぞれＶＭＩＤレジスタ、インデックス・レジ
スタ、モード・インディケータである。

第７図において、Ｃ８１のマイクロプログラム群は、番
号０から番号７までアドレス付げされており、これらの
うち番号ＯのマイクロプログラムはＢ　Ｍ　５０１のハ
ードウェア動作仕様の命令を処理するものであり、Ｂ　
Ｍ　５０１で動作するＶ　Ｍ　Ｍ　５０２や、あるいは
Ｂ　Ｍ　５０１で動作するときにはモード・インディケ
ータ１０３の値が“０″となるので、この値がデコーダ
１０を経て信号！Ｌｌを介し番号Ｏのマイクロプログラ
ムが強制的にアドレス付げされる。

アドレス付げされたｃｓ１’Ｈのマイクロプログラム群
は、アドレス・レジスタ（Ｃ８ＡＲ）３で当該番地がロ
ケートされ、マイクロ命令レジスタ（ＣＲＥＧ）５に読
出される。マイクロ命令レジスタ５に保持されたデータ
の一部は、必要に応じて線Ｌ２を介した信号となり、ア
ドレス・レジスタ３の値を変更する。通常のマイクロプ
ログラム処理では、＋１回路舎によりアドレス・レジス
タ３の値が増加する。

マイクロ命令レジスタ６に保持されたマイクロ命令は、
信号線Ｌ３を介して演算回路１０５および演算制御部１
１０の各回路に送出され、各種処理を実行させるために
電子計算機システム内の各種回路を駆動する。具体的に
は、第３図で説明したように、各マシン命令の動作仕様
にもとづいた処理を行う。

次に、電子計算機システムがＶＭＳの動作モードで動作
する場合には、そ−ド・インディケータ１０３の値がｌ
”となるため、デコーダ１０の出力信号線Ｌ４を介して
この値が送出され、ゲート回路７を開く。このときのＣ
８ｌ内のＣ８番号は、ＶＭＩＤレジスタ１０１の第２９
ビツト目から第３１ビツト目までの３ビツトの値が信号
線Ｌ　５を介して送出され、オア回路９を経てセレクタ
６により、Ｃ８ｌのマイクロプログラム群の中の１つが
位置付けされる。したがって、ＶＭＩＤレジスタ１０１
の第２９ビツト目から第３１ビツト目までの値がＣ８ｌ
内の１つのマイクロプログラムを位置付けるための番号
を意味していることになり、この値が“０”の場合には
、Ｖ　Ｍ　５０４はＢ　Ｍ　５０１と同一のハードウェ
ア動作仕様を有するマシンということになる。

Ｖ　Ｍ　５０４がＢ　Ｍ　５０１とハードウェア動作仕
様が異なっている場合には、ＶＭＩＤレジスタ１０１の
第２９ビツトから第３１ビツトまでの値は“１”〜“７
″の１つであり、この番号に対応したＣ８ｌ内のマイク
ロプログラムが実行される。すなわち、第５図および第
６図に示すマシン特性の動作を行うマイクロプログラム
をＣ８ｌ内に格納しておくことにより、８Ｍ５０１と異
種のハードウェア動作が可能になる。

第７図に示すＶＭＩＤレジスタ１０１がプログラムから
参照された場合には、ゼロ発生回路１１により第２９ビ
ツト目から第３１ビツト目までを強制的に“０″にして
作業レジスタ（ＶＭＩＤＭ）１２忙設定し、このレジス
タ１２の値を参照したプログラムに渡す。

次に、Ｃ８１の中のマイクロプログラム群の１つを読出
したり、あるいはマイクロプログラム群の１つを格納す
るための動作を説明する。

先ｒ１読出し動作の場合について述べる。このとき、例
えばモード・インディケータ１０３の値は“２″となっ
ているものとする。モード・インディケータ１０３の値
は、デコーダ１０によりデコードされ、信号線Ｌ６の信
号が“１”となる。この信号線Ｌ６の信号はゲート回路
８を開くための契機信号となるため、インデックス・レ
ジスタ１０２の値がアンド回路８、オア回路９を通り、
セレクタ（ＳＥＬ）６に送られ、セレクタ６を駆動して
Ｃ８ｌ内の番号Ｏから番号７までのマイクロプログラム
の１つを選択する。なお、インデックス・レジスタ１０
２には、Ｃ８ｌ内の選択番号が演算制御部１１０により
格納されている。

次に、アドレス・レジスタ３が初期化されて、アドレス
・レジスタ３がポイントするマイクロ命令がＣ８ｌから
読出され、マイクロ命令レジスタ５にセットされた後、
信号線Ｌ３を介して第３図に示す演算制御部１１０ある
いは演算回路１０５に送出される。マイクロ命令の値は
、最−後忙プログラムが指定した主記憶装置１３０内の
ある領域に格納される。

それ以後、Ｃ８ｌ内の選択されたマイクロプログラムが
終了するまで、アドレス・レジスタ３の値を順次＋１ず
つ加算して、上述の処理を繰返えす。

次に、書込み動作の場合忙ついて述べる。

マイクロプログラムをＣ８ｌ内に書込むには、主記憶装
置１３０から読出したデータを、ｃｓｌのマイクロプロ
グラム群のいずれか１つに書込むことになる。Ｃ８１の
マイクロプログラム群の中の１つを選択する方法は゛、
読出し動作の場合と同じようにして、インデックス・レ
ジスタ１０２の内容忙より決定される。Ｃ８１群内のい
ずれか１つが選択されると、アドレス・レジスタ３が初
期化される。主記憶装置１３０から読出されたデータは
線Ｌ１０８を介してＣ８制御回路１００に送られ、マイ
クロプログラム・データ・レジスタ２に保持されており
、このデータはアドレス・レジスタ３がポイントする領
域忙格納される。次忙、アドレス・レジスタ３の値は＋
１回路４によって増加され、一方のマイクロプログラム
・データ・レジスタ２のデータも主記憶装置１．３０が
ら新しいデータを受取ツ”Ｃ’、’ル。なお、主記憶装
置１３０へのアクセス方法は、第３図で説明した方法と
同じである。

このよう忙して、複数個のマイクロプログラム格納領域
を有するＣ８１の制御および各格納領域内の管理が行わ
れることになる。なお、ＶＭＩＤレジスタ１０１へのデ
ータのセットは、ＬＯＡＤＶＭＩＩ）、ＩＮ　Ｅ　Ｆ　
Ｖ　Ｍ　Ｉ　Ｄノ各命令１ｃ　ヨ’）　ｒ’Ｊｂｔｔ、
モード・インディケータ１０３へのアクセスは、ＳＥＴ
ＭＯＤト】命令により行われる。また、ｃｓｌへのマイ
クロプログラム群の各命令の読出し／格納ｆｆ、、ＲＥ
　Ａ　Ｄ　ＣＷ、　Ｓ　Ｔｏ　ＲＥ　ＣＷ　ｆ）各命令
によって行われる。ここで、ＬＯＡＤ　ＶＭＩＩ）命令
は、ＶＭＩＤレジスタ１０１にＶ　Ｍの識別情報をロー
ディングする命令、）ＩＥＦ　ＶＭＩＤ命令は、ＶＭＩ
Ｄレジスタ１０１の値を作業レジスタ（ＶＭＩＤＭ）１
２を経由してプログラムに教える命令、ＳＥＴＭＯＤＥ
命令はモード・インディケータ１０３に値をセットする
命令、ＲＥＡＤ　ＣＷ命令はマイクロ命令の読出し命令
、５ＴＯＦＬＥ　ＣＷ命令はマイクロ命令の書込み命令
である。そして、これらの命令は、８Ｍ５０１のみで実
行可能である。

次に、第１図忙示すＢ　Ｍ　５０１のＶ　Ｍ　Ｍ　５０
２が、第７図に示すＣ８制御回路を用いて各ＶＭのダイ
スパッチ制御を行う方法について説明する。

第８図は、Ｖ　Ｍ　Ｍ　５０２が各Ｖ　Ｍ　５０４　、
５０５の走行を管理するために、主配管、は装＠１３０
内圧作成している管埋清報ブロックの関係を示す図であ
る。

第８図において、２１．２２は各ＶＭの走行を管理する
ための制御ブロック（ＶＭＬＩＳＴ）であり、これは各
Ｖ　Ｍ　５０４　、　５０５ごとに作成される。

２３は、ＶＭ５０４の特性やハードウェア・レジスタ類
を格納しておくだめの制御ブロック（ＶＭＣＢ）、２４
は、シーＹトウーテープ／ｌ／（ＳＳＴ、５ＰＴ）の領
域、２５は第２図に示す第２レベル・ストレッジ５３１
を管理ｆτためのアドレス変換テーブル（Ｒ８Ｔ、ｒＬ
ｆ’Ｔ）の領域、２６は第３レベル・ストレッジ５３０
を！埋するためのアドレス変換チー７’ル（ＶＳＴ、Ｖ
ＰＴ）の領域、２７は入出力装置に関する仮想装置と実
装置との対応テーブル（ＣＨＴＩ３．ＤＶ’ｒＢ　）（
７）Ｉｌ［”ある。ナオ、領域２６は、ＶＭ５０４で走
行するＯ８が仮想記憶方式を用いている場合に確保され
るものであって、第２レベル・ストレッジ５３１内に作
られる。その他の領域２１〜２５．２７は、第２図に示
す第ルベル・ストレッジ５２６内に作られる。

制御７’　ａ　ツク２１　ｋ’ｓ、Ｖ　Ｍ　５０４．　
Ｖ　Ｍ　５０５　ＩＩする制御ブロック類のアドレスが
格納されており、各ＶＭのルート情報となる。また、第
８図に示すように、制御ブロック２１．２２相互間は精
舎されており、８Ｍ５０１で走行中のＶＭに対応する制
御ブロック２１）’！、作業レジスタ（Ｖ　Ｍ　１１）
　Ｍ　）１２からポイントされている。作業レジスタ１
２の第２９ビツト目から第３１ビツト目までは“０″と
なっているので、制御ブロック２１　ｇ　２２　％は主
記憶装置１３０内で８バイト境界に格納されている。

制御ブロック２３におけるＶＭ特性２８には、Ｖ　Ｍ　
５０４のタイプや第７図に示すＣ８ｌ内のマイクロプロ
グラム群中の使用番号が設定されている。

したがって、ＶＭＩＤレジスタ１０１の第０ビツト目か
ら第２８ビツト目までは制御ブロック２１のアドレス、
第２９ビツト目から第３１ビツト目までは制御ブロック
２３内のＶＭ特性２８から得た使用マイクロプログラム
番号が、それぞれ格納されている。

制御ブロック２３内には、第８図に示すように、Ｂ　Ｍ
　５０１で走行スるＶ　Ｍ　５０４のハードウェア情報
、すなわち具体的には制御レジスタ、汎用レジスタ等が
格納されており、Ｖ　Ｍ　Ｍ　５０２　Ｋよりディスパ
ッチされるときに、８Ｍ５０１Ｃ移される。

なお、制御ブロック２３内のＶＭハードウェア情報格納
領域２９は、走行するＶ　Ｍ　５０４がベース・マシン
Ｂ　Ｍ　５０１とハードウェア動作仕様が異なるとき、
例えばＨＩＴＡＣＭ−シリーズのＢ　Ｍ　５０１上で、
ＨＩ　ＴＡＣＥ−８００あるいはマイクロコノピュータ
等のようなマシンを動作させるときに、当該マシンのハ
ードウェア情報を格納するために使用される。具体的に
は、領域２９に、第５図のｐｓｗ、第０図のプログラム
・カウンタ（ＰＣ）１３１、アキュムレータ（Ａ　ＣＣ
）　１３４、ステータス・レジスタ１３２、インタラシ
ト・ステータス・レジスタ１３３およびＶ　Ｍ　５０４
のハードウェア・レジスタ類等である。これらの情報は
、当該ＶＭのマシン命令を実行するどきに、第３図に示
すローカル・ストレッジ１０４に移され、マイクロプロ
グラムにより処理される。制御ブロック２３のポインタ
・リストは、シャドウ・テーブル、アドレス変換テーブ
ル等の領域２４〜２７の各アドレスをポイントする。

第９図は、本発明におけるＶ　Ｍ　Ｍ　５０２のディス
パッチ処理のフローチャートである。

第３図、第７図および第８図を参照しながら、第９図の
フローチャートを説明する。

先ス、モード・インディケータ１０３の値を“０″にす
ることにより、第７図のＣ８ｌ中の第０番目のマイクロ
プログラムが選択される（処理４１）。

したがって、この処理４１以降の■ＭＭ５０２の動作は
、ペース・マシンＢ　Ｍ　５０１のハードウェア動作仕
様と同じになる。

次に走行させるべきＶＭを選択するため、制御ブロック
２１．２２％の状態を調べて、走行させるべきＶＭを、
■ＭＩＤレジスタ１０１に設定する。

このとき、作業レジスタ（ＶＭＩＤＭ）１２の第２９ビ
ツト目から第３１ビツト目までには、制御ブロック２３
内のＶＭの特性２８より得たＣ８１のマイクロプログラ
ム番号が設定される（処理４２）。

次に、第８図に示す制御ブロック２３をロケートすると
ともに、制御ブロック２１のアドレスを制御レジスタに
セットする（処理４３．処理４４）。

次に、処理４５では、制御ブロック２３内のＶＭの特性
２８を調べることにより、当該Ｖ　Ｍ　５０４がＢ　Ｍ
　５０１と同じノ・−ドウエア動作仕様であれば、処理
４６．４７を実行し、またＶ　Ｍ　５０４が１３Ｍ５０
１と異なるハードウェア動作仕様であれば、処理４８．
４９を実行する。

処理４０は、制御ブロック２３内に格納されているハー
ドウェア情報をＢ　Ｍ　５０１の７１−ドウエア資源に
移す処理であり、また処理４７は、走行させるＶ　Ｍ　
５０４に対して仮想化した主記憶装置の領域を割当てる
ため、アドレス変換テーブルのアト。

レスを制御レジスタにセットする。

これに対して、処理４８、処理４９は、走行させるＶ　
Ｍ　５０４のハードウェア動作仕様が８　Ｍ　５０１と
異なっているときの処理であるが、処理４８は処理４７
と同一の処理となる。これは、走行させるべきＶ　Ｍ　
５０４に割当てる主記憶装置１３０の仮想化方法、つま
り主記憶装置１３０の空間的分割方法は、８Ｍ５０１と
同種のマシンに割当てる方法と同一であるためである。

したがって、処理４７と処理４８を一緒にして、処理４
５の前段で実行してもよい。

次の処理４９は、当該Ｖ　Ｍ　５０４のノ・−ドウエア
動作仕様にもとづく命令の処理をマイクロプログラムが
実行できるように、制御ブロック２３のノ）−ドウエア
情報格納領域２９をロケートしておき、実行するマイク
ロプログラムがそのノＡ−ドウエア情報をローカル・ス
トレッジ１０４に移してこれを処理する。なお、図示省
略されているが、ローカル・ストレッジ１０４に移され
たハードウェア情報は、■ｒ〜Ｎ５０４の走行中にはロ
ーカル・ストレッジ１０４内に存在するが、８Ｍ５０１
での動作が他のＶＭ５０５あるいはＶ　Ｍ　Ｍ　５Ｃ１
２Ｋ移るときには、再び制御ブロック２３内に戻される
。

最後に、モード・インディケータ１０３の値を°“１”
にすることにより、ディスパッチ処理は終了する。

この処理が終了することにより、第７図に示すＣ８制御
回路が動作し、当該ｖＭのノ・−ドウエア動作仕様に対
応するマイクロプログラムが選択される。

なお、第７図のＣ８１には、第０番〜第７番の最大８鍾
類のマイクロプログラムが格納できるよ５＆Ｃ措成され
ているが、これは８個のＶＭが走行できることを意味す
るものではなく、各ＶＭ間でマイクロプログラムが共用
される場合も考慮すると、走行できるＶ　Ｍの個数に制
限はない。

Ｖ　Ｍ　Ｍ　５０２がディスパッチ処理を行うことによ
って、各■Ｍ５０４，５０５等の走行が矛盾なく行える
。スナわち、８Ｍ５０１のハードウェア動作仕様と異な
る動作仕様のマシンが走行するときには、そのマシンに
対応するマイクロプログラムが選択され、そのハードウ
ェア情報がローカル・ストレッジ１０４に移されている
。第６図の例で４１．８Ｍ５０１のもとでマイクロコン
ピュータが動作することになる。このマイ−クロコンピ
ユータは、グログラム・カウンタ（Ｐ　Ｃ）　１３１を
従来の次命令アドレス（Ｎ　Ｉ　Ａ　）　１３５に相当
させ、プログラム・カウンタ１３１がポイントする命令
を主記憶装置１３０から取出す。なお、主記憶装置１３
０へのアクセス方法は、第３図で説明した方法と同じで
ある。

また、マイクロコンピュータの命令の処理については、
アキュムレータの概念がまだ残っており、アキュムレー
タと主記憶装置から読出された値との加算、減算等や、
アキュムレータとレジスタの値との加算、減算等がある
。これらに対しては、第６図に示したように、アキュム
レータ（ＡＣＣ）１３４、ステータス・レジスタ１３２
等を設定して動作する。すなわち、ローカル・ストレッ
ジ１０４にアキュムレータ１３４の領域を設けて、この
領域１３４の値と主記憶装置１３０の値との演算を行い
、演算結果の状態（例えば、オーバフロー、キャリーの
発生状態等）は、ステータス・レジスタ１３２に設定す
るようにして処理を進めることになる。

〔発明の効果〕

本発明によれば、マイクロプログラムの格納領域を複数
個用意し、この中に１３Ｍのハードウェア動作仕様と異
なる仕様のＶＭの動作を行うマイクロプログラムも格納
し、さらに走行するＶＭを識別する情報にもとづいて、
上記マイクロプログラムを自動的に選択できるようにし
たので、ＢＭと異なるハードウェア動作仕様を有するＶ
Ｍを有効に動作させることができ、かつＩ３Ｍと同一の
ハードウェア動作仕様を有するＶＭに比べ、同等な処理
性能を得ることができ、しかもＢＭと同一および異なる
ハードウェア動作仕様を有するＶＭが混在している場合
にも各ＶＭが矛盾なく走行できる。

【図面の簡単な説明】

第１図は通常の仮想計算機システムの概念を示す図、第
２図は仮想計算機システムにおける主記憶装置の空間的
分割管理の方法を示す図、第３図は本発明の一実施例を
示す電子計算機システムのブロック構成図、第４図はベ
ース・マシンのプログラム状態語（ｐｓｗ）の形式を示
す図、第６図はベース・マシンと異なるハードウェア動
作仕様のマシンのＰＳＷの形式を示す図、第６図はマイ
クロコンピュータ等の・・−ドウエア制御情報を示す図
、第７図は本発明の一実施例を示すＣ８制御回路のブロ
ック図、第８図は本発明の一実施例を示す仮想計算機モ
ニタの各仮想計算機走行管理用の制御情報ブロックの関
係図、第９図は本発明の一実施例を示す仮想計算機モニ
タ忙おけるディスパッチ処理のフローチャートである。１：コントロール・ストレッジ（Ｃ８）、２：マイクロ
プログラム・データ・レジスタ（ＣＩＬＥＧＩＮ）、３
ニアドレス・レジスタ（Ｃ８ＡＲ）、４：＋１回路、５
二マイクロ命令レジスタ（ＣＲＥＧ）、６：セレクタ（
ＳＥＬ）、７，８：ゲート回路、９：オア回路、ｌＯ：
デコーダ、ｌｌ：ゼロ発生回路、ｌＱｌ　：　Ｖ　Ｍ　
Ｉ　Ｄレジスタ、１０２：インデックス・レジスタ（Ｉ
ＸＲ）、１０３：モード・インディケータ（ＭＤ）。

Claims

【特許請求の範囲】＜１）演算制御部、記憶制御部、主記憶装置および入出
力装置を備えた実計算機で実行される仮想計算機システ
ムにおいて、上記実計算機とハードウェア動作仕様の異
なる計算機の命令を処理するマイクロプログラムを含め
て、マイクロプログラムを複数種類格納するためのコン
トロール・ストレッジと、上記実計算機上で走行する仮
想計算機を識別するレジスタと、上記実計算機の動作モ
ードを指示するモード・インディケータと、該モード・
インディゲータおよび仮想計算機識別レジスタにより上
記コントロール・ストレッジから各仮想計算機用マイク
ロプログラムを自動的に選択し、上記実計算機の演算制
御部内で命令列の処理を実行させる手段を有することを
特徴とする仮想計算機システム制御装置。（２）　前記コントロール・ストレッジは、外部フロダ
ラムにより選択された領域に対し、実計算機とハードウ
ェア動作仕様の異なる計算機を処理するマイクロプログ
ラムを含めて、複数個のマイクロプログラムを順次書込
み、また読出す手段を具備することを特徴とする特許請
求の範囲第１項記載の仮想針ｎ、！ＪＡシステム制御装
置。（３）前記マイクロプログラムの自動選択および処理実
行手段は、実計算機とハードウェア動作仕様の異なる仮
想計算機の命令処理を実行する際に、主記憶装置内忙準
備された上記仮想計算機のハードウェア情報を演算制御
部内のローカル・ストレッジに移して、上記仮想針ｎ機
の命令処理を実計算機と同じように実行することを特徴
とする特許請求の範囲第１項または第２項記載の仮想計
算機システム制御装置。（４）前記マイクロプログラムの自動選択および処理実
行手段は、実計算機とハードウェア動作仕様の異なる仮
想計算機、および実計算機とハードウェア動作仕様の同
一な仮想針８機が混在して、実計算機上を走行する場合
でも、矛盾なく処理が行われるように、主記憶装置内に
仮想計算機ごとのハードウェア情報テーブル類と、該テ
ーブル類を制御するための制御プログラムを格納してい
ることを特徴とする特許請求の範囲第１項、第２項また
は第３項記載の仮想！を算機システム制御装置。（５）前記マイクロプログラムの自動選択および処理実
行手段は、先ずモード・インディケータの値を設定した
後、走行させるべき仮想計算機の／Ｓ　−ドウエア情報
テーブル類のアドレスを設定し、該テーブル類からコン
トロール・ストレッジ内のエン）　ＩＪ番号を得て該番
号を仮想計算機識別レジスタに設定し、該仮想計算機の
テーブル類をロケートシ、バードウェア情報テーブル類
のアドレスを制御レジスタに設定することを特徴とする
特許請求の範囲第１項、第２項、第３項または第４項記
載の仮想計算機システム制御装置。（６）前記マイクロプログラムの自動選択および処理実
行手段は、実計算機とノ・−ドウエア動作仕様が同一か
否かにかかわらず、ノ・−ドウエア情報テーブル内のポ
インタ・リストからアドレス変換テーブルのアドレスを
制御レジスタに設定することを特徴とする特許請求の範
囲第１項〜第牛項または第５項記載の仮想計３１機シス
テム制御装置。（７）前記マイクロプログラムの自動選択および処理実
行手段は、仮想計算機がマイクロコンピュータやパーソ
ナル・コンピュータの場合には、演算制御部内のローカ
ル・ストレッジにアキュムレータの領域を設けて、該ア
キュムレータの値と主記憶装置の値の演算を行い演算結
果の状態をステータス・レジスタ領域に設定することを
特徴とする特許請求の範囲第１項〜第５項または第６項
記載の仮想割算機システム制御装置。