JPS6047664B2 - information processing equipment - Google Patents
information processing equipmentInfo
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- JPS6047664B2 JPS6047664B2 JP12661377A JP12661377A JPS6047664B2 JP S6047664 B2 JPS6047664 B2 JP S6047664B2 JP 12661377 A JP12661377 A JP 12661377A JP 12661377 A JP12661377 A JP 12661377A JP S6047664 B2 JPS6047664 B2 JP S6047664B2
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Description
【発明の詳細な説明】
本発明は電子計算機等の情報処理装置特に記憶素子の情
報書き換え機構に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an information processing apparatus such as an electronic computer, and particularly to an information rewriting mechanism of a storage element.
かかる従来の記憶素子の情報書き換え機構を第1図及び
第2図を参照することによつて説明する。第1図は、1
個の制御命令記憶装置からの制御命令信号で同時に4個
の制御用記憶素子の記憶内容をそれぞれの制御用記憶素
子に接続された情報母線の情報に書き換える方式の情報
書き換え装置の回路図である。The information rewriting mechanism of such a conventional memory element will be explained with reference to FIGS. 1 and 2. Figure 1 shows 1
FIG. 2 is a circuit diagram of an information rewriting device that uses control command signals from four control command storage devices to simultaneously rewrite the storage contents of four control storage elements into information on information buses connected to the respective control storage devices; .
かかる従来の情報書き換え装置は、1個の制御用記憶素
子2とORゲート3と、第1のANDゲート4及び第2
のANDゲート5、出力線9とを1個のブロック1とし
て有し、同様のブロック1’、1″、1”’がブロック
1とともに制御信号線8および8’に並列に配設されて
いる。Such a conventional information rewriting device includes one control memory element 2, an OR gate 3, a first AND gate 4, and a second AND gate.
AND gate 5 and output line 9 as one block 1, and similar blocks 1', 1'', 1''' are arranged in parallel with block 1 on control signal lines 8 and 8'. .
各ブロック内では第1のANDゲート4の一人力端子に
1本の情報母線6が接続され他の入力端子に制御命令信
号端子10から制御信号線8が接続され、又第2のNル
ゲート5の一人力端子にはインバータ7の出力を供給す
る制御信号線8’が、他の入力端子には制御用記憶素子
2の出力が接続され、更にこの第1及び第2のANDゲ
ート4、5の出力はORゲート3に入力され、ORゲー
ト3の出力端子が制御用記憶素子2の入力端子に接続さ
れている。かかる構成による第1図の情報書き換え装置
では、制御命令記憶装置から制御信号入力端子10に加
えられる制御信号が出力されない時は、すなわち制御信
号が゛’0’’の時は、第1のANDゲーフト4の出力
は情報母線6の情報に関係なく常に“’0’’の状態を
保持しており、従つて情報母線の情報を制御用記憶素子
に書き込むことはできない。In each block, one information bus 6 is connected to the input terminal of the first AND gate 4, a control signal line 8 from the control command signal terminal 10 is connected to the other input terminal, and the second N gate 5 is connected to the control signal line 8 from the control command signal terminal 10. A control signal line 8' for supplying the output of the inverter 7 is connected to one input terminal of , and the output of the control memory element 2 is connected to the other input terminal, and furthermore, the first and second AND gates 4 and 5 are connected to each other. The output of is input to the OR gate 3, and the output terminal of the OR gate 3 is connected to the input terminal of the control storage element 2. In the information rewriting device of FIG. 1 having such a configuration, when the control signal applied to the control signal input terminal 10 from the control command storage device is not output, that is, when the control signal is ``0'', the first AND The output of the gate 4 always maintains a "0" state regardless of the information on the information bus 6, and therefore the information on the information bus cannot be written into the control storage element.
一方、制御信号はインバータ7で反転され’゛1’’が
制御信号線8’に生じているので、第2の5ANDゲー
ト5の出力は制御用記憶素子の記憶内容に応じた情報を
出力することとなり、この第2のANDゲート5の出力
はORゲート3を介して制御用記憶素子2に入力される
ので、制御用記憶素子2の記憶内容は保持されることに
なる。一方、制御命令記憶装置から制御信号すなわち゛
1゛の信号が出力されると、第2のANDゲート5の出
力は制御用記憶素子2の記憶内容にかかわらず゜“0”
の状態となり、第1のANDゲート4の出力が情報母線
6に与えられている情報に等しくなるので情報母線の情
報が第1のANDゲート4と0Rゲート3とを通して制
御用記憶素子に書き込まれその内容が出力線9より出力
される。On the other hand, since the control signal is inverted by the inverter 7 and '1' is generated on the control signal line 8', the output of the second 5AND gate 5 outputs information according to the memory contents of the control memory element. Therefore, since the output of the second AND gate 5 is input to the control memory element 2 via the OR gate 3, the contents stored in the control memory element 2 are retained. On the other hand, when the control signal, that is, the signal "1" is output from the control command storage device, the output of the second AND gate 5 becomes "0" regardless of the storage contents of the control storage element 2.
Since the output of the first AND gate 4 becomes equal to the information given to the information bus 6, the information on the information bus is written to the control storage element through the first AND gate 4 and the 0R gate 3. The contents are output from the output line 9.
この様に第1図による情報書き換え装置は、1個の制御
信号で同時に4本の情報母線の情報を夫々の対応する制
御用記憶素子に書き込むことができる。しかしながら複
数個の制御用記憶素子のうち特定の制御用記憶素子のみ
を情報母線の内容に変化させたい時には、予め変化させ
てはならない制御用記憶素子の内容を調べ、その内容と
同じ内容をその制御用記憶素子に対応する情報母線に与
えておきしかる後に制御信号を制御信号入力端子10に
与えて制御用記憶素子の記憶内容を書き換えなければな
らない。従つて記憶内容の書き換えに要する工程が多く
なり、プログラムが複雑になるばかりでなく、処理時間
も長くなる欠点があつた。この不都合を解消するために
、第2図に示すような構成の情報処理装置も一般に使用
されている。In this manner, the information rewriting device shown in FIG. 1 can simultaneously write information on four information buses into the corresponding control storage elements using one control signal. However, when you want to change only a specific control memory element out of multiple control memory elements to the information bus content, check the contents of the control memory element that should not be changed in advance, and write the same content to the information bus. After applying the control signal to the information bus line corresponding to the control storage element, the control signal must be applied to the control signal input terminal 10 to rewrite the memory contents of the control storage element. Therefore, there are disadvantages in that the number of steps required to rewrite the stored contents not only makes the program more complicated, but also increases the processing time. In order to eliminate this inconvenience, an information processing apparatus having a configuration as shown in FIG. 2 is also commonly used.
第2図に示す情報処理装置は、第1図に示した各ブロッ
ク1,1″,1″,ビ″の構成は同じであるが、複数の
制御命令記憶装置を有し、各々の制御命令装置からの制
御信号をそれに対応する各々のブロック1,1″,ビ,
1″″の制御信号入力端3子12,12″,12″,1
2″″″に対して独立に接続させ、情報書き換えを行う
ブロックにのみ制御信号を加えている。The information processing device shown in FIG. 2 has the same configuration of each block 1, 1'', 1'', and B'' as shown in FIG. The control signal from the device is transmitted to each corresponding block 1, 1'', bi,
1″″ control signal input terminal triplet 12, 12″, 12″, 1
2""", and a control signal is applied only to the block where information is to be rewritten.
各々のブロック1,1″,ビ,1゛″″に対しては、制
御信号は制御信号線13,13″,13″,13″″″
を通して第1のAND3.ゲート4に加えられると共に
、インバータ11,1「,11″,1「″″によつて反
転された制御信号は制御信号線14,14″,14″,
1『″″を介して第2のANDゲートに印加されている
。かかる構成の情報処理装置によれば、特定の制4C御
信号端子12,12″,12″,12″″″に制御信号
を入力することによつてそれに対応する特定の制御用記
憶素子2のみの内容を情報母線6の内容に書き換えるこ
とができ、前述の第1図の従来例の不都合は解消される
が、逆に同時に全てのブロック1,1″,1″,1″″
″の制御用記憶素子2の内容を情報母線6の内容に書き
換える時は、各々の制御用記憶素子に対して、独立して
制御信号を各9制御信号端子12,12″,12″,1
2″″″に与えなければならない為多くの制御命令記憶
装置を必要とせざるを得ない。従つて装置が大型化する
とともに、コストも高くなる等の欠点がある。本発明の
目的は、かかる欠点を除去し、装置を大型化することな
く1個の制御信号で複数個の制御用記憶素子の内容を同
時に情報母線の情報に書き換えることも、又、任意の制
御用記憶素子の内容だけを書き換えることもできる情報
5処理装置を提供することにある。本発明は複数の記憶
部と、これらに書き換え情報を与える情報母線と、該情
報母線上の情報を前記複数の記憶部の全てに書込むか、
それとも選択された記憶部のみに書込むかを制御する手
段とを有し、該制御手段は記憶部対応に設けられた複数
の選択部と、これらを個々に制御するか、同時に制御す
るかを決定する決定部とを含み、制御命令を解読して得
られる書換え指示信号と命令コードの一部に設定された
情報に基いて各記憶部に対して個々に発生される書換え
指示用の選択信号とによつて記憶部のすべてに対して同
時にその内容を書換えること、および選択されたものの
みの内容を書換えることを任意に制御できるようにした
情報処理装置をうる。For each block 1, 1'', bi, 1'''', the control signal is connected to the control signal line 13, 13'', 13'', 13''''''
through the first AND3. The control signal applied to the gate 4 and inverted by the inverter 11,1'', 11'', 1'''' is applied to the control signal lines 14,14'', 14'',
1"" to the second AND gate. According to the information processing device having such a configuration, by inputting a control signal to a specific control 4C control signal terminal 12, 12'', 12'', 12'''', only a specific control memory element 2 corresponding to the control signal is input. The contents of the information bus 6 can be rewritten to the contents of the information bus 6, and the disadvantages of the conventional example shown in FIG.
When rewriting the contents of the control memory element 2 to the information bus 6, a control signal is independently sent to each of the nine control signal terminals 12, 12'', 12'', 1 to each control memory element.
Since the control commands must be given to 2""", a large number of control command storage devices are required.Therefore, there are disadvantages such as an increase in the size of the device and an increase in cost.The object of the present invention is to It is also possible to eliminate the drawbacks and rewrite the contents of multiple control storage elements into information bus information simultaneously with one control signal without increasing the size of the device, or to rewrite only the contents of any control storage element. An object of the present invention is to provide an information processing device that can also be rewritten.An object of the present invention is to provide a plurality of storage units, an information bus line that provides rewriting information to these units, and a system that writes information on the information bus line to all of the plurality of storage units. Is it crowded?
or means for controlling whether to write only to the selected storage section, and the control means includes a plurality of selection sections provided corresponding to the storage sections, and whether to control these individually or simultaneously. a selection signal for rewriting instructions generated individually for each storage section based on a rewriting instruction signal obtained by decoding the control command and information set in a part of the instruction code; Accordingly, there is provided an information processing device which can arbitrarily control rewriting the contents of all of the storage sections at the same time and rewriting the contents of only a selected one.
本発明によれば、1個の制御信号によつて、複数個の情
報母線の内容を、それに対応する複数個の制御用記憶素
子に同時に書き込むことも、又、特定の情報母線の内容
をそれに対応する特定の制御用記憶素子に書き込むこと
もできる。According to the present invention, it is possible to simultaneously write the contents of a plurality of information buses into a plurality of corresponding control storage elements using one control signal, or to write the contents of a specific information bus into a plurality of control storage elements. It is also possible to write to a corresponding specific control storage element.
更に1個の制御信号で操作することができるのでこの制
御信号を与える制御命令記憶装置は1つでよいので溝成
が簡単でかつコストを増加させることはない以下、図面
を参照して本発明をより詳細に説明rる。第3図は本発
明による情報処理装置の一実施例)示す回路図であり、
第4図は制御用記憶素子のi容を情報母線の内容に書き
換えるか、否かを決5する選択信号(以下フィールド信
号という)を丁号化して付加した命令コードの一例であ
る。Furthermore, since the operation can be performed with one control signal, only one control command storage device is required to provide this control signal, so the configuration is simple and the cost does not increase.Hereinafter, the present invention will be described with reference to the drawings. will be explained in more detail. FIG. 3 is a circuit diagram showing one embodiment of the information processing device according to the present invention,
FIG. 4 is an example of an instruction code in which a selection signal (hereinafter referred to as a field signal) for determining whether or not to rewrite the i-content of the control storage element with the contents of the information bus line is added in a form.
本実施例による情報処理装置は、第1及び第2のAND
ゲート17,18と、インバータ21、0Rゲート19
、制御用記憶素子20及び第1のANDゲート17の一
人力端子に接続された情報母線22、制御用記憶素子か
らの出力線25とを!1つのブロック15の中に有し、
このブロック15と同様の構成を持つ各ブロック15″
,15″,15″゛″が配設され、各ブロック15,1
5″,152,15″″″に対応して第3のANDゲー
ト16,16″,16″,16″″″が設置される。更
にかかる1第3のM巾ゲート16,16′,162,1
『″″のそれぞれの出力は、各ブロック15,15″,
15″,15″″″の夫々の第1のMのゲート17の一
人力端子及びインバータ21の入力端子へ接続される。
又制御信号命令端子23から制御信号線−25が各第3
のANDゲート16,16″,16″,16″″″の一
人力端子に並列に接続され、第3のANDゲート16,
16″,16″,16″″″の他の入力端子にはそれに
対応する各フィールド信号端子24,24″,2『,2
4″″″からフィール.ド信号線26,26″,26″
,26″″″を接続することにより構成される。更に各
ブロック15,15″,15S,15″″″の構成は、
第1のANDゲート17の一人力端子には第3のAND
ゲート16の出力が入力され、他の入力端子には情報母
線22が接続され、第2のMのゲート18の一人力端子
にはインバータ21の出力が入力され、他の入力端子に
は制御用記憶素子20の出力が入力される。The information processing device according to this embodiment includes a first and a second AND
Gates 17, 18, inverter 21, 0R gate 19
, the information bus line 22 connected to the control memory element 20 and the single power terminal of the first AND gate 17, and the output line 25 from the control memory element! in one block 15,
Each block 15'' having the same configuration as this block 15
, 15'', 15'''' are arranged, each block 15, 1
Third AND gates 16, 16'', 16'', 16'''' are installed corresponding to the gates 5'', 152, 15''''. ,1
The output of each block 15, 15'',
15'' and 15'''' are connected to the single power terminals of the first M gates 17 and the input terminals of the inverter 21, respectively.
Further, the control signal line -25 is connected to each third terminal from the control signal command terminal 23.
The third AND gate 16,
The other input terminals 16'', 16'', 16'''' have corresponding field signal terminals 24, 24'', 2'', 2
4″″ to field signal lines 26, 26″, 26″
, 26''''. Furthermore, the configuration of each block 15, 15'', 15S, 15'''' is as follows:
The third AND gate is connected to the single-power terminal of the first AND gate 17.
The output of the gate 16 is inputted, the information bus 22 is connected to the other input terminal, the output of the inverter 21 is inputted to the single power terminal of the second M gate 18, and the other input terminal is connected to the information bus 22. The output of the memory element 20 is input.
又第1及び第2のANDゲート17,18の出力は0R
ゲート19を介して制御用記憶素子20へ接続され、制
御用記憶素子20の内容は出力線25より出力される。
このようにして構成された本実施例の情報処理装置によ
れば、制御命令記憶装置からレベル゜゛1゛の制御命令
信号が制御命令信号端子23に入力されない時は、各ブ
ロック15,15″,15″,15″″″に対応する第
3のANDゲート16,16″,16″,16″″″の
出力レベルぱ゜0゛の状態であり、その結果情報母線2
2の情報内容に関係なく第2のANDゲート17の出力
レベルは″0″レベルである。Also, the outputs of the first and second AND gates 17 and 18 are 0R.
It is connected to a control memory element 20 via a gate 19, and the contents of the control memory element 20 are outputted from an output line 25.
According to the information processing apparatus of this embodiment configured in this manner, when the control command signal of level ゜゛1゛ is not inputted to the control command signal terminal 23 from the control command storage device, each block 15, 15'', The output level of the third AND gate 16, 16'', 16'', 16'''' corresponding to 15'', 15'''' is at 0, and as a result, the information bus 2
The output level of the second AND gate 17 is the "0" level regardless of the information content of the second AND gate 17.
一方、インバータ21によつて第3のANDゲート16
,16″,16″,16″″″の出力“゜0゛が反転さ
れ“゜1゛レベルとして第2のANDゲート18に入力
される。その結果第2のN巾ゲート18は制御用記憶素
子20の記憶内容に等しい情報レベルを出力し、0Rゲ
ート19を通して制御用記憶素子20に入力され、それ
ぞれの制御用記憶素子の内容を保持している。一方、制
御命令信号端子23にレベル゜゜1゛の制御命令信号が
入力された時は、第4図に示される命令コード27に付
加されたフィールド28,29,30,31の指示に従
つてこれに対応するフィールド信号端子24,24″,
24″,2『″″からフィールド信号がフィールド信号
線26,26″,26″,26″″゛を通り、内容を書
き換えるべきブロックに接続された第3のANDゲート
16,16″,16″,16″″″のいづれかにレベル
゜“1゛のフィールド信号が入力される。On the other hand, the third AND gate 16 is
, 16'', 16'', 16'''' is inverted and input to the second AND gate 18 as the level ``゜1''. An information level equal to the memory content of the element 20 is output, and is input to the control memory element 20 through the 0R gate 19 to hold the content of each control memory element.On the other hand, a level ゜゜ is applied to the control command signal terminal 23. When a control command signal of 1'' is input, the corresponding field signal terminals 24, 24'' are input according to the instructions in fields 28, 29, 30, 31 added to the command code 27 shown in FIG. ,
Field signals from 24'', 2'''' pass through field signal lines 26, 26'', 26'', 26'''' to the third AND gate 16, 16'', 16'' connected to the block whose contents are to be rewritten. , 16'''' is inputted with a field signal of level "1".
この結果制御信号とフィールド信号の両方が入力された
第3のANDゲートの出力は″R5レベルとなり、それ
まで“′r゛レベルを出力していた第2のN1ゲート1
8を“0゛レベルにして制御用記憶素子20の記憶内容
が出力されないようにする。更に第1のANDゲート1
7の入力端子には′6r1レベルが加わつているので、
この第1のANDゲート17は情報母線22の情報に応
じた信号レベルの状態となり、情報母線22の内容を0
Rゲート19を通して、制御用記憶素子20に書き込む
。一方制御信号が゜“1゛でかつフィールド信号が゛0
゛の各信号が与えられた第3のANDゲート176,1
6″,162,16″″″の出力ぱ“0゛となる。As a result, the output of the third AND gate to which both the control signal and the field signal are input becomes the "R5 level," and the second N1 gate 1, which had previously outputted the "'r" level,
8 is set to the "0" level so that the memory contents of the control storage element 20 are not output.Furthermore, the first AND gate 1
Since the '6r1 level is added to the input terminal of 7,
This first AND gate 17 is in a state of a signal level according to the information on the information bus 22, and the content of the information bus 22 is set to 0.
It is written into the control storage element 20 through the R gate 19. On the other hand, when the control signal is ゛“1” and the field signal is “0”
A third AND gate 176,1 to which each signal of
The output pattern of 6″, 162, 16″″ becomes “0”.
このレベル6′0,が出力される第3のANDゲートに
接続されたブロック15,15″,15″,15″″″
の動作は、前述した制御信号が゜゜0゛の時と同様の動
作をし、制御用記憶素子250の内容は保持される。か
かる動作原理に基つく本実施例の情報処理装置によれば
、第4図に示された命令コード27に付加されたフィー
ルド28,29,30,31に、すべてのフィールド信
号端子24,24″,″024″,24″″″からフィ
ールド信号を出力するように符号化することによつて同
時にすべての制御用記憶素子の内容を情報母線の内容に
書き換えることが可能となる。Blocks 15, 15'', 15'', 15'''' connected to the third AND gate to which this level 6'0, is output
The operation is similar to that when the control signal is ゜゜0゛, and the contents of the control storage element 250 are retained. According to the information processing apparatus of this embodiment based on such an operating principle, all the field signal terminals 24, 24'' are added to the fields 28, 29, 30, 31 added to the instruction code 27 shown in FIG. , ``024'', 24'''', it is possible to simultaneously rewrite the contents of all control storage elements to the contents of the information bus.
更に、特定のフィールドにのみフィールド信号を出力す
るようにプログラムすることによつて、必要な制御用記
憶素子の内容だけを情報母線の内容に書き換え、残りの
制御用記憶素子の内容は、そのままの状態で保持してお
くこともできる。又、制御命令信号は1個で済むので、
制御命令記憶装置を増大することもなく、低コストで効
率の良い情報書き換え装置を提供できる。更にかかる情
報書き換え装置は、ROMの命令に応じてRAMのデー
ターを一時記憶し、この記憶内容に基づいて入出力装置
を制御する機構として特に有効である。本実施例ては制
御用記憶素子を4個含む情報書き換え装置の1例を示し
たが、かかる制御用記憶素子は何個含まれていてもよく
、命令コードに付加されたフィールドの位置は命令コー
ドの前あるいは後等、いずれの位置に設けても差し支え
ない。Furthermore, by programming to output field signals only to specific fields, only the contents of the necessary control memory elements are rewritten to the information bus contents, and the contents of the remaining control memory elements remain unchanged. You can also keep it in this state. Also, since only one control command signal is required,
A low-cost and efficient information rewriting device can be provided without increasing the control command storage device. Furthermore, such an information rewriting device is particularly effective as a mechanism for temporarily storing data in the RAM in response to commands in the ROM and controlling input/output devices based on the stored contents. Although this embodiment shows an example of an information rewriting device including four control memory elements, any number of such control memory elements may be included, and the position of the field added to the instruction code is determined by the instruction code. It can be placed anywhere, such as before or after the cord.
更に本発明の情報処理装置は、制御信号とフィールド信
号の2個の信号を入力信号として、論理回路を構成し、
情報母線の内容を制御用記憶素子に書き込むものである
が、かかる論理回路の構成は本実施例に限ることなく、
少なくとも制御信2号とフィールド信号の2入力により
、情報母線の内容を制御用記憶素子に書き込めるように
適宜論理素子を組み合わせることによつても、本発明の
効果は得られる。Further, the information processing device of the present invention configures a logic circuit using two signals, a control signal and a field signal, as input signals,
Although the contents of the information bus are written into the control storage element, the configuration of such a logic circuit is not limited to this embodiment.
The effects of the present invention can also be obtained by appropriately combining logic elements so that the contents of the information bus can be written into the control storage element using at least two inputs of control signal No. 2 and field signal.
第1図は従来の情報書き換え装置の一例を示す回路図で
、第2図は従来の情報書き換え装置の他の例を示す回路
図である。
第3図は本発明の情報書き換え装置の一実施例を示す回
路図であり、第4図は本発明の一実施例を動作させるた
めの命令コードの1例を示す図である。1,1″,1″
,1″″″・・・・1個の制御用記憶素子を含む論理回
路のブロック、2・・・・・・制御用記憶素子、3・・
・・・・0Rゲート、4・・・・・・第1のANDゲー
ト、5・・・・・・第2のANDゲート、6・・・・・
・情報母線、7・・・・・・インバータ、8・・・・・
制御信号線、9,25・・・・・・制御用記憶素子の出
力線、10・・・・制御命令信号端子、11,1「,1
1″,1「″″・・インバータ、12,12″,12″
,12″″″・・・・・・制御命令信号端子、13,1
3″,13″,13″″″・・・・制御信号線、15,
15″,15″,15″″″・・1個の制御用記憶素子
を含む論理回路のブロック、16,16″,16″,1
6″″″・・・・・第3のANDゲート、17・・・・
・・第1のANDゲート、18・・・・第2のANDゲ
ート、19・・・・・・0Rゲート、20・・・・・制
御用記憶素子、21・・・・・インバータ、22・・・
・・・情報母線、23・ ・・制御命令信号端子、24
,24″,24″,24″″゛・・・・フィールド信号
端子、25・・・・・制御信号線、26,26″,26
″,26″″″・・・・フィールド信号線。FIG. 1 is a circuit diagram showing an example of a conventional information rewriting device, and FIG. 2 is a circuit diagram showing another example of the conventional information rewriting device. FIG. 3 is a circuit diagram showing an embodiment of the information rewriting device of the present invention, and FIG. 4 is a diagram showing an example of an instruction code for operating the embodiment of the present invention. 1,1″,1″
, 1''''...Logic circuit block including one control memory element, 2...Control memory element, 3...
...0R gate, 4...First AND gate, 5...Second AND gate, 6...
・Information bus, 7... Inverter, 8...
Control signal line, 9, 25... Output line of control storage element, 10... Control command signal terminal, 11, 1'', 1
1″, 1″″...Inverter, 12, 12″, 12″
, 12″″″... Control command signal terminal, 13, 1
3″, 13″, 13″″″...control signal line, 15,
15″, 15″, 15″″″...Logic circuit block including one control memory element, 16, 16″, 16″, 1
6″″″...Third AND gate, 17...
...First AND gate, 18...Second AND gate, 19...0R gate, 20...Control memory element, 21...Inverter, 22...・・・
...Information bus line, 23...Control command signal terminal, 24
, 24'', 24'', 24''''...Field signal terminal, 25...Control signal line, 26, 26'', 26
″, 26″″″...Field signal line.
Claims (1)
部の夫々に接続されて書き換え情報を与える情報母線と
、前記複数の記憶部の夫々に対応して接続され、前記書
き換え情報を対応する記憶部に与えるか否かを選択する
複数の第1のゲート部と、該複数の第1のゲート部の夫
々に対応して設けられた複数の第2のゲート部とを有し
、該第2のゲート部は制御命令を解読して得られる書き
換え指示信号を共通にうけるとともに、前記複数の第1
のゲート部に対応する如く命令コードの一部に設けられ
たフィールド部から得られる複数の選択信号を独立にう
け、これら書き換え指示信号と選択信号とによつて前記
複数の記憶部に対してそれらの内容を同時に書き換える
か、個別に書き換えるかを指示するように構成されてい
ることを特徴とする情報処理装置。1. A plurality of storage units for storing information, an information bus line connected to each of the plurality of storage units to provide rewriting information, and an information bus line connected to each of the plurality of storage units and configured to correspond to the rewriting information. It has a plurality of first gate parts for selecting whether or not to be applied to the storage part, and a plurality of second gate parts provided corresponding to each of the plurality of first gate parts, and the second gate part is provided corresponding to each of the plurality of first gate parts. The two gate sections commonly receive a rewrite instruction signal obtained by decoding the control command, and the plurality of first gate sections
A plurality of selection signals obtained from a field section provided in a part of the instruction code are independently received so as to correspond to the gate section of the instruction code, and the rewriting instruction signal and the selection signal are used to select the plurality of storage sections. An information processing device characterized in that the information processing device is configured to instruct whether to rewrite the contents simultaneously or individually.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12661377A JPS6047664B2 (en) | 1977-10-20 | 1977-10-20 | information processing equipment |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12661377A JPS6047664B2 (en) | 1977-10-20 | 1977-10-20 | information processing equipment |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5459839A JPS5459839A (en) | 1979-05-14 |
JPS6047664B2 true JPS6047664B2 (en) | 1985-10-23 |
Family
ID=14939526
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12661377A Expired JPS6047664B2 (en) | 1977-10-20 | 1977-10-20 | information processing equipment |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6047664B2 (en) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57141087A (en) * | 1981-02-25 | 1982-09-01 | Fujitsu Ltd | Write system for storage device |
JPS6352246A (en) * | 1986-08-21 | 1988-03-05 | Ascii Corp | Memory device |
JPH03164849A (en) * | 1989-11-22 | 1991-07-16 | Matsushita Electric Ind Co Ltd | Microprocessor and microprocessor system |
-
1977
- 1977-10-20 JP JP12661377A patent/JPS6047664B2/en not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5459839A (en) | 1979-05-14 |
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