JPS6033644A - メモリバンク切換方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 止］ｑ剋仔 中央処理装置（以下ＣＰＵという）が直接アクセスする
ことのできるメモリ空間を拡大する方法としては、複数
個のメモリバンクを構成し、ノ武／クレジスタによりこ
れらメモリバンクを切換えるメモリバンク切換方法があ
る。

従来のメモリバンク切換方法によれば、第１認ｊに示す
ように、例えば１６個のメモリバンク＋１０．Ｂｌ〜Ｂ
１５を具える８ヒントマイクロコンピユータにおいて、
これら複数のメモリバンクを１１理するため、およびメ
モリバンク間でデータ転送をできるようにするためには
、管理用のプ１：ＪグラＪ２を格納したコモンメモリ１
が必要であり、どのメモリバンクをアクセスしても、こ
のコモンメ′８りを同時にアクセスしなりればならなか
った。Ｅ；ビットＣＩ）　Ｌｌ　２が１６本のアドレス
ライン３をイＪする場合、ＣＰＵのメモリアドレスレジ
スタが′ｒクセスできるメモリ空間は６４にハイドであ
り、′：Ｊモンメモリ１のメモリ空間に例えば１６にバ
イト必要であるとした場合、各メモリバンクＢＯ−８１
５の各メモリ空間は残り４８にバイトとなる。この状態
を、第２図のメモリマツプで示す。６４にバイトのメモ
リ空間のうち４８にバイトはバンクエリアとして用いら
れ、１６にバイトはコモンエリアとして用いられる。

このような従来のメモリバンク切換方法では、コモンメ
モリ１があるため、例えばメモリ空間が６４にハイドの
メモリ素子をメモリバンクとして使用する場合、全メモ
リ空間のうち例えば４８にハイドしか利用することがで
きず、このためメモリ素子の全メモリ空間を有効に利用
することができなかった。

また、従来のメモリバンク切換方法では、ＣＰＵからの
アウト命令によってデータバス４がらバンクｌ／ラスタ
５にバンク選択データを署：込み、例えば４本のバンク
・アドレスライン６を経てデコーダ７に送って、バンク
選択信号にデコーダした後、メモリバンク１３０〜Ｂ１
５を選択し切換えている。

メモリバンク間のこの切換えは、コモンメモリｌの管理
プログラムに基づいてすべてソフトで行われており、こ
のためメモリバンク切換えのためにソフトの負担が増大
するという欠点があった。例えばメモリバンクＢＯの成
る番地のデータをメモリバンクＢ１の成る番地に転送す
る場合、メモリバンクＢＯのデータを読取って、ＣＩ）
　Ｕ　２のレジスタに記憶した後、コモンメモリ１のプ
ログラムによりメモリバンクをＢＯから８１に切換えて
、メモリバンクＢ１に前記データを書込み、そし−ζコ
モンメモリ１のプログラムによりメモリバンクをＩｌｌ
から１１０に再び切換えている。このように、メモリバ
ンク間でデータ転送を行う場杏、１回のデータ転送につ
き２回のメモリバンク間の切換えが必要であり、かつ、
必ずコモンメモリ１を介し°ζ行わなりればならなかっ
た。

さらに、ソフトによるメモリバンク間のＩＪＪ換え回数
が多いということは、それだの処理速度も遅くなってい
た。

オＪロＷＱ月ヱＬ 本発明の目的は、メモリバンクの白するメモリ空間を有
効に利用することのできるメモリバンク切換方法を提供
することにある。

本発明の他の１」的は、一部のメモリバンク間の切換え
をソフトではなくハード的かつ自動的に行うことによっ
て、ソフトの負担を軽減することができ、かつ、高速処
理の可能なメモリバンク切換方法を提供することにある
。

本発明のさらに他の目的は、上記メモリバンク切換方法
を実施することのできるメモリバンク切換装置を提供す
ることにある。

究」１の構成 本発明メモリバンク切換方法は、中央処理装置の外部に
おい゛（、オペ・コードを解読し、これにより得られた
命令の語長を表す信号と、前記中央処理装置の発生ずる
各種タイミング信号とから、少なくとも命令フェッチタ
イミング信号を含む複数種類のタイミング信号を形成し
、少なくとも前記命令フェッチタイミング信号によって
、プログラムバンク・レジスタとデータバンク・レジス
タとを切換えることにより、プログラムバンクとデータ
バンクとをハード的かつ自動的に切換えることを特徴と
するものである。

コンピュータの命令は、オペ・コ−１′とオペランドと
から構成されており、可変訂）長方式では一命令の全体
の長さは一般にバイトを１１′！、位とした倍数になっ
ている。例えば、８ビットＣＩ）　ＩＪでは、−例とし
て、オペ・コードがｌハイドまた４；Ｉ：　２バイトで
あり、オペランドがＯ〜２バイトであり、全体の語長命
令としては１〜４バイトで構成されている。

本発明方法では、特に、ＣＩ）　Ｕの外部においてオペ
・コードを解読して、何ハイドのＡベランドが続いてい
るか、即ち命令の全体の１こさば何ハイドであるか判断
するごとによって、命令フェッチタイミンク信号を形成
し、このタイミング信号に基づいて、ブｌ：Ｉグラムの
みを格に丙したソ°電−１グラムバンクとデータのめを
格納したデータバンクとの間の切換えを行っている。

したがって、プログラムバンクからデータバンクのデー
タを扱うことができるので、従来のメモ＋＋　＋（”／
　）Ｙ　イ：　Ｙ＋ｍ　ｌ”　ＩＬ　−’　”’ｆ−，
’ｆ−’／　Ｊ　、’ｆ−ＩＩ　Ｊζｒ　ｉｌ＋’＋　
Ｌ　ｆｖ　Ｚしかも、メモリバンクをプログラムバンク
とデータバンクとに分りることができるので、例えば６
４にバイトのメモリ空間を有するメモリ素子を用いる場
合には、６４にバイト全部にプログラムまたはデータを
格納することができるのでメモリ空間を有効に利用する
ことができる。

本発明方法の他の実施例によれば、命令フェッチタイミ
ング信可以外のタイミング信号によって、前記データバ
ンク・レジスタを構成するソースバンク・レジスタとデ
スティネーションバンク・レジスタとを切換えることに
より、前記データバンクを構成するソースバンクとデス
ティネーションバンクとをバー１′的かつ自動的に切換
えるのが好適である。

データバンクを、データが読取られるだけのソース（ｓ
ｏｕｒｃｅ）バンクとデータが書込まれるだけのデステ
ィネーション（ｄｅｓｔｉｎａｔｉｏｎ　）バンクとで
構成されている場合には、データを読取るのかあるいは
書込むのかを弁別して、これらバンク間をもハード的か
つ自動的に切゛換えるようにすれば、従来方法のように
、バンク間でデータ転送を行う場合、コモンメモリを介
して行うａ・要はなく、ソースバンクとデスティネーシ
ョンバンク間で直接行うことが可能となる。

まだ本発明は、上述のようなメモリバンク切換方法を実
ＩＬ＋’ｌ’る装置にも関するものであり、本発明は、
プログラムのみを格納する複数個のプログラムバンクと
データのみを格納する複数個のデータバンクとの間を切
換えるメモリハンクリ」換装置において、 フロクラムバンクを選択するプログラムバンク・レジス
タと、 データバンクを選択するデータバンク・レジスタと、 プログラムバンク・レジスタの出力とデータバンク・レ
ジスタの出力とを切換えるマルチプレクサと、 このマルチプレクサの出刃をデコードして、前記プログ
ラムバンクまたはデータバンクをｊ巽択するバンク選択
信号を発生するデコーダと、オペ・コードを解読して命
令の語長を判断すると共に、中央処理装置の発生ずるタ
イミング信号を用いて命令フェッチタイミング信号を形
成し、この信号を前記マルチプレクサに供給して前記プ
ログラムバンク・レジスタの出力と前記データバンク・
レジスタの出力とを切換える命令フェッチタイミング信
号発生回路と、 を具えることを特徴とするものである。

本発明メモリバンク切換装置では、特に、プログラムバ
ンク用のプログラムバンク・レジスタと、データバンク
用のデータバンク・レジスタとを具え、これらバンクレ
ジスタ間を命令フェッチタイミング信号で切換えている
。

また、他の本発明によれば、プログラムのみを格納する
複数１１１１のプログラムバンクと、データのみを格納
する複数１１Ｕのソースバンクと、データのみを格納す
る複数（１δ１のデスティネーションバンクとの間を切
換えるメモリバンク切換装置において、プログラムバン
クを選択するプログラムバンク・レジスタと、 ソースバンクヲ選択するソースバンク・レジスタと、 デスティネーションバンクを選択するデスティネーショ
ンバンク・レジスタと、 ソースバンク・レジスタの出力とデスティネーションバ
ンク・レジスタの出力とを切換える第１マルチプレクサ
と、 この第１マルチプレクザからの出力と１）：１記プ１コ
グラムバンク・レジスタからの出力とをすＪ換える第２
マルチブレクザと、 この第２マルチプレクサの出力をデ：、Ｉ　−Ｉ−して
前記ソースバンク、デスティネーションバンクまたはプ
ログラムバンクを選択するバンク選択信号を発生ずるデ
コーダと、 オペ・コードを解読して命令の語１番を刊１す１すると
共に、中央処理装置の発生するタイミング信号を用いて
命令フェッチタイミング信号を発η−し、この信号を前
記第２マルヂプレクリ′に供給して前記第１マルチプレ
クサの出力と前記プｒ：１グラムパン　々　・ｌｚパッ
プ　、々　Ｍ　＃ｌ＋　−ｈ　Ｊ−メニＥＩ＋ｊｋ４７
、ｌ）イ’　＝）　−、、、ｊ−タイミング発生回１洛
とを具え、 前記第１マルチプレクサには、中央処理装置が発生する
タイミング信号を供給して前記ソースバンク・レジスタ
の出力と前記デスティネーションバンク・レジスタの出
力とを切換えるようにしたことを特徴とするものである
。

このメモリバンク切換装置によれば、データバンク・レ
ジスタを、さらに、ソースバンク・レジスタとデスティ
ネ−ションバンク・レジスタとに分けて、これらバンク
間の切換えを、ＣＰＵの発生ずるタイミング（５号を利
用して切換えている。

以下、図面に基づいて本発明をさらに詳細に説明する。

第３図は、本発明メモリバンク切換方法の一実施例およ
びこのメモリバンク切換方法を実施するための装置を説
明するブロック線図である。ＣＰＵ２には、−例として
８ビットＺ−８０ＣＰＵを用いるものとする。メモリバ
ンク切換装置Ｗ８は、バンクレジスタとしてプログラム
バンク・レジスタ９とデータバンク・レジスタ１０とを
具え、これらレジスタは１、それぞれ例えば４本のバン
ク・アドレスライン１１および１２を経゛Ｃマルチブレ
クザ１３に接続されている。このマルチプレクリ′シ、
１．４本のバンク・アドレスライン１４を経てデニュー
タ’１５に接続されている。バンク・アドレスライン１
４４；ｔ、本実施例では４本であるため、１６１１１ｉ
１のバンクを選択することができる。これら１６個のバ
ンクのうら１個は、プログラムのみを格納したプし２グ
ラムバンクＢＩＩＯとし、残り１５１固のバンクはデー
タのみを格納したデータバンクＢＤＩ　、　ＢＤ２　・
・・Ｂ旧５とする。

これら各バンクは、それぞれ、バンク選択ラインＳＯ，
Ｓｌ　・・・Ｓ１５を経てデコーダ１５に接続されてい
る。また、これら各バンクは１６本のア］パレスライン
より成るアドレスバス１６にそれぞれ接続されている。

各バンクには、メモリ空間が６４にバイトのメそり素子
を用いるものとする。これらバンクのメモリマツプを第
４図に示す。プログラムバンクとデータバンクとを分け
たために、コモンメモリが不要となりこのた°めそれぞ
れ６４にハイドの全メモリ空間をバンクエリアとして用
いることができる。

マルチプレクサ１３は、プログラムバンク・レジスタ９
およびデータバンク・レジスタＩＯからの出力を切換え
てデコーダ１５に供給するためのものであり、この切換
えは命令フェッチタイミング信号発生回路１７からの命
令フェッチタイミング信号によって行うことができる。

第５図は、この命令フェッチタイミング信号発生回路１
７の構成を示すブロック線図である。この発生回路は、
８本のハスラインより成るデータバス１８からのデータ
を連続的にデコードする読取専用メモリ　（ＲＯＭ）と
するのが好適なデコーダ１９と、デコードされたデータ
の中からデコードされたオペ・コードを取出すランチ回
路２０を具えている。このランチ回路は、デコードされ
た即ち解読されたオペ・コードをランチして命令の語長
が何バイトであるかを示すオペ・コード分類信号を発生
ずる。命令は、第６図に示すようなオペ・コードとオペ
ランドとの組合せとなっているものとする。オペ・コー
ドが２ハイドの場合には、最初のオペ・コードはテーブ
ルを切換えるための１−ドであり、この場合にはランチ
ｔｉｌｌ洛２０は帰還ＶＢ　２１および２２を経てデコ
ーダ１９にテーブルの切換えをＩｔｉ示する。

ラッチ回路２０のラッチ動作は、８ビット（’、　Ｉ）
　Ｕ２が発生ずるタイミング信号、即し雨］信号（ＣＰ
Ｕ２がオペ・コードの取出しを開始したことを示すタイ
ミング信号）と「爾（ＣＰＩＪ２がメモリの読取り状態
にあることを示すタイミング（１１号）とをＡＮＤ回路
２３に供給することによ一ノてＣ１られるオペ・コート
′フェッチタイミング（ｉｔｌ’ｊに、１、−２て行う
。ランチ回路２０が出力するオペ・″２−１分類１ｄ号
を、オペ・コートに続くオペラン１のハイド数に相当す
る時間だけ遅延させる遅延回１／８２４に供給゛４゛る
。この遅延回路の出力と、ＣＩ）　Ｕ２からのＭ１信号
とをＯＲ回１洛２４に供給し−Ｃ，命令ソ、−ｆ６ソチ
タイミング信号を得ている。

オペ・コードが１ハイ１〜である３ハイド命令の場合に
基づいて第３図および第５図に示４−メ：ｌニー　ＩＪ
バンク切換装置８の動作を説明する。動作の理１１＋ｉ
！を助けるために、第７図に主要な信号の波形を示す。

これら波形はＣＰＵのマシンサイクル旧、Ｍ２゜■と対
応させて示している。

ＣＰＵ２がオペ・コードのフェッチを開始したとき、Ｃ
ＰＵはブし１グラムバンク・レジスタ９にアウト命令を
供給して、データバス８からバンク選択データを居込む
。このとき、マルチプレクサ１３は、プロゲラＪ・バン
ク・レジスタ側に９Ｊ換えられており、プログラムバン
ク・レジスタ９のバンク選択データは、マルチプレクサ
１３を経てデコーダ１５に供給される。デコーダ１５ば
、バンク選択データをデコードし゛Ｃノ＼ンク選択信号
を発生する。

この信号は、バンク選択ラインＳＯを経てプログラムバ
ンクＢＰＯを選択する。

他方、命令フェッチタイミング信号発生回路１７のデコ
ーダ１９は、データバス１８上にあるデータを連続的に
テコ−１ニジており、デコードされたデータはランチ回
路２０に順次供給されている。ＡＮＤ回路２３ニは、第
７１５＋Ｉ（ａ）および（ｂ）に示すＭ丁信号およびｗ
石信号がＣＰＯ２から供給される。

Ｍ　１　（８号は、ＣＰＵのマシンサイクルである旧サ
イクル中に発生し、ＲＤ倍信号、旧、Ｍ２およびＭ３ザ
イクル中に発生している。Ａ　Ｎ　Ｉ）回路２３は、否
定入力端子を有しており、Ａ　Ｎ　Ｉ）された信号を反
転して出力するように構成されている。このＡＮＤ回路
の出力信号は、第７図ＣＣ，）に示すようにオペ・コー
ドフェッチタイミング信号であり、このタイミング信号
によってラッチ回１／８２　ｔ）　’ｉラッチする。こ
のようにして、デコーダ１１）の出力の中からデコード
されたオペ・コードが取出され、オペ・コード分類信号
としてランチ回路２０から出力される。この分類信列ば
、命令が３ハイドである、即ち１バイトのオペ・コード
と２ハイドのオペランドとから構成されていること示ず
信υである。

遅延回路２４には、ＣＰＵ２からＲ１，）信りが供給さ
れ、遅延回路はＲＩ）信号の立上がりをカウントして、
ラッチ回路２０からの分類信号を２ハイド分に相当する
時間遅延させる。遅延回路２４の出力信号を第７図（ｄ
）に示す。この出力信号は、第７図（ｃ）に示す旧サイ
クル中のオペ・コードフェッチタイミング信号が立上が
るときに立下がり、旧サイクル中にπ下信号が立上がる
ときに立上がっている。遅延回路２４のこの遅延出力信
号と、ＣＰＵ２からのＭ　１　（ｉ’ｔ　ＶｊとをＯＲ
回路２５に供給することによって第７図（ｅ）に示す命
令フェッチタイミング信号が得られる。このタイミング
信号は、ＣＰＵがプログラムバンクＢＩＩＯから命令を
取出すタイミングを表す信汗である。ＯＲ回路２５は、
否定入力端子を有し、ＯＲされた信号を反転して出力す
るように構成されている。

このようにして形成された命令フェッチタイミング信号
を、マルチプレクサ１３に（Ｊｊ給すると、この信号が
立上がるタイミングでマルチプレクサ１３をプログラム
バンク・レジスタ９側からデータバンク・レジスタ１（
）側に切換え、データバンク・レジスタの出力を取出す
ようにする。

データバンク・レジスタＩＯにはＣＰＵ２からのアウト
命令によって、データバス１８からバンク選択データが
書込まれており、前述のようにマルチプレクサ１３がデ
ータバンク・レジスタ９側に切換えられるとデータバン
ク・レジスタ１０のバンク選択データば、マルチプレク
サ１３を経てう仁Ｉ−ダ１５に供給される。デコーダ１
５は、バンク選択データをデコードしてバンク選択信号
を発生ずる。この信号は、バンク選択ラインＳ１〜ｓ１
５を経ていずれかのデータバンクＢｔｌｌ〜ＢＤ１５を
選択する。

命令フェソチザイクルに続く実行ザイクルが終了すると
、マルチプレクサ１３ば、第７図（ｅ）の命令フェッチ
タイミング信号の立下がりで再びプＬ、１グラムバンク
レジスタ９側にｔ、ＩＪ換えられ゛Ｃ前述の動作を繰返
すこととなる。

以上のように、プログラムバンクとデータバンクとを、
命令フェッチタイミング信′；Ｊでバー１′的かつ自動
的に切換えることが可能となる。

次に、本発明メモリバンク切換力法の（１１１の実施例
およびこの方法を実施するだめの装置２〔；を第８１、
、／Ｉに基づいて説明する。

この方法および装置によれば、バンクレジスタを、ソー
スバンク・レジスタ２７とデスティネーションバンク・
レジスタ２８とプログラムバンク・レジスタ２９とによ
り構成する。ソースバンク・レジスタ２７とデスティネ
ーションバンク・レジスタ２８とは、それぞれ４本のバ
ンク・アドレスライン３０および３１を経て第１マルチ
ブレクザ３２に接続されている。さらに、第１マルチプ
レクザ３２およびプログラムバンク・レジスタ２９ば、
それぞれ４本のバンク・アドレスライン３３および３４
を経て第２マルチプレクサ３５に接続されている。第２
マルチプレクサは、４本のバンク・アドレスライン３６
を経てデコーダ３７に接続され、このデコーダは、バン
ク選択ラインＳＯを経て１個のプログラムバンクＩＩＰ
Ｏに接続され、バンク選択ライン５ｌ−３７を経て７個
のソースバンク＋＋　１１　Ｓ　ｌ〜ＢＤＳ７に接続さ
れ、バンク選択ラインＳ８〜Ｓ１５を経て８個のデステ
ィネーソヨンバンクＢＤＤ８〜１１０旧５に接続されて
いる。プ「ＩグラムバンクＢＰＯには、第３図において
説明したと同様に、プログラムバンクのみが格納されて
いる。ソースバンクし、！、データが読取られるだりの
データハン、りであり、デスティネーションハンクは、
データが７１込まれるだけめデータバンクである。各バ
ンクには、メモリ空間が６４にハイドのメモリ素子を用
いるものとする。各バンクには、１６本のアドレスライ
ンより成るアドレスバス１６が接続されている。

第１マルチプレクザ３２は、ソースバンク・レジスタ２
７およびデスティネーションバンク・レジスタ２８から
の出力を切換えるためのものであり、この切換えはＣＰ
Ｕ２の発生ずるｗｉｚ信彊（Ｃｐｕが２メモリに対して
書込み状態にあることを示す信号）によって行うことが
できる。第２マルチプレクサ３５は、第１マルチプレク
ザ３２およびプログラムバンク・レジスタ２８からの出
力をりＪ換えるためのものであり、この切換えは第５図
に示す４Ｉ令フ工ツチタイミング信号発生回路１７から
のタイミング信号によって行うことができる。

第８図に示すメモリバンク切換装置２６の動作を、例え
ばソースバンクＢＤＳＩの成る番地からデータを読取っ
てデスティネーションバンクＩＩＩ朋（の成る番地に書
込めという３バイト命令の場合に基づいて説明する。動
作の理解を助けるために、第９図に主要な信号の波形を
示す。これら波形は、ＣＰＵのマシンサイクルと対応さ
せて示している。マシンサイクル旧、Ｍ２．Ｍ３は、命
令フェッヂザイクル中にあり、マシンサイクル旧および
Ｍ５は実行サイクル中にある。

ＣＰＵ２が命令をフェッチしている間は、命令フェッチ
タイミング信号発生回路１７の発生する命令フェッチタ
イミング信号によってプログラムバンク・レジスタ２９
に切換えられており、プログラムバンクＢＰＯが選択さ
れている。命令フェッチタイミング信号を第９図（ｃ）
に示す。第５図において説明したように、この命令フェ
ッチタイミング信号は、第９図（ａ）および（ｂ）にそ
れぞれ示す「１信号お、１；び面信号等から形成される
。

命令フェッチが終了し、実行サイクルに入ると、この命
令フェッチタイミング信号によって第２マルチプレクサ
３５が第１マルチプレクサ３２側に切換えられる。

ソースバンク・レジスタ２７とデスティネーションバン
ク・レジスタ２８との間の切換えは、前述したように第
９図（ｄ）に示ずＣｌ）　Ｕ　２からのＷ１信号を用い
て行う。即ち、Ｗ丁信−シが発生しているときは、第２
マルチプレクザ３５をデスティネーションバンク・レジ
スタ側に切換え、ｗ　＋＜　ｒＡ号が発生していないと
きは、ソースバンク・レジスタ側に切換える。

ソースバンク・レジスタ２７お、１−ひデスティネーシ
ョンバンク・レジスタ２８にｃ；＋、、ＣＰ　［Ｊ　２
からのアウト命令によってデータバス１））からバンク
選択データが書込まれている。マシンサイクルＭ４では
、ＷＲ倍信号発生していないから、第１マルチプレクザ
３２はソースバンク・レジスタ側にりＢ９ｔえられてい
る。このためソースバンク・レジスタのバンク選択デー
タが、第１マルヂプレクザ３２および第２マルチプレク
ザ３５を経てデコーダ３７に供給される。このデコーダ
は、バンク選択データをデコードしてソースバンクＢＤ
ＳＩを選択するバンク選択倍量を発生ずる。この信号は
、バンク選択ラインＳ１ヲ経てソースバンクＢＤＳＩを
選択する。−？トレスバス１６を経て番地指定が行われ
、その番地のデータが読取られる。

マシンサイクルＭ５ではＷＲ倍信号発生し、この信号が
第１マルチプレクサ３２に供給され、第１マルチプレク
サはデスティネーションバンク・レジスタ２８側に切換
えられる。このレジスタのバンク選択データは第１マル
チプレクサ３２および第２マルチプレクサ３５を経てデ
コーダ３７に供給される。

このデコーダは、バンク選択データをデコートーシてデ
スティネーションバンクＩｌｌ］Ｄ８を選択するバンク
選択信号を発生ずる。この信号ば、バンク選択ラインＳ
８を経てデスティネーションバンクＢ　Ｄ　Ｉ）８を選
択する。アドレスバス１６を経て番地指定が行われ、そ
の番地にソースバンク１１１１３１から読取られたデー
タが書込まれる。

以上のように、プログラムバンクとデータバンクとの間
のみならず、データを読取るのかあるいは書込むのかを
弁別してソースバンクおよびデスティネーションバンク
間をもハート的かつ自動的に切換えることが可能となる
。

以上、本発明を実施例に基づいて説明したが当業者であ
れば本発明の範囲内で種々の変形、偏向が可能なことは
勿論である。

例えば、命令の使い方をメモリバンクのり」換えと組合
わせることによって、ある命令に限ってメモリバンクを
ハード的かつ自動的に切換えるごともできる。

また命令フェッチタイミング信号発生回路に用いるデコ
ーダをプログラマブル読取専用メモリ　（ＰＲＯＭ）と
すれば、さらに柔軟な設ｉ１がｉｉＪ能となる。

力泄しＢ襄１ 本発明によれば、メモリバンクを、プログラムのみを格
納するプログラムバンクと、データのめを格納するデー
タバンクとに分１ノ、プログラムバンクとデータバンク
との間をハード的かつ自動的に切換えるようにしている
ので、従来のようにコモンメモリを設ける必要がなく、
このためメモリ素子の全メモリ空間にデータあるいはプ
ログラムを格納することができるので、メモリ素子のｆ
ｊするメモリ空間を有効に利用することができる。

また、プログラムバンクとデータバンクを分けているの
で、ある瞬間においてプログラムバンクから特定のデー
タバンクのデータを取扱うことが可能となる。

さらには、一部のバンク間の切換えをソフトではなくハ
ード的に行っているのでソフトの負担が軽減できるうえ
、ソフトによるバンク切換回数が少なくなるのでその分
だけ処理を高速にすることができる。

データバンクをさらにソースバンクとデスティネーショ
ンバンクとに分ければ、これらの間の切換えもハード的
かつ自動的に行うことができるので、これらバンク間で
データ転送を直接に行うことも可能となる。

【図面の簡単な説明】

第１図は、従来のメモリバンク切換方法を説明するため
のブロック線図、 第２図は、従来のメモリバンク切換方法を用いた場合の
メモリバンクの利用状態を表すメモリマツプを示す図、 第３図は、本発明メモリバンク切換方法および装置を説
明するためのブロック線図、 第４図は、本発明を用いた場合のメモリバンクの利用状
態を表ずメモリマツプを示ず図、第５図は、命令フェッ
チタイミング（ｄ５）発生回路のブロック線図、 第６図は、命令の種類を説明するための図、第７図は、
第３図および第５図に示す回路の動作を説明するための
信号波形図、 第８図は、本発明の他の実施例を示すためのブロック線
図、 第９図は、第８図に示す回路の動作を説明するための信
号波形図である。 ２・・・・・ＣＰＵ ８．２６　・・・メモリバンク切換方法ＩＣｊ：９．２
９　・・・プログラムバンク・レジスタ１０・・・・・
データバンク・レジスタ１３・・・・・マルチプレクサ １５．１９．３７・・デコーダ １６・・・・・アドレスバス １７・・・・・命令フェッチタイミング信号発生回路 １８・・・・・データバス ２０・・・・・ラッチ回路 ２３・・・・・ＡＮＤ回路 ２４・・・・・遅延回路 ２５・・・・・０１７回路 ２７・・・・・ソースバンク・レジスタ２８・・・・・
デスティネーションバンク・レジスタ ３２・・・・・第１マルチプレクサ ３５・・・・・第２マルチプレクサ。 特許出願人 １−１木板硝子株式会社 株式会社ディジ・チック研究所 代理人弁理上 岩佐　義幸

Claims (1)

1. 【特許請求の範囲】 １、中央処理装置の外部において、オペ・コードを解読
   し、これにより得られた命令の語長を表す信号と、前記
   中央処理装置の発生ずる各種タイミング信号とから、少
   なくとも命令フェッチタイミング信号を含む複数種類の
   タイミング信月を形成し、少なくとも前記命令フェッチ
   タイミング信号によって、プログラムバンク・レジスタ
   とデータバンク・レジスタとを切換えることにより、プ
   ログラムバンクとデータバンクとをバー　ト的かつ自動
   的に切換えることを特徴とするメ“ｅリハンク切換方法
   。 ２、特許請求の範囲第１項に記載のメモリバンク切換方
   法において、前記命令フエソナタ・イミング信号以外の
   タイミング信号によって、前記データバンク・レジスタ
   を構成するソースバンク・レジスタとデスティネーショ
   ンバンク・レジスタとを切換えることにより、前記デー
   タバンクを構成するソースバンクとデスティネーション
   バンクとをハード的かつ自動的に切換えることを特徴と
   するメモリバンク切換方法。 ３、プログラムのみを格納する複数個のプログラムバン
   クとデータのみを格納する複数個のデータバンクとの間
   を切換えるメモリバンク切換装置において、 プログラムバンクを選択するプログラムバンク・レジス
   タと、 データバンクを選択するデータバンク・レジスタと、 プログラムバンク・レジスタの出力とデータバンク・レ
   ジスタの出力とを切換えるマルチプレクサと、 このマルチブレク・す・の出力をデコート”して、前記
   プログラムバンクまたはデータバンクを選択するバンク
   選択信号を発生ずるデコーダと、オペ・コードを解読し
   て命令の語長を判断すると共に、中央処理装置の発生す
   るタイミング信号を用いて命令フェッチタイミング信号
   を形成し、この信号を前記マルチプ・レクザに供給して
   前記プログラムバンク・レジスタの出力と前記データバ
   ンク・レジスタの出力とを切換える命令フェッチタイミ
   ング信号発生回路と、 を具えることを特徴とするメモリバンク切換装置。 ４、プログラムのみを格納する複数個のプログラムバン
   クと、データのみを格納する複数個のソースバンクと、
   データのみを格納する複数個のデスティネーションバン
   クとの間を切換えるメモリバンク切換装置において、 プログラムバンクを選択するプ（」グラフ１バンク・レ
   ジスタと、 ソースバンクを選択するソースバンク・レジスタと、 デスティネーションバンクを選択するデスティネーショ
   ンバンク・レジスタと、 ソースバンク・レジスタの出力とデスティネーションバ
   ンク・レジスタの出力とを切換える第１マルチプレクザ
   と、 この第１マルチプレク号からの出力と前記プログラムバ
   ンク・レジスタからの出力とを切換える第２マルチプレ
   クザと、 この第２マルチプレクサの出力をデコードして前記ソー
   スバンク、デスティネーションバンクまたはプログラム
   バンクを選択するバンク選択信号を発生するデコーダと
   、 オペ・コードを解読して命令の語長を判断すると共に、
   中央処理装置の発生ずるタイミング信号を用いて命令フ
   ェッチタイミング信号を発生し、この信号を前記第２マ
   ルチプレクサに供給して前記第１マルチプレクザの出力
   と前記プログラムバンク・レジスタの出力とを切換える
   命令フェッチタイミング発生回路とを具え、 前記第１マルチプレクサには、中央処理装置が発生する
   タイミング信号を供給して前記ソースバンク・レジスタ
   の出力と前記デスティネーションバンク・レジスタの出
   力とを切換えるようにしたことを特徴とするメモリバン
   ク切換装置。