JPS60120439A - 演算処理装置 - Google Patents
演算処理装置Info
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- JPS60120439A JPS60120439A JP58229520A JP22952083A JPS60120439A JP S60120439 A JPS60120439 A JP S60120439A JP 58229520 A JP58229520 A JP 58229520A JP 22952083 A JP22952083 A JP 22952083A JP S60120439 A JPS60120439 A JP S60120439A
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- 238000012790 confirmation Methods 0.000 claims description 21
- 238000000034 method Methods 0.000 claims description 2
- 230000004044 response Effects 0.000 abstract description 3
- 239000000872 buffer Substances 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
- G06F9/3889—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled by multiple instructions, e.g. MIMD, decoupled access or execute
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
発明の属する技術分野
本発明はデータ処理装置におけるオペランドのバイパス
制御とオペランドの確定時制御を行なう演算装置に関す
る。 従来技術 従来、演算実行ステージをパイプライン化した演算装置
では固定段数の演算ステージを持っている。したがって
、演算の種類によっては最終演算ステージよシ前の演算
ステージで演算結果が確定するものもある。しかし、演
算パイプの段数は固定であるため該演算結果は最終演算
ステージまで待たなければ次の演算のオペランドとして
使用することができ彦いという欠点がある。 発明の目的 本発明の目的は上記欠点を解決しスループットの高い演
算装置を提供することにある。 発明の構成 本発明の装置は、パイプライン方式で演算を実行する演
算処理装置において、それぞれがレジスタ番号で特定さ
れる複数のレジスタかう構成されるオペランド用レジス
タ群と、 複数の演算ステージを持つパイプライン化された演算ユ
ニットと、 該演算ユニットの複数の演算ステージからの出力を該演
算ユニットにオペランド入力として与える複数のデータ
バスと、 前記オペランド用レジスタ群の出力と前記演算ユニット
のｍ力とのどちらか一方を選択する選択回路と、前記演
算ユニットのステージに対応して演算出力がオペランド
用レジスタの書込みデータとして確定したことを示すオ
ペランド確定信号を発生する発生回路と、命令が更新を
指定するレジスタ番号とそのレジスタの更新指示とをス
テージに対応して伝送し持回る回路と、 前記演算ユニットでレジスタの内容をオペランドとする
命令を実行しようとする時該命令にょシ指定されるオペ
ランドレジスフも号、前記演算ステージに対応するオペ
ランド確定信号、更新するレジスタを指定するレジスタ
番号およびレジスタの更新指示からオペランドとして前
記オペランド用レジスタ群と前記データバスとを選択的
に与えるかまたはオペランドが未確定ならば演算の開始
の待合わせをしオペランドが確定したら演算を開始する
よう制御する制御回路とを含むことを特徴とする。 発明の実施例 次に本発明について図面を参照して詳細に説明する。 第１図を参照すると、本発明の一実施例はデータ系と制
御系とから構成されている。前記データ系は、オペラン
ド用レジスタ群Ａｌ、複数の演算ステージで構成される
演算ユニッ）Ａ３、複数の演算ステージの演算出力を演
算ユニットＡ３にオペランドとして与えるデータバスＡ
４．およびオペランド用レジスタ群Ａ１と演算ユニット
Ａ３の出力データを切９替える選択手段Ａ２から構成さ
れている。 また前記制御系は制御回路５およびメモリ６から構成さ
れている。 前記演算装置の演算パイプの深さくステージの段数）は
特に規定
制御とオペランドの確定時制御を行なう演算装置に関す
る。 従来技術 従来、演算実行ステージをパイプライン化した演算装置
では固定段数の演算ステージを持っている。したがって
、演算の種類によっては最終演算ステージよシ前の演算
ステージで演算結果が確定するものもある。しかし、演
算パイプの段数は固定であるため該演算結果は最終演算
ステージまで待たなければ次の演算のオペランドとして
使用することができ彦いという欠点がある。 発明の目的 本発明の目的は上記欠点を解決しスループットの高い演
算装置を提供することにある。 発明の構成 本発明の装置は、パイプライン方式で演算を実行する演
算処理装置において、それぞれがレジスタ番号で特定さ
れる複数のレジスタかう構成されるオペランド用レジス
タ群と、 複数の演算ステージを持つパイプライン化された演算ユ
ニットと、 該演算ユニットの複数の演算ステージからの出力を該演
算ユニットにオペランド入力として与える複数のデータ
バスと、 前記オペランド用レジスタ群の出力と前記演算ユニット
のｍ力とのどちらか一方を選択する選択回路と、前記演
算ユニットのステージに対応して演算出力がオペランド
用レジスタの書込みデータとして確定したことを示すオ
ペランド確定信号を発生する発生回路と、命令が更新を
指定するレジスタ番号とそのレジスタの更新指示とをス
テージに対応して伝送し持回る回路と、 前記演算ユニットでレジスタの内容をオペランドとする
命令を実行しようとする時該命令にょシ指定されるオペ
ランドレジスフも号、前記演算ステージに対応するオペ
ランド確定信号、更新するレジスタを指定するレジスタ
番号およびレジスタの更新指示からオペランドとして前
記オペランド用レジスタ群と前記データバスとを選択的
に与えるかまたはオペランドが未確定ならば演算の開始
の待合わせをしオペランドが確定したら演算を開始する
よう制御する制御回路とを含むことを特徴とする。 発明の実施例 次に本発明について図面を参照して詳細に説明する。 第１図を参照すると、本発明の一実施例はデータ系と制
御系とから構成されている。前記データ系は、オペラン
ド用レジスタ群Ａｌ、複数の演算ステージで構成される
演算ユニッ）Ａ３、複数の演算ステージの演算出力を演
算ユニットＡ３にオペランドとして与えるデータバスＡ
４．およびオペランド用レジスタ群Ａ１と演算ユニット
Ａ３の出力データを切９替える選択手段Ａ２から構成さ
れている。 また前記制御系は制御回路５およびメモリ６から構成さ
れている。 前記演算装置の演算パイプの深さくステージの段数）は
特に規定
【７ないが説明の便宜のためにパイプ段数を５
段とし第１のステージかうＡｘ：ｙ−−ジ、Ｂステージ
、Ｃステージ、Ｄステージ、およ５− びＥステージとする。演算パイプは並列２本構成とする
。オペランドを格納する複数のレジスタファイルＡＩＯ
およびＡｌｌのそれぞれは、レジスタファイル状に構成
されており、書込番号および更新指示に応答して任意の
レジスタにオペランドを書込むことができ、また読出し
番号に応答して任意のレジスタを読み吊すことができる
。レジスタファイルＡＩＯに第２図のレジスタＡ ２１
Ｋより読出し番号が与えられ、レジスタファイルＡｌ
ｌには第２図のレジスタＡ２２にょシ読出し番号が与え
られる。レジスタファイルＡ１ｏは第１オペランド用、
レジスタファイルＡｌｌは第２オペランド用でともにＡ
ステージのレジスタ群である。 選択器Ａ１２はレジスタファイルＡＩＯ，第１演算論理
回路３２、レジスｌ；ＩＣ１ｏ、レジｘ＊Ｄ１０゜選択
器Ｅｌｌの出力信号を切替える演算のための第１オペラ
ンドを選択する。選択器ＡＩ２は信号線１０１，１０３
，１０４，１０５および１０６を介してレジスタファイ
ルＡＩＯ，第１演算論理回路３２、ｖ）ｘりｃｌｏ、１
）１０．Ｂｉｂ、 お６− よび選択器Ｅｌｌに接続されている。選択器Ａ１３はレ
ジスタファイルＡｌｌ、第１演算論理回路３人レジスタ
ＣＩＯ、レジスタＤ１０、および選択器Ｅｌｌの出力信
号を切替え、演算のだめの第２オペランドを選択する。 選択器Ａ１３は信号線１０２゜１．０３，１０４，１０
５． および１０６を介してレジスタファイルＡｌｌ、
第１演算論理回路３２、レジスタＣ１０，Ｉ’）１０．
ＥＩＯｌおよび選択器Ｅ】１に接続されている。 レジスタ１３１０はＢステージ上にあシ選択器Ａ、１２
で選択された第１オペランドを受け演算パイプにオペラ
ンドを供給する。このレジスタＢＩＯば、選択器Ａ１２
と信号線１０７で接続されている。 レジスタＢｌｌはＢステージ上にあり選択器Ａ１３で選
択さ詑た第２オペランドを受け演算パイプにオペランド
を供給する。このレジスタＢ１．１は、選択器Ａ１３と
信号線１０８で接続されている。 第１演算パイプ３０１はＢステージのみで演算結果の確
定する演算論理回路３２とＣステージのレジスタＣ１０
、ＤステージのレジスタＴＩ）Ｎｏ、Ｅステージのレジ
スタＥ１０とから構成されている。第１演算論理回Ｐ８
３２はイ３号庫１０９および１１０を介して１／ジスタ
ＢＩＯ：Ｔｈ工びＢｌｌからオペランドを供給される。 第１演算パイプ３０１にはＢ、Ｃ，Ｄ、Ｅの４ステージ
が存在し演算結果は各ステージから信号線１０３，１０
４，１０５および１０６を介してバイパスできるよう構
成されている。このパイプの深さは第２演算パイプの深
さに合わせたものである。 第２演算パイプ３１１は演算論理回路３３から構成され
、Ｂステージ、Ｃステージ、Ｄステージ、Ｅステージの
４ステージを山崩する。第２Ｓ算論理回路３３は信号線
１０９および１１０を介してレジスタＢＩＯおよびＢｌ
ｌからオペランドを供給され演算結−Ｆｌ：はＥステー
ジに確定する。 選択器Ｅｌｌは信号線１１１および１１２を介して第１
演算パイプ３０１と第２演算パイプ３］１に接続されこ
れらパイプ３０１および３１１の演算結果を切υ替える
。選択器Ｅ１１の出力信号は信号線１０６を介してレジ
スタファイルＡＩＯおよびＡｌｌに接続されている。レ
ジスタファイルＡＩＯおよびＡｌｌの書込番号はＥステ
ージの第２図のレジスタＳ２１から共通に与えられてＥ
ステージの第２図のレジスタＥ２０のビット１の中断指
示によシレジスタファイルＡＩＯおよヒ、Ａ１１に演算
結果が格納される。 第３図を参照して、オペランドのバイパス制御とオペラ
ンド確定行制御を行う制御回路？以下詳細に説明する。 前記制御回路５は、命令レジスフ５０．デコーダ５１．
レジｘ夕に２０． Ａ２１． Ａ２２． Ｂ２０゜Ｂ２
１． Ｂ２４． Ｃ２′０． Ｃ２１，Ｄ、２０． Ｂ
２１゜Ｂ２０．およびＥ２１２選択器Ａ２３およびＡ２
４゜フリップフロップＢ２５およびＢ２６．比較器Ｂ２
２． Ｃ２２，Ｂ２２． ：ｌ；２２． Ｂ２３． Ｃ
２３゜Ｂ２３．Ｂ２３および制御論理回路７７から構成
されている。 レジスタＡ２０にはＡステージにあり、演算実９− 行命令のバイパス制御情報、オペランド確定待情報が格
納される。 レジスタＡ２１には第１オペランド用レジスタ番号が格
納されるとともに更新レジスタ番号が格納される。 レジスタＡ２２には第２オペランド用レジスタ番号が格
納される。 レジスタＡ２１およびＡ２２にはともにＡステージにあ
シ、各レジスタ番号はデコーダ５１がら供給される。 レジスタＢ２０． Ｃ２０，Ｂ２０オｊびＢ２゜はレジ
スタＡ２０の制御情報の一部をパイプの各ステージごと
に持回るためＢステージ、Ｃステージ、Ｄステージ、Ｅ
ステージの順に配置されている。 レジスタＢ２１．Ｃ２１，Ｂ２１およびＢ２１はレジス
タＡ２１の内容（更新レジスタ番号）を演算パイプの各
ステージごとに持回るためＢステージ、Ｃステージ、Ｄ
ステージ、Ｅステージの順に配置されている。 １０− 選択器Ａ２３は第１オペランドのオペランド確定待の発
生時にレジスタＡ２１の第１オペランド用レジスタ番号
がレジスタＢ２１に格納されているためこれを切替える
ために用いられる。この時レジスタＢ２１はレジスタＡ
２１のすべりバッファとなっている。 選択器Ａ２４は第２オペランドのオペランド確定待の発
生時にレジスタＡ２２の第２オペランド用レジスタ番号
がレジスタＢ２４に格納されているためこれを切り替え
るために用いられる。レジスタＢ２４はレジスタＡ２２
のすベシバッファである。 比較器Ｂ２２．Ｃ２２，Ｄ２２およびＢ２２は第１オペ
ランドのバイパス制御情報、オペランド確定時制御情報
を作成するだめの比較器である。 比較器Ｂ２２は選択器Ａ２３の出力とレジスタＢ２１の
出力とを、比較器Ｃ２２は選択的Ａ２３の出力とレジス
タＣ２１の出力とを、比較器Ｄ２２は選択器Ａ２３の出
力とレジスタＤ２１の出力とを、比較器Ｅ２２は選択器
Ａ２３の出力とレジスタＢ２１の出力とをそれぞれ比較
しその値の一致を検出できるように結合しである。 比較器Ｂ２３．Ｃ２３，Ｄ２３およびＢ２３は第２オペ
ランドのバイパス制御情報、オペランド確定時制御情報
を作成するだめの比較器で比較器Ｂ２３は選択器Ａ２４
の出力とレジスタＢ２１の出力とを、比較器Ｃ２３は選
択器Ａ２４の出力とレジスタＣ２１の出力とを、比較器
Ｄ２３は選択器Ａ２４の出力とレジスタＤ２１の出力と
を、比較器Ｂ２３は選択器Ａ２４の出力とレジスタＥ２
１の出力とをそれぞれ比較しその値の一致を検出できる
ように結合しである。 フリップフロップＢ２５の出力は第１オペランドの確定
待状態を示す。フリップフロッグＢ２６の出力は第２オ
ペランドの確定待状態を示す。該フリップフロップＢ２
５お上びＢ２６の出力信号はオペランド確定時制御およ
びＡステージ、Ｂステージのレジスタのホールド制御に
用いる。 制御論理回路７７はバイパス制御、オペランド確定時制
御の各種論理をまとめて示すものであシその論理は以下
類に論理式で示す。 次に命令の実行の動作にともなうバイパス制御およびオ
ペランド確定時制御の説明をする。 外部ユニットから実行すべき命令がレジスタ５０に格納
されデコーダ５１で解読され、その解読結果がＡステー
ジの各レジスタに準備されたとする。 該命令が人スデージからＢステージに移行しＬうとする
時、該命令が使用する第１オペランド用レジスタまたは
第２オペランド用レジスタを更新する命令が該命令より
先行するパイプ（Ｂステージ、Ｃステージ、Ｄステージ
あるいはＥステージ）に存在し、演算結果がバイパス可
能すなわち第１演算パイプを占有または第２演算パイプ
のＥステージ上に存在するならば選択器Ａ１２およびＡ
１３を切替えてバイパス制御を行う。また、演算結果
のバイパスが不可能、すなわち、第２演算パイプを占有
しかつＥステージ上に存在しないならばオペランド確定
時フラグをフリップフロップＢ２５およびＢ２６にセッ
ト（第１オペランドおよび第２オペランドについて独立
にセラ） ） Ｌ、Ａステー１３− 一ジ、Ｂ：Ｘｆ−ジのレジスタをホールド状態にする。 オペランド確定待状態で演算結果が第２演算パイプのＥ
ステージで確定すると、この演算結果、すなわちオペラ
ンド確定待状態となっている命令のオペランドがレジス
タＢＩＯまたはレジスタＢｌｌに供給されると同時にオ
ペランド確定時フラグのフリップフロップＢ２５および
Ｂ２６に対するリセットよシオベランド確定待状態を解
除する。 次ニバイパス制御およびオペランド確定時制御を論理式
によって示す。制御レジスタの各ビットの信号に順に名
前を付与する。 Ａステージ Ｂステージ Ｃステージ Ｄステージ Ｅステージ Ｂ２０ ビット０→ＶＰＩＫ（選択器Ｅ１１の選択指示
）Ｂ２０ ピッ）１−ＲＷＥ（Ｅステージレジスタ更新
指示 ）選択器Ａ２３の出力信号をＲＮＸＩ、選択器Ａ
２４の出力信号をＲＮＸ２とすると ＲＮＸ ｌ ＝ＲＩ３１・ＲＮＩＡ＋ＲＢ１・ＲＮＩＢ
ＲＮＸ２＝ＲＮ２・ＲＮ２ム＋ＲＢ２・ＲＮ２Ｂとなる
。 比較器の一致信号を次のように示す。 比較器Ｂ ２２ （ＲＮＸ１＝ＲＮＩＢ）→ＢＣＩ比較
器Ｃ２２（ＲＮＸ１＝ＲＮＣ）→ＣＣ１比較器Ｄ２２
（ＲＮＸ１＝ＲＮＤ ）、ＤＣ１比較器Ｅ２２ （ＲＮ
Ｘ１＝ＲＮＥ ）→ＥＣ１比較器Ｂ ２３ （ＲＮＸ２
＝Ｒ，ＮＩＢ）→ＢＣ２比較器Ｃ２３（ＲＮＸ２＝ＲＮ
Ｃ）→ＣＣ２比較器Ｄ２３ （ＲＮＸ２＝ＲＮＤ ）→
ＤＣ２比較器Ｅ２３ （ＲＮＸ２＝ＲＮＥ ）ｆＥ’Ｃ
２実行命令がＡステージからＢステージに移行しようと
する時の該命令よシ先行するパイプに存在１７− ＣＨ１＝ＣＣ１・ＲＷｃ ＤＨ１＝ＤＣ１・ＲＷＤ ＥＨｌ−ＥＣ１拳ＲＷＥ ＣＨ２＝ＣＣ２・ＲＷｃ ＤＨ２＝ＤＣ２・ＲＷＤ ＥＨ２＝ＥＣ２・ＲＷＥ １８− ＊ ： Ｒ，Ｂ１ ：Ｒ１３２の論理積はオペランド確
定待の発生時命令自身はＢステージ上で待合わせを行な
うためＢＨｌまたは１３Ｈ２が１“とならないようにす
るためにとられる。 次にレジスタのホールド条件、選択器の選択論理、フリ
ップフロップのセット／リセット条件を示す。 ○レジスタファイルＡＩＯ，Ａｌｌの更新指示＝ＲＷＥ
○ 更新番号＝ＲＮ１ 〃 ○レジスタファイルＡ１０の読出し番号 ＝ＲＮ Ｉ
Ａ○レジスタファイルＡｌｌの読出し番号 ＝ＲＮ２Ａ
○選択器Ａ１２の選択信号をＳ。Ｏｒ ８０１＋ ８０
２ とし次の組合せで選択すれば Ｓｏ。Ｓｏ、 ｓｏ。 ０００→Ａ１０（第１オペランド用レジスタフアイル）
００１−Ｅｌｏ（Ｅステージ演算結沫 ）０１０−ＤＩ
Ｏ（Ｄステージ演算結果 ）０１１−ＣＩＯ（Ｃステー
ジ演算結果 ）１００−ＬＸ （Ｂステージ演算結果
）Ｓｏｏ＝■ＰＩＢ・ＢＨＩ Ｓｏ１＝’ＶＰ１ｃｍＢＨＩ−ＣＨ１＋ＶＰ］、Ｄ−Ｂ
ＨＩ ・ＣＨＩ・１）Ｈｌ ｓｏ ！ ＝ＶＰ１ｃ 、Ｂ）（１、Ｃ）Ｔ１＋ＶＰＩ
Ｅ −ＢＨＩ −ＣＨｌ・ＤＨｌ・Ｅ Ｈ１ ０選択器Ａ】、３の選択信号をＳＩ Ｏｒ ８１１ ｒ
”１ ！とじ次の組合せで選択すれば ８１０８１１ Ｓｔ ｔ ０００→Ａ、１］、（第２オペランド用レジスタフアイ
ル）００１→ｇｔｏ （Ｅステージ演算結果 ）０１０
→ＤＩＯ（Ｄステージ演算結果 ）０１１−→ＣＩＱ（
Ｃステージ演算結果）１００−Ｌｌ （Ｂステージ演算
結果）ｓｔ ｏ ＝ＶＰ Ｉ Ｂ ＠ＢＨ２ ８、１＝Ｖｐ１ｃｍＢＨ２−ＣＨ２−１−Ｖｐｌｎ−Ｂ
Ｈ２−ＣＨ２・ＤＨ２ ＣＨ２−ＤＨ２−ＰＭ（２ ０１／ジスタＢＩＯのホールド論理をＨｏとすると■（
ｏ−Ｒ）３１・ＲＢ２ ０レジス、りＢ ］、 １のボールド論理をＨｌとする
とＨ，＝ＲＢ１・ＲＪ３２ ０レジスタＣＩＯ，Ｉ）１０．ＥＩＯのホールド信号は
常にゝゝ０“ ０選択器Ｅｌｌの選択・信号をＳ２０とすね、ば２０ ０ →Ｐ１（第１演クバイプ） １−Ｐ２（第２ｒ Ｓｔ ｏ ＝Ｖ ’、Ｐ Ｉ Ｂ ○レジスタＡ２０．Ａ２１．Ａ２２．Ｂ２０゜Ｂ２１．
Ｂ２４のホールド信号をＢ２とすると＝７２１− Ｈ，＝ＲＢ １ ＋’ＲＢ ２ ０第１オペランド確定待状態を示すフリップフロップＢ
２５のセット信号をＳＴ１、 第１オペランド確定待状態を示すフリップフロッグＢ２
５のりセット信号をＲＴ、、 第２オペランド確定待状態を示すフリップフロップＢ２
６のセット信号を８Ｔ２、 第２オペランド確定待状態を示すフリップフロ○レジス
タＣ２０，Ｃ２：ｔ、１）２ （１，Ｂ２１゜Ｂ２０．
Ｂ２１のボールド信号は常に１１０“第４図は第２図お
よび第３図で示すデータの動−２２−、 きをタイムチャートで示すものである。との図では第１
オペランドまたは第２オペランドに着目し命令シーケン
スとして外部ユニットからａｌ ｂ。 ＣＴ ｄｌ ｅｌ ｆｌ ｇ ＋ １１の順で供給され
たとする。 命令ａのオペランドをａ′とし第１演算パイプ３０１を
使用するとする。命令すのオペランドをｂ′とし第２演
算パイプを使用するとする。命令Ｃは命令ａの演算結果
を使用し、命令ｄは命令すの演算結果を使用するとする
。 Ａステージから順次命令ａ、ｂ、ｃと実行を開始する。 命令ＣがＡステージからＢスラ゛−ジに移行しようとす
る時命令Ｃが使用するオペランドは第１演算パイプのＣ
ステージに存在する。 このオペランド（命令ａの演算結果）はバイパス可能な
のでＡステージ上でバイパスし命令Ｃは遅滞なく実行さ
れでいく。第３囚でこのバイパスされた命令ａの演算結
果ａ／ ２命令Ｃのオペランドａ″として示す。 次に命令ｄがＡステージからＢステージに移行しようと
する時命令ｄが使用するメベランドは第２演算パイプの
Ｃステージに存在する。このオペランド（命令すの演算
中データ）はバイパスは不可能なのでオペランド確定待
状態を示すフリップフロップＢ２５またばＢ２６をセッ
トし命令ｄはＢステージ上でオペランド確定待状態とな
る。第２演算パイプの命令すの演算データｂ′はＤステ
ージおよびＥステージと進み演算結果が確定したら、Ｂ
ステージ上でオペランド確定待状態になっている命令ｄ
にオペランドを供給すると同時に、オペランド確定待状
態を示すフリップフロップＢ２５またはＢ２６をリセッ
トする。命令ｄは命令すの演算結果ｂ′を受け取υ演算
の実行を再開する。 発明の効果 本発明には並行に構成てれた演算パイプのバイパス制御
とオペランド確定行制御を行うことにＬ）、効果的な演
算ができるという効果がある。
段とし第１のステージかうＡｘ：ｙ−−ジ、Ｂステージ
、Ｃステージ、Ｄステージ、およ５− びＥステージとする。演算パイプは並列２本構成とする
。オペランドを格納する複数のレジスタファイルＡＩＯ
およびＡｌｌのそれぞれは、レジスタファイル状に構成
されており、書込番号および更新指示に応答して任意の
レジスタにオペランドを書込むことができ、また読出し
番号に応答して任意のレジスタを読み吊すことができる
。レジスタファイルＡＩＯに第２図のレジスタＡ ２１
Ｋより読出し番号が与えられ、レジスタファイルＡｌ
ｌには第２図のレジスタＡ２２にょシ読出し番号が与え
られる。レジスタファイルＡ１ｏは第１オペランド用、
レジスタファイルＡｌｌは第２オペランド用でともにＡ
ステージのレジスタ群である。 選択器Ａ１２はレジスタファイルＡＩＯ，第１演算論理
回路３２、レジスｌ；ＩＣ１ｏ、レジｘ＊Ｄ１０゜選択
器Ｅｌｌの出力信号を切替える演算のための第１オペラ
ンドを選択する。選択器ＡＩ２は信号線１０１，１０３
，１０４，１０５および１０６を介してレジスタファイ
ルＡＩＯ，第１演算論理回路３２、ｖ）ｘりｃｌｏ、１
）１０．Ｂｉｂ、 お６− よび選択器Ｅｌｌに接続されている。選択器Ａ１３はレ
ジスタファイルＡｌｌ、第１演算論理回路３人レジスタ
ＣＩＯ、レジスタＤ１０、および選択器Ｅｌｌの出力信
号を切替え、演算のだめの第２オペランドを選択する。 選択器Ａ１３は信号線１０２゜１．０３，１０４，１０
５． および１０６を介してレジスタファイルＡｌｌ、
第１演算論理回路３２、レジスタＣ１０，Ｉ’）１０．
ＥＩＯｌおよび選択器Ｅ】１に接続されている。 レジスタ１３１０はＢステージ上にあシ選択器Ａ、１２
で選択された第１オペランドを受け演算パイプにオペラ
ンドを供給する。このレジスタＢＩＯば、選択器Ａ１２
と信号線１０７で接続されている。 レジスタＢｌｌはＢステージ上にあり選択器Ａ１３で選
択さ詑た第２オペランドを受け演算パイプにオペランド
を供給する。このレジスタＢ１．１は、選択器Ａ１３と
信号線１０８で接続されている。 第１演算パイプ３０１はＢステージのみで演算結果の確
定する演算論理回路３２とＣステージのレジスタＣ１０
、ＤステージのレジスタＴＩ）Ｎｏ、Ｅステージのレジ
スタＥ１０とから構成されている。第１演算論理回Ｐ８
３２はイ３号庫１０９および１１０を介して１／ジスタ
ＢＩＯ：Ｔｈ工びＢｌｌからオペランドを供給される。 第１演算パイプ３０１にはＢ、Ｃ，Ｄ、Ｅの４ステージ
が存在し演算結果は各ステージから信号線１０３，１０
４，１０５および１０６を介してバイパスできるよう構
成されている。このパイプの深さは第２演算パイプの深
さに合わせたものである。 第２演算パイプ３１１は演算論理回路３３から構成され
、Ｂステージ、Ｃステージ、Ｄステージ、Ｅステージの
４ステージを山崩する。第２Ｓ算論理回路３３は信号線
１０９および１１０を介してレジスタＢＩＯおよびＢｌ
ｌからオペランドを供給され演算結−Ｆｌ：はＥステー
ジに確定する。 選択器Ｅｌｌは信号線１１１および１１２を介して第１
演算パイプ３０１と第２演算パイプ３］１に接続されこ
れらパイプ３０１および３１１の演算結果を切υ替える
。選択器Ｅ１１の出力信号は信号線１０６を介してレジ
スタファイルＡＩＯおよびＡｌｌに接続されている。レ
ジスタファイルＡＩＯおよびＡｌｌの書込番号はＥステ
ージの第２図のレジスタＳ２１から共通に与えられてＥ
ステージの第２図のレジスタＥ２０のビット１の中断指
示によシレジスタファイルＡＩＯおよヒ、Ａ１１に演算
結果が格納される。 第３図を参照して、オペランドのバイパス制御とオペラ
ンド確定行制御を行う制御回路？以下詳細に説明する。 前記制御回路５は、命令レジスフ５０．デコーダ５１．
レジｘ夕に２０． Ａ２１． Ａ２２． Ｂ２０゜Ｂ２
１． Ｂ２４． Ｃ２′０． Ｃ２１，Ｄ、２０． Ｂ
２１゜Ｂ２０．およびＥ２１２選択器Ａ２３およびＡ２
４゜フリップフロップＢ２５およびＢ２６．比較器Ｂ２
２． Ｃ２２，Ｂ２２． ：ｌ；２２． Ｂ２３． Ｃ
２３゜Ｂ２３．Ｂ２３および制御論理回路７７から構成
されている。 レジスタＡ２０にはＡステージにあり、演算実９− 行命令のバイパス制御情報、オペランド確定待情報が格
納される。 レジスタＡ２１には第１オペランド用レジスタ番号が格
納されるとともに更新レジスタ番号が格納される。 レジスタＡ２２には第２オペランド用レジスタ番号が格
納される。 レジスタＡ２１およびＡ２２にはともにＡステージにあ
シ、各レジスタ番号はデコーダ５１がら供給される。 レジスタＢ２０． Ｃ２０，Ｂ２０オｊびＢ２゜はレジ
スタＡ２０の制御情報の一部をパイプの各ステージごと
に持回るためＢステージ、Ｃステージ、Ｄステージ、Ｅ
ステージの順に配置されている。 レジスタＢ２１．Ｃ２１，Ｂ２１およびＢ２１はレジス
タＡ２１の内容（更新レジスタ番号）を演算パイプの各
ステージごとに持回るためＢステージ、Ｃステージ、Ｄ
ステージ、Ｅステージの順に配置されている。 １０− 選択器Ａ２３は第１オペランドのオペランド確定待の発
生時にレジスタＡ２１の第１オペランド用レジスタ番号
がレジスタＢ２１に格納されているためこれを切替える
ために用いられる。この時レジスタＢ２１はレジスタＡ
２１のすべりバッファとなっている。 選択器Ａ２４は第２オペランドのオペランド確定待の発
生時にレジスタＡ２２の第２オペランド用レジスタ番号
がレジスタＢ２４に格納されているためこれを切り替え
るために用いられる。レジスタＢ２４はレジスタＡ２２
のすベシバッファである。 比較器Ｂ２２．Ｃ２２，Ｄ２２およびＢ２２は第１オペ
ランドのバイパス制御情報、オペランド確定時制御情報
を作成するだめの比較器である。 比較器Ｂ２２は選択器Ａ２３の出力とレジスタＢ２１の
出力とを、比較器Ｃ２２は選択的Ａ２３の出力とレジス
タＣ２１の出力とを、比較器Ｄ２２は選択器Ａ２３の出
力とレジスタＤ２１の出力とを、比較器Ｅ２２は選択器
Ａ２３の出力とレジスタＢ２１の出力とをそれぞれ比較
しその値の一致を検出できるように結合しである。 比較器Ｂ２３．Ｃ２３，Ｄ２３およびＢ２３は第２オペ
ランドのバイパス制御情報、オペランド確定時制御情報
を作成するだめの比較器で比較器Ｂ２３は選択器Ａ２４
の出力とレジスタＢ２１の出力とを、比較器Ｃ２３は選
択器Ａ２４の出力とレジスタＣ２１の出力とを、比較器
Ｄ２３は選択器Ａ２４の出力とレジスタＤ２１の出力と
を、比較器Ｂ２３は選択器Ａ２４の出力とレジスタＥ２
１の出力とをそれぞれ比較しその値の一致を検出できる
ように結合しである。 フリップフロップＢ２５の出力は第１オペランドの確定
待状態を示す。フリップフロッグＢ２６の出力は第２オ
ペランドの確定待状態を示す。該フリップフロップＢ２
５お上びＢ２６の出力信号はオペランド確定時制御およ
びＡステージ、Ｂステージのレジスタのホールド制御に
用いる。 制御論理回路７７はバイパス制御、オペランド確定時制
御の各種論理をまとめて示すものであシその論理は以下
類に論理式で示す。 次に命令の実行の動作にともなうバイパス制御およびオ
ペランド確定時制御の説明をする。 外部ユニットから実行すべき命令がレジスタ５０に格納
されデコーダ５１で解読され、その解読結果がＡステー
ジの各レジスタに準備されたとする。 該命令が人スデージからＢステージに移行しＬうとする
時、該命令が使用する第１オペランド用レジスタまたは
第２オペランド用レジスタを更新する命令が該命令より
先行するパイプ（Ｂステージ、Ｃステージ、Ｄステージ
あるいはＥステージ）に存在し、演算結果がバイパス可
能すなわち第１演算パイプを占有または第２演算パイプ
のＥステージ上に存在するならば選択器Ａ１２およびＡ
１３を切替えてバイパス制御を行う。また、演算結果
のバイパスが不可能、すなわち、第２演算パイプを占有
しかつＥステージ上に存在しないならばオペランド確定
時フラグをフリップフロップＢ２５およびＢ２６にセッ
ト（第１オペランドおよび第２オペランドについて独立
にセラ） ） Ｌ、Ａステー１３− 一ジ、Ｂ：Ｘｆ−ジのレジスタをホールド状態にする。 オペランド確定待状態で演算結果が第２演算パイプのＥ
ステージで確定すると、この演算結果、すなわちオペラ
ンド確定待状態となっている命令のオペランドがレジス
タＢＩＯまたはレジスタＢｌｌに供給されると同時にオ
ペランド確定時フラグのフリップフロップＢ２５および
Ｂ２６に対するリセットよシオベランド確定待状態を解
除する。 次ニバイパス制御およびオペランド確定時制御を論理式
によって示す。制御レジスタの各ビットの信号に順に名
前を付与する。 Ａステージ Ｂステージ Ｃステージ Ｄステージ Ｅステージ Ｂ２０ ビット０→ＶＰＩＫ（選択器Ｅ１１の選択指示
）Ｂ２０ ピッ）１−ＲＷＥ（Ｅステージレジスタ更新
指示 ）選択器Ａ２３の出力信号をＲＮＸＩ、選択器Ａ
２４の出力信号をＲＮＸ２とすると ＲＮＸ ｌ ＝ＲＩ３１・ＲＮＩＡ＋ＲＢ１・ＲＮＩＢ
ＲＮＸ２＝ＲＮ２・ＲＮ２ム＋ＲＢ２・ＲＮ２Ｂとなる
。 比較器の一致信号を次のように示す。 比較器Ｂ ２２ （ＲＮＸ１＝ＲＮＩＢ）→ＢＣＩ比較
器Ｃ２２（ＲＮＸ１＝ＲＮＣ）→ＣＣ１比較器Ｄ２２
（ＲＮＸ１＝ＲＮＤ ）、ＤＣ１比較器Ｅ２２ （ＲＮ
Ｘ１＝ＲＮＥ ）→ＥＣ１比較器Ｂ ２３ （ＲＮＸ２
＝Ｒ，ＮＩＢ）→ＢＣ２比較器Ｃ２３（ＲＮＸ２＝ＲＮ
Ｃ）→ＣＣ２比較器Ｄ２３ （ＲＮＸ２＝ＲＮＤ ）→
ＤＣ２比較器Ｅ２３ （ＲＮＸ２＝ＲＮＥ ）ｆＥ’Ｃ
２実行命令がＡステージからＢステージに移行しようと
する時の該命令よシ先行するパイプに存在１７− ＣＨ１＝ＣＣ１・ＲＷｃ ＤＨ１＝ＤＣ１・ＲＷＤ ＥＨｌ−ＥＣ１拳ＲＷＥ ＣＨ２＝ＣＣ２・ＲＷｃ ＤＨ２＝ＤＣ２・ＲＷＤ ＥＨ２＝ＥＣ２・ＲＷＥ １８− ＊ ： Ｒ，Ｂ１ ：Ｒ１３２の論理積はオペランド確
定待の発生時命令自身はＢステージ上で待合わせを行な
うためＢＨｌまたは１３Ｈ２が１“とならないようにす
るためにとられる。 次にレジスタのホールド条件、選択器の選択論理、フリ
ップフロップのセット／リセット条件を示す。 ○レジスタファイルＡＩＯ，Ａｌｌの更新指示＝ＲＷＥ
○ 更新番号＝ＲＮ１ 〃 ○レジスタファイルＡ１０の読出し番号 ＝ＲＮ Ｉ
Ａ○レジスタファイルＡｌｌの読出し番号 ＝ＲＮ２Ａ
○選択器Ａ１２の選択信号をＳ。Ｏｒ ８０１＋ ８０
２ とし次の組合せで選択すれば Ｓｏ。Ｓｏ、 ｓｏ。 ０００→Ａ１０（第１オペランド用レジスタフアイル）
００１−Ｅｌｏ（Ｅステージ演算結沫 ）０１０−ＤＩ
Ｏ（Ｄステージ演算結果 ）０１１−ＣＩＯ（Ｃステー
ジ演算結果 ）１００−ＬＸ （Ｂステージ演算結果
）Ｓｏｏ＝■ＰＩＢ・ＢＨＩ Ｓｏ１＝’ＶＰ１ｃｍＢＨＩ−ＣＨ１＋ＶＰ］、Ｄ−Ｂ
ＨＩ ・ＣＨＩ・１）Ｈｌ ｓｏ ！ ＝ＶＰ１ｃ 、Ｂ）（１、Ｃ）Ｔ１＋ＶＰＩ
Ｅ −ＢＨＩ −ＣＨｌ・ＤＨｌ・Ｅ Ｈ１ ０選択器Ａ】、３の選択信号をＳＩ Ｏｒ ８１１ ｒ
”１ ！とじ次の組合せで選択すれば ８１０８１１ Ｓｔ ｔ ０００→Ａ、１］、（第２オペランド用レジスタフアイ
ル）００１→ｇｔｏ （Ｅステージ演算結果 ）０１０
→ＤＩＯ（Ｄステージ演算結果 ）０１１−→ＣＩＱ（
Ｃステージ演算結果）１００−Ｌｌ （Ｂステージ演算
結果）ｓｔ ｏ ＝ＶＰ Ｉ Ｂ ＠ＢＨ２ ８、１＝Ｖｐ１ｃｍＢＨ２−ＣＨ２−１−Ｖｐｌｎ−Ｂ
Ｈ２−ＣＨ２・ＤＨ２ ＣＨ２−ＤＨ２−ＰＭ（２ ０１／ジスタＢＩＯのホールド論理をＨｏとすると■（
ｏ−Ｒ）３１・ＲＢ２ ０レジス、りＢ ］、 １のボールド論理をＨｌとする
とＨ，＝ＲＢ１・ＲＪ３２ ０レジスタＣＩＯ，Ｉ）１０．ＥＩＯのホールド信号は
常にゝゝ０“ ０選択器Ｅｌｌの選択・信号をＳ２０とすね、ば２０ ０ →Ｐ１（第１演クバイプ） １−Ｐ２（第２ｒ Ｓｔ ｏ ＝Ｖ ’、Ｐ Ｉ Ｂ ○レジスタＡ２０．Ａ２１．Ａ２２．Ｂ２０゜Ｂ２１．
Ｂ２４のホールド信号をＢ２とすると＝７２１− Ｈ，＝ＲＢ １ ＋’ＲＢ ２ ０第１オペランド確定待状態を示すフリップフロップＢ
２５のセット信号をＳＴ１、 第１オペランド確定待状態を示すフリップフロッグＢ２
５のりセット信号をＲＴ、、 第２オペランド確定待状態を示すフリップフロップＢ２
６のセット信号を８Ｔ２、 第２オペランド確定待状態を示すフリップフロ○レジス
タＣ２０，Ｃ２：ｔ、１）２ （１，Ｂ２１゜Ｂ２０．
Ｂ２１のボールド信号は常に１１０“第４図は第２図お
よび第３図で示すデータの動−２２−、 きをタイムチャートで示すものである。との図では第１
オペランドまたは第２オペランドに着目し命令シーケン
スとして外部ユニットからａｌ ｂ。 ＣＴ ｄｌ ｅｌ ｆｌ ｇ ＋ １１の順で供給され
たとする。 命令ａのオペランドをａ′とし第１演算パイプ３０１を
使用するとする。命令すのオペランドをｂ′とし第２演
算パイプを使用するとする。命令Ｃは命令ａの演算結果
を使用し、命令ｄは命令すの演算結果を使用するとする
。 Ａステージから順次命令ａ、ｂ、ｃと実行を開始する。 命令ＣがＡステージからＢスラ゛−ジに移行しようとす
る時命令Ｃが使用するオペランドは第１演算パイプのＣ
ステージに存在する。 このオペランド（命令ａの演算結果）はバイパス可能な
のでＡステージ上でバイパスし命令Ｃは遅滞なく実行さ
れでいく。第３囚でこのバイパスされた命令ａの演算結
果ａ／ ２命令Ｃのオペランドａ″として示す。 次に命令ｄがＡステージからＢステージに移行しようと
する時命令ｄが使用するメベランドは第２演算パイプの
Ｃステージに存在する。このオペランド（命令すの演算
中データ）はバイパスは不可能なのでオペランド確定待
状態を示すフリップフロップＢ２５またばＢ２６をセッ
トし命令ｄはＢステージ上でオペランド確定待状態とな
る。第２演算パイプの命令すの演算データｂ′はＤステ
ージおよびＥステージと進み演算結果が確定したら、Ｂ
ステージ上でオペランド確定待状態になっている命令ｄ
にオペランドを供給すると同時に、オペランド確定待状
態を示すフリップフロップＢ２５またはＢ２６をリセッ
トする。命令ｄは命令すの演算結果ｂ′を受け取υ演算
の実行を再開する。 発明の効果 本発明には並行に構成てれた演算パイプのバイパス制御
とオペランド確定行制御を行うことにＬ）、効果的な演
算ができるという効果がある。
第１図は本発明の一実施例を示す図、飢２図は本発明の
一実施例のデータ系を示す図、第３図は本発明の一実施
例のバイパス制御、オペランド確定行制御を行うための
制御系を示す図、および第４図は第２図および第３図に
示される構成の関係を示すタイムチャートである。 第１図から第４図において、ＡＩＯ，Ａｌｌ・・・・・
・レジスタファイル、Ａ２０．Ａ２１．Ａ２２゜ＢＩＯ
，Ｂｌｌ、Ｂ２０．Ｂ２１．Ｂ２４．ＣＩＯ。 Ｃ２０，Ｃ２１，ＤＩＯ，Ｂ２０．Ｂ２１．ＥＩＯ。 Ｂ２０．Ｂ２１・・・・・・レジスタ、Ａ１２．Ａ１３
゜Ａ２３．Ａ２４．Ｅｌｌ・・・・・・選択器、Ｂ２５
．’Ｂ２６・・・・・・フリップフロップ、３２，３３
，７７・・・・・・論理回路、３０１，３１１・・・・
・・演算パイプ、Ｂ２２．Ｂ２３．Ｃ２２，Ｃ２３，Ｂ
２２．Ｄ２３Ｅ ２２． Ｅ ２３・・−・・・比較器
、１０１，１０２゜１０３．１０４，１０５，１０６，
１０７，１０８ｊ１０９．１１０，１１１，１１２・・
・・・・信号線。 ２５− ２７ 図 手続補正書輸発） ＧＯ３、４ １、事件の表示 昭和５８年 特許 願第２２９５２０
号２、発明の名称 演算処理装置 ３、補正をする者 事件との関係 出 願 人 東京都港区芝五丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 ５、補正の対象 明細書の１発明の詳細な説明」の欄 ６ 補正の内容 （１） 第３頁第１７行目の記載「特定」を「％定」と
訂正します。 （２）第６頁第１６行目の記載「切替える」を「切替え
、」と訂正します。 （３）第９頁第２０行目の記載「２０には」を１と訂正
します。 （５）第１７頁第６行目の記載「ＲＮ２」を「ＲＢ２」
と訂正します。 （６）第２０頁第６行目および同頁第１９行目の記載１
−ＢｌｏＪをｒＥｔｔＪと訂正します。 （７）第２２頁第１３行目の記載ｒｓＴｒＪをｒＲＴｔ
Ｊと訂正し捷す。 １− 一〇り７
一実施例のデータ系を示す図、第３図は本発明の一実施
例のバイパス制御、オペランド確定行制御を行うための
制御系を示す図、および第４図は第２図および第３図に
示される構成の関係を示すタイムチャートである。 第１図から第４図において、ＡＩＯ，Ａｌｌ・・・・・
・レジスタファイル、Ａ２０．Ａ２１．Ａ２２゜ＢＩＯ
，Ｂｌｌ、Ｂ２０．Ｂ２１．Ｂ２４．ＣＩＯ。 Ｃ２０，Ｃ２１，ＤＩＯ，Ｂ２０．Ｂ２１．ＥＩＯ。 Ｂ２０．Ｂ２１・・・・・・レジスタ、Ａ１２．Ａ１３
゜Ａ２３．Ａ２４．Ｅｌｌ・・・・・・選択器、Ｂ２５
．’Ｂ２６・・・・・・フリップフロップ、３２，３３
，７７・・・・・・論理回路、３０１，３１１・・・・
・・演算パイプ、Ｂ２２．Ｂ２３．Ｃ２２，Ｃ２３，Ｂ
２２．Ｄ２３Ｅ ２２． Ｅ ２３・・−・・・比較器
、１０１，１０２゜１０３．１０４，１０５，１０６，
１０７，１０８ｊ１０９．１１０，１１１，１１２・・
・・・・信号線。 ２５− ２７ 図 手続補正書輸発） ＧＯ３、４ １、事件の表示 昭和５８年 特許 願第２２９５２０
号２、発明の名称 演算処理装置 ３、補正をする者 事件との関係 出 願 人 東京都港区芝五丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 ５、補正の対象 明細書の１発明の詳細な説明」の欄 ６ 補正の内容 （１） 第３頁第１７行目の記載「特定」を「％定」と
訂正します。 （２）第６頁第１６行目の記載「切替える」を「切替え
、」と訂正します。 （３）第９頁第２０行目の記載「２０には」を１と訂正
します。 （５）第１７頁第６行目の記載「ＲＮ２」を「ＲＢ２」
と訂正します。 （６）第２０頁第６行目および同頁第１９行目の記載１
−ＢｌｏＪをｒＥｔｔＪと訂正します。 （７）第２２頁第１３行目の記載ｒｓＴｒＪをｒＲＴｔ
Ｊと訂正し捷す。 １− 一〇り７
Claims (1)
- 【特許請求の範囲】 パイプライン制御方式で演算を実行する演算処理装置に
おいて、 それぞれがレジスタ番号で特定される複数のレジスタか
ら構成されるオペランド用レジスタ群と、複数の演算ス
テージを持つパイプライン化された演算ユニットと、 該演算ユニットの複数の演算ステージからの出力を該演
算ユニットにオペランド入力として与えユニットの出力
のどちらか一方を選択する選択回路と前記演算ユニット
のステージに対して演算出力がオペランド用レジスタの
書込みデータとして確定したことを示すオペランド確定
信号を発生する発生回路と、 命令が更新を指定するレジスタ番号とそのレジスタの更
新指示とをステージに対応して伝送し保持する回路と、 前記演算ユニットでレジスタの内容をオペランドとする
命令を実行しようとする時該命令によシ指定されるオペ
ランドレジスタ奇骨、前記演算ステージに対応するオペ
ランド確定信号、更新するレジスタを指定するレジスタ
番号およびレジスタの更新指示からオペランドとして前
記オペランド用レジスタ群と前記データパスとを選択的
に与えるかまたはオペランドが未確定ならば演算の開始
の待合わせをしオペランドが確定したら演算を開始する
よう制御する制御回路とを含むことを特徴とする演算処
理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58229520A JPS60120439A (ja) | 1983-12-05 | 1983-12-05 | 演算処理装置 |
| US06/678,039 US4644466A (en) | 1983-12-05 | 1984-12-04 | Pipeline processor |
| EP84114743A EP0147684B1 (en) | 1983-12-05 | 1984-12-04 | Processor |
| DE8484114743T DE3482827D1 (de) | 1983-12-05 | 1984-12-04 | Prozessor. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58229520A JPS60120439A (ja) | 1983-12-05 | 1983-12-05 | 演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60120439A true JPS60120439A (ja) | 1985-06-27 |
| JPS6215891B2 JPS6215891B2 (ja) | 1987-04-09 |
Family
ID=16893454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58229520A Granted JPS60120439A (ja) | 1983-12-05 | 1983-12-05 | 演算処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4644466A (ja) |
| EP (1) | EP0147684B1 (ja) |
| JP (1) | JPS60120439A (ja) |
| DE (1) | DE3482827D1 (ja) |
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