JPS60117286A - 映像表示制御装置 - Google Patents
映像表示制御装置Info
- Publication number
- JPS60117286A JPS60117286A JP58227201A JP22720183A JPS60117286A JP S60117286 A JPS60117286 A JP S60117286A JP 58227201 A JP58227201 A JP 58227201A JP 22720183 A JP22720183 A JP 22720183A JP S60117286 A JPS60117286 A JP S60117286A
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- Japan
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- video memory
- display
- video
- address
- display data
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/395—Arrangements specially adapted for transferring the contents of the bit-mapped memory to the screen
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/64—Constructional details of receivers, e.g. cabinets or dust covers
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、映像表示制御ｖｉ囚の改良に関し、特に、
映像表示制御ｌ＠置に備えられたビデオメモリを効率良
く使用できるように改良された映像表示制御装置に関す
る。
映像表示制御ｌ＠置に備えられたビデオメモリを効率良
く使用できるように改良された映像表示制御装置に関す
る。
［従来技術］
従来の映像表示制御装置として、第１図に示すものがあ
った。第１図においで、１はこの装置全体をｌ１ｌｌｌ
するＣ；ＰＵ、２はＣＰＬｌｌより出力されるアドレス
を伝送するアドレスバス、３はＣＰＵ１に入出力される
データを伝送するデータバス、４は表示する情報を記憶
するビデオメモリ、５は表示装置１７（後述する）のラ
スタに同期してビデオメモリ４に記憶された情報を連続
的に読出すためのビデオメモリアドレスカウンタ、６は
ビデオメモリアドレスカウンタ５より出力されるビデオ
メモリアドレスを伝送するビデオメモリアドレスバス、
７はアドレスバス２とビデオメモリアドレスバス６との
入力を切換えるためのアドレスマルチプレクザ、８はＣ
ＰＵ１からの命令に従ってビデオメモリ４の内容の読出
し、変更を行なうためのデータバスバッファ、９はビデ
オメモリアドレスによってビデオメモリ４から読出され
た表示用データ（表示用情報）を伝送するための表示用
データバス、１０はビデオメモリ４から並列に読出され
た表示用データを、表示組１７のラスタのタイミングに
合わせて直列信号に変換するビデオ信号エンコーダ、１
１はビデオ信号エンコーダ１０から出力されるビデオ信
号、１２は表示クロック発生器、１３はビデオメモリア
ドレスカウンタ５のカウント値を順次歩進するためのク
ロック、１４は並列の表示用データを直列の信号に変換
するためのタイミングを与えるクロック、１５は表示装
置１７にラスタ走査のタイミングを与えるための同期信
号発生器、１６はその同期信号、１７はビデオメモリ４
の内容を表示するラスタ走査型表示装置である。
った。第１図においで、１はこの装置全体をｌ１ｌｌｌ
するＣ；ＰＵ、２はＣＰＬｌｌより出力されるアドレス
を伝送するアドレスバス、３はＣＰＵ１に入出力される
データを伝送するデータバス、４は表示する情報を記憶
するビデオメモリ、５は表示装置１７（後述する）のラ
スタに同期してビデオメモリ４に記憶された情報を連続
的に読出すためのビデオメモリアドレスカウンタ、６は
ビデオメモリアドレスカウンタ５より出力されるビデオ
メモリアドレスを伝送するビデオメモリアドレスバス、
７はアドレスバス２とビデオメモリアドレスバス６との
入力を切換えるためのアドレスマルチプレクザ、８はＣ
ＰＵ１からの命令に従ってビデオメモリ４の内容の読出
し、変更を行なうためのデータバスバッファ、９はビデ
オメモリアドレスによってビデオメモリ４から読出され
た表示用データ（表示用情報）を伝送するための表示用
データバス、１０はビデオメモリ４から並列に読出され
た表示用データを、表示組１７のラスタのタイミングに
合わせて直列信号に変換するビデオ信号エンコーダ、１
１はビデオ信号エンコーダ１０から出力されるビデオ信
号、１２は表示クロック発生器、１３はビデオメモリア
ドレスカウンタ５のカウント値を順次歩進するためのク
ロック、１４は並列の表示用データを直列の信号に変換
するためのタイミングを与えるクロック、１５は表示装
置１７にラスタ走査のタイミングを与えるための同期信
号発生器、１６はその同期信号、１７はビデオメモリ４
の内容を表示するラスタ走査型表示装置である。
第２図は、第１図にあ番プる点線１８で囲む回路ブロッ
クの詳細を描いたものＣある。第２図において、４ａお
よび４ｂは並列的に表示する表示情報をそれぞれ、＆！
憶するビデオメモリＡおよびビデオメモリＢである。８
ａおよび８ｂは、ＣＰＵ１（第１図）が、ビデオメモリ
Ａ４ａおよびビデオメモリＢ４ｂよりデータを読出した
り、各ビデオメモリに記憶されたデータを変更するため
のデータバスバッファＡおよびデータバスバッファＢで
ある。９ａおよび９ｂは、ビデオメモリアドレスにより
ビデオメモリＡ４ａおよびビデオメモリ８４ｂより続出
される表示用データを伝送するための表示用データバス
である。
クの詳細を描いたものＣある。第２図において、４ａお
よび４ｂは並列的に表示する表示情報をそれぞれ、＆！
憶するビデオメモリＡおよびビデオメモリＢである。８
ａおよび８ｂは、ＣＰＵ１（第１図）が、ビデオメモリ
Ａ４ａおよびビデオメモリＢ４ｂよりデータを読出した
り、各ビデオメモリに記憶されたデータを変更するため
のデータバスバッファＡおよびデータバスバッファＢで
ある。９ａおよび９ｂは、ビデオメモリアドレスにより
ビデオメモリＡ４ａおよびビデオメモリ８４ｂより続出
される表示用データを伝送するための表示用データバス
である。
第３図は、第１図に示すビデオ信号エンコーダ１０の詳
細なブロック図である。第３図においＣ１１９ａおよび
１９ｂは、それぞれ表示データバス９ａおよび９１１を
伝送されてくる表示データを直列信号に変換するシフト
レジスタＡおよびシフトレジスタＢである１゜２０はシ
フトレジスタＡ１９ａおよびシフトレジスタＢ１９ｂよ
り出力された２粗のビデＡ信号を加詐するための論理和
回路である。
細なブロック図である。第３図においＣ１１９ａおよび
１９ｂは、それぞれ表示データバス９ａおよび９１１を
伝送されてくる表示データを直列信号に変換するシフト
レジスタＡおよびシフトレジスタＢである１゜２０はシ
フトレジスタＡ１９ａおよびシフトレジスタＢ１９ｂよ
り出力された２粗のビデＡ信号を加詐するための論理和
回路である。
第４図は、第２図に示すビデオメモリＡ４ａおよびビデ
オメモリＢ４ｂの表示ｆ−夕の読出タイミンクを示すタ
イミング図である。
オメモリＢ４ｂの表示ｆ−夕の読出タイミンクを示すタ
イミング図である。
第５図は、ＣＰＵ１より見たビデオメモリΔ４ａおよび
ビデオメモリ［３４１１の論理アドレス配置を示す図で
ある。
ビデオメモリ［３４１１の論理アドレス配置を示す図で
ある。
第６図は、ビデオメモリアドレスカウンタ５より見たビ
デオメモリＡ４ａおよびビデオメモリＢ４ｂの論理乙ド
レス配置を示す図である。
デオメモリＡ４ａおよびビデオメモリＢ４ｂの論理乙ド
レス配置を示す図である。
次に、第１図ないし第６図を９照しで、従来の映像表示
制陣￥に、置の動作について説明する。ＣＰＵ１は、ラ
スタ走査型表示装置１７に表示したい画面データ（たと
えば、Ｌ）’Ａ’、 ＤＡ−１−１、ＤＡ＋２、・・・
、ＬＪＢ、Ｌ、ｌＢ＋１ 、Ｉ）Ｂ１２．・・・ンを、
アドレスバス２．データバス３を介してビデオメモリ△
４Ｒａ３よびビデオメモリＢ４ｔｌのそれぞれのアドレ
スに書込む。このようにして書込まれたデータが、第５
図に示されている。第５′図で、ＡＰ。
制陣￥に、置の動作について説明する。ＣＰＵ１は、ラ
スタ走査型表示装置１７に表示したい画面データ（たと
えば、Ｌ）’Ａ’、 ＤＡ−１−１、ＤＡ＋２、・・・
、ＬＪＢ、Ｌ、ｌＢ＋１ 、Ｉ）Ｂ１２．・・・ンを、
アドレスバス２．データバス３を介してビデオメモリ△
４Ｒａ３よびビデオメモリＢ４ｔｌのそれぞれのアドレ
スに書込む。このようにして書込まれたデータが、第５
図に示されている。第５′図で、ＡＰ。
Ａ Ｉ） ＋ １ 、ＡＰ＋２．・・・は、ビデオメモ
リＡ４ａのアドレスであり、ＡＱ、ＡＱ＋１．ＡＱ＋２
゜・・・はビデオメモリＢ４ｂのアドレスである。第５
図に示づように、ＣＰＵ１から見たビデオメモリＡ４ａ
およびビデオメモリＢ４ａの論理アドレス配置は、直列
的配置である。
リＡ４ａのアドレスであり、ＡＱ、ＡＱ＋１．ＡＱ＋２
゜・・・はビデオメモリＢ４ｂのアドレスである。第５
図に示づように、ＣＰＵ１から見たビデオメモリＡ４ａ
およびビデオメモリＢ４ａの論理アドレス配置は、直列
的配置である。
ビデオメモリＡ４ａおよびビデオメモリＢ４ｂに書込ま
れた表示用データは、ビデオメモリアドレスカウンタ５
により、連続的かつ周期的に読出される。この読出タイ
ミングは、第４図に示すように、クロック１３の立上が
りに同期して出力されるヒＦＡメモリアドレスにより、
ビデオメモリＡ４ａおよびビデオメモリＢ４ｂに書込ま
れた表示用データ（たとえばＤＡ、ＤＢ）が同時に読出
される。なぜならば、ビデオメモリアドレスカウンタ５
から見たビデオメモリＡ４ａおよびビデオメモリＢ４ｈ
の論理アドレスバスは、第６図に示すようであり、並列
表示すべきデータ（たとえば、ＤＡとＤＯＳＤＡ＋１と
ＤＢ＋１など）は、ビデオフモリアドレスカウンタ５側
から見た同一のビデオメモリアドレス（たとえば、ＡＸ
、ＡＸ＋１など）に書込まれているからである。
れた表示用データは、ビデオメモリアドレスカウンタ５
により、連続的かつ周期的に読出される。この読出タイ
ミングは、第４図に示すように、クロック１３の立上が
りに同期して出力されるヒＦＡメモリアドレスにより、
ビデオメモリＡ４ａおよびビデオメモリＢ４ｂに書込ま
れた表示用データ（たとえばＤＡ、ＤＢ）が同時に読出
される。なぜならば、ビデオメモリアドレスカウンタ５
から見たビデオメモリＡ４ａおよびビデオメモリＢ４ｈ
の論理アドレスバスは、第６図に示すようであり、並列
表示すべきデータ（たとえば、ＤＡとＤＯＳＤＡ＋１と
ＤＢ＋１など）は、ビデオフモリアドレスカウンタ５側
から見た同一のビデオメモリアドレス（たとえば、ＡＸ
、ＡＸ＋１など）に書込まれているからである。
読出された表示用データは、伝送バス９ａ、９ｂを介し
てビデオ信号エンコーダ１ｏのシフトレジスタＡ１９ａ
、シフトレジスタＢ１９ｂに与え−られる。シフトレジ
スタＡ１９ａおよびシフトレジスタＢ１９ｂでは、表示
用データを同時に並直列変換し、論理和回路２０で加詐
り−る。そしてビデオ信号１１として出力する。ビデオ
信号１１は、ラスタ走査型表示装置１７で同時に表示さ
れる。
てビデオ信号エンコーダ１ｏのシフトレジスタＡ１９ａ
、シフトレジスタＢ１９ｂに与え−られる。シフトレジ
スタＡ１９ａおよびシフトレジスタＢ１９ｂでは、表示
用データを同時に並直列変換し、論理和回路２０で加詐
り−る。そしてビデオ信号１１として出力する。ビデオ
信号１１は、ラスタ走査型表示装置１７で同時に表示さ
れる。
すなわち、ビデオメモリＡ４ａとビデオメモリＢ４ｂと
の表示内容が同時に表示装＠１７に表示される。
の表示内容が同時に表示装＠１７に表示される。
上述の説明のように、従来の映像表示制ｔｔ’ｐ装置で
は、同時に表示される表示用データは、ビデオメモリア
ドレスカウンタ６から見て並列的に配置された論理アド
レスに書込まれているため、ビット長の長い表示用デー
タを記憶する場合には並列的に配置する論理アドレスを
大きくしなければならず、ビデオメモリの容量を増やさ
なければならないという欠点があった。また、ビデオメ
モリアドレスカウンタ６から見た論理アドレスが並列的
に配置されているため、ビット長の短い表示用データが
記憶されている場合には、ビデオメモリ４に未使用部分
が多くなり、経済的かつ効率的なビデオメモリの使用が
できないという欠点もあった。
は、同時に表示される表示用データは、ビデオメモリア
ドレスカウンタ６から見て並列的に配置された論理アド
レスに書込まれているため、ビット長の長い表示用デー
タを記憶する場合には並列的に配置する論理アドレスを
大きくしなければならず、ビデオメモリの容量を増やさ
なければならないという欠点があった。また、ビデオメ
モリアドレスカウンタ６から見た論理アドレスが並列的
に配置されているため、ビット長の短い表示用データが
記憶されている場合には、ビデオメモリ４に未使用部分
が多くなり、経済的かつ効率的なビデオメモリの使用が
できないという欠点もあった。
［発明の概要］
それゆえに、この発明は、ビデオメモリアドレスカウン
タ５から出力されるビデオメモリアドレスによってビデ
オメモリ４の読出を行なう場合、ビデオメモリ４に与え
られるビデオメモリアドレスを時分割的に与えることに
より、ビデオメモリ４に記憶されたデータの続出を同時
にではなく時分割的に行ない、ビデオメモリ４の使用効
率を向上させ、相対的に容量の小さいビデオメモリで、
表示データの記憶を可能にした映像表示制御装置を提供
することを目的としている。
タ５から出力されるビデオメモリアドレスによってビデ
オメモリ４の読出を行なう場合、ビデオメモリ４に与え
られるビデオメモリアドレスを時分割的に与えることに
より、ビデオメモリ４に記憶されたデータの続出を同時
にではなく時分割的に行ない、ビデオメモリ４の使用効
率を向上させ、相対的に容量の小さいビデオメモリで、
表示データの記憶を可能にした映像表示制御装置を提供
することを目的としている。
この発明の上述の目的および特徴は、図面を参照して行
なう以下の実施例の説明から一層明らかとなろう。
なう以下の実施例の説明から一層明らかとなろう。
［発明の実施例］
第７図は、この発明の一実施例の特徴部分の構成ブロッ
ク図であり、第２図の従来例と対応して描いたものであ
る。すなわち、この実施例全体は、は第１図に示すブロ
ック図の点線１８で囲まれた部分を第７図に置換えた構
成をしている。第７図において、２１はビデオメモリア
ドレスバス６を介して伝送されるビデオメモリアドレス
を２１１のビデオメモリアドレスに変換するアドレス変
換に伝送される。アドレス変換回路２１は、ビデオメモ
リアドレスの変換タイミングをとるために、表示クロッ
ク１２からクロック１３が与えられている。
ク図であり、第２図の従来例と対応して描いたものであ
る。すなわち、この実施例全体は、は第１図に示すブロ
ック図の点線１８で囲まれた部分を第７図に置換えた構
成をしている。第７図において、２１はビデオメモリア
ドレスバス６を介して伝送されるビデオメモリアドレス
を２１１のビデオメモリアドレスに変換するアドレス変
換に伝送される。アドレス変換回路２１は、ビデオメモ
リアドレスの変換タイミングをとるために、表示クロッ
ク１２からクロック１３が与えられている。
第８図は、第７図に示すビデオ信号エンコーダ１０′の
詳絹を示すブロック図である。第８図に示すビデオ信号
エンコーダ１０′の特徴は、読出された表示データの位
相を送らせるための遅延回路２２が設けられていること
である。遅延回路２２には遅延タイミングを合わせるた
めのクロック１３が与えられている。
詳絹を示すブロック図である。第８図に示すビデオ信号
エンコーダ１０′の特徴は、読出された表示データの位
相を送らせるための遅延回路２２が設けられていること
である。遅延回路２２には遅延タイミングを合わせるた
めのクロック１３が与えられている。
第９図は、この発明の一実施例によるビデオメモリアド
レスの発生タイミングと表示データの続出タイミングと
の関係を示すタイミング図である。
レスの発生タイミングと表示データの続出タイミングと
の関係を示すタイミング図である。
さらに、第１０図および第１１図は、それぞれ、ＣＰＵ
１から見たビデオメモリ４の論理アドレス配置およびビ
デオメモリアドレスカウンタ５から見たビデオメモリ４
の論理アドレス配置を示す図である。
１から見たビデオメモリ４の論理アドレス配置およびビ
デオメモリアドレスカウンタ５から見たビデオメモリ４
の論理アドレス配置を示す図である。
第１図、第７図ないし第１１図を舎照して、この発明の
一実施例の動作について説明する。、ビデオメモリアド
レスカウンタ５から出力されるビデオメモリアドレス（
たとえば、ＡＸ）は、アドレス変換回路２１によって２
１１ｍのアドレス（たとえば、ＡＸとこのＡＸに対し一
定のオフセット値を有するＡＹ）に変換される。アドレ
スＡＸとＡＹは、たとえばクロック１３の立上りと立下
がりに同期して切換ねるようにされている（第９図参照
）。このようにして変換されたビデオメモリアドレスは
、アドレスマルチプレクサ７を介してビデオメモリ４に
与えられるので、ビデオメモリ４から読出される１表示
区間内に表示されるデータ（たとえば、ＤＡとＤＩ３）
は、第９図に示ずように、同時にではなく、時間的に前
後して読出される。それゆえ、この実施例では、ビデオ
メモリアドレスカウンタ５から見たビデオメモリ４の論
理アドレス配置は、第１１図に承りようになる。すなわ
ち、１表示区間に表示される表示データが、同一のアド
レスに並列的に記憶されているのではなく、任意のアド
レス（たどえば、ＡＸ）と、その任意のアドレスに対し
て一定のオフセット値を有するアドレス（たとえば、Ａ
Ｙ）という別々のアドレスに直列的に記ｍされているこ
とになる。
一実施例の動作について説明する。、ビデオメモリアド
レスカウンタ５から出力されるビデオメモリアドレス（
たとえば、ＡＸ）は、アドレス変換回路２１によって２
１１ｍのアドレス（たとえば、ＡＸとこのＡＸに対し一
定のオフセット値を有するＡＹ）に変換される。アドレ
スＡＸとＡＹは、たとえばクロック１３の立上りと立下
がりに同期して切換ねるようにされている（第９図参照
）。このようにして変換されたビデオメモリアドレスは
、アドレスマルチプレクサ７を介してビデオメモリ４に
与えられるので、ビデオメモリ４から読出される１表示
区間内に表示されるデータ（たとえば、ＤＡとＤＩ３）
は、第９図に示ずように、同時にではなく、時間的に前
後して読出される。それゆえ、この実施例では、ビデオ
メモリアドレスカウンタ５から見たビデオメモリ４の論
理アドレス配置は、第１１図に承りようになる。すなわ
ち、１表示区間に表示される表示データが、同一のアド
レスに並列的に記憶されているのではなく、任意のアド
レス（たどえば、ＡＸ）と、その任意のアドレスに対し
て一定のオフセット値を有するアドレス（たとえば、Ａ
Ｙ）という別々のアドレスに直列的に記ｍされているこ
とになる。
このように、ビデオメモリ４の論理アドレス配置が、ｃ
ｐｕ ｉから見た場合の論理アドレス配置と同じように
、直列的論理アドレス配置となっている。これがこの実
施例の特徴の１つである。なお、任意のアドレスに対し
で、一定のオフセット・値の第７図において、時分割的
に読出された表示データ（たとえば、ＤＡとＤＢ）は、
ビデオ信号エンコーダ１０′によって並直列変換される
。この場合、表示データ（たとえば、ＤＡとＤＢ）は時
分割的に読出されて時間的に前後してへカされるので、
表示データＤＡとＤＢとの位相を調整するために遅延回
路２２が活用される。つまり、表示データＤＡの信号を
表示データＤＢの信号と同じタイミングに遅延してシフ
トすることにより、ビデオ信号１１（このビデオ信号１
１は、第３図に示すビデオ信号１１と等価な信号である
）を得ることができる。
ｐｕ ｉから見た場合の論理アドレス配置と同じように
、直列的論理アドレス配置となっている。これがこの実
施例の特徴の１つである。なお、任意のアドレスに対し
で、一定のオフセット・値の第７図において、時分割的
に読出された表示データ（たとえば、ＤＡとＤＢ）は、
ビデオ信号エンコーダ１０′によって並直列変換される
。この場合、表示データ（たとえば、ＤＡとＤＢ）は時
分割的に読出されて時間的に前後してへカされるので、
表示データＤＡとＤＢとの位相を調整するために遅延回
路２２が活用される。つまり、表示データＤＡの信号を
表示データＤＢの信号と同じタイミングに遅延してシフ
トすることにより、ビデオ信号１１（このビデオ信号１
１は、第３図に示すビデオ信号１１と等価な信号である
）を得ることができる。
なお、上述の説明では、１表示区間に同特に表示すべき
データは２組（たとえば、ＤＡとＤＢ）の場合について
説明したが、３組以上のデータを１表示区間に同時に表
示する場合についても同様に適用できる。
データは２組（たとえば、ＤＡとＤＢ）の場合について
説明したが、３組以上のデータを１表示区間に同時に表
示する場合についても同様に適用できる。
上記実施例では、任意のアドレスＡＸと、そのアドレス
に対し一定のオフセット値を有するアドレスＡＹ（一定
の規則性を有づるアドレス）の場合を説明したが、アド
レスＡＸとＡＹとの規則性を変えることにより、ビット
マツプ表示データと、文字表示データとの同時表示も可
能である。第１２図はその一例を示す。第１２図で、左
下はアドレスＡＸ関係（たとえばビットマツプ表示デー
タを表わす）、右下はアドレスＡＶ関係（たとえば文字
表示データを表ね′１Ｊ）とづれば、その表示は第１２
図の上部に示１ようになるのである。
に対し一定のオフセット値を有するアドレスＡＹ（一定
の規則性を有づるアドレス）の場合を説明したが、アド
レスＡＸとＡＹとの規則性を変えることにより、ビット
マツプ表示データと、文字表示データとの同時表示も可
能である。第１２図はその一例を示す。第１２図で、左
下はアドレスＡＸ関係（たとえばビットマツプ表示デー
タを表わす）、右下はアドレスＡＶ関係（たとえば文字
表示データを表ね′１Ｊ）とづれば、その表示は第１２
図の上部に示１ようになるのである。
［発明の効果］
以上のように、この発明によれば、ビデオメモリアドレ
スを時分割して出力することによりビデオメモリから読
出す表示データを時分割的に読出１ようにしたので、ビ
デオメモリの使用効率が向上した映像表示制御装置とす
ることができる。また、従来のＭＩＲと比べて相対的に
少ない容量のビデオメモリによって、従来の装置と同様
複数の個々の表示データを同時に画面に表示することが
できる。
スを時分割して出力することによりビデオメモリから読
出す表示データを時分割的に読出１ようにしたので、ビ
デオメモリの使用効率が向上した映像表示制御装置とす
ることができる。また、従来のＭＩＲと比べて相対的に
少ない容量のビデオメモリによって、従来の装置と同様
複数の個々の表示データを同時に画面に表示することが
できる。
第１図は、従来の映像表示制御装置の一例を示す構成ブ
ロック図である。第２図は、第１図の点１１８で示した
部分の詳細なブロック図である。 第３図は、第２図のビデオ信号エンコーダ１０を詳細に
表わしたブロック図である。第４図は、クロック１３と
ビデオメモリアドレスとそのビデオメモリアドレスによ
って読出される表示データの読出タイミングとの関係を
表わすタイミング図である。第５図は、ＣＰＵ１から見
たビデオメモリ４の論理アドレス配置図である。第６図
は、ビデオメモリアドレスカウンタ５から見たビデオメ
モリ４の従来の論理アドレス配に図である。第７図は、
この発明の一実施例の特徴部分の構成ブロック図であり
、第２図に示す従来例のブロック図と対応して描いたも
のである。第８図は、第７図に示すビデオ信号１ンコー
ダ１０′の詳細を表わすブロック図である。第９図は、
この発明の一実施例によるクロック１３とビデオメモリ
アドレスとそれに従って読出される表示データとのタイ
ミングを示すタイミング図である。第１０図は、この発
明の一実施例にお番ノるｃｐｕｉから見たビデオメモリ
４の論理アドレス配置を示す図である。第１１図は、こ
の発明の一実施例にお番プるビデオメモリアドレスカウ
ンタ５から見たビデオメモリ４の論理アドレス配置を示
す図である。第１２図は、ビデオメモリアドレスとその
アドレスによって読出されるデータの他の組合せを示す
図である。 図において、４はビデオメモリ、５はビデオメモリアド
レスカウンタ、１０′はビデオ信号エンコーダ、１１は
ビデオ４Ｍ＠、１７はラスタ走査型壕示装閤、２１アド
レス変換回路、２２は遅延回路を示す。 代理人 大 岩 増 雄 第２図 第４図 第５図 第６図
ロック図である。第２図は、第１図の点１１８で示した
部分の詳細なブロック図である。 第３図は、第２図のビデオ信号エンコーダ１０を詳細に
表わしたブロック図である。第４図は、クロック１３と
ビデオメモリアドレスとそのビデオメモリアドレスによ
って読出される表示データの読出タイミングとの関係を
表わすタイミング図である。第５図は、ＣＰＵ１から見
たビデオメモリ４の論理アドレス配置図である。第６図
は、ビデオメモリアドレスカウンタ５から見たビデオメ
モリ４の従来の論理アドレス配に図である。第７図は、
この発明の一実施例の特徴部分の構成ブロック図であり
、第２図に示す従来例のブロック図と対応して描いたも
のである。第８図は、第７図に示すビデオ信号１ンコー
ダ１０′の詳細を表わすブロック図である。第９図は、
この発明の一実施例によるクロック１３とビデオメモリ
アドレスとそれに従って読出される表示データとのタイ
ミングを示すタイミング図である。第１０図は、この発
明の一実施例にお番ノるｃｐｕｉから見たビデオメモリ
４の論理アドレス配置を示す図である。第１１図は、こ
の発明の一実施例にお番プるビデオメモリアドレスカウ
ンタ５から見たビデオメモリ４の論理アドレス配置を示
す図である。第１２図は、ビデオメモリアドレスとその
アドレスによって読出されるデータの他の組合せを示す
図である。 図において、４はビデオメモリ、５はビデオメモリアド
レスカウンタ、１０′はビデオ信号エンコーダ、１１は
ビデオ４Ｍ＠、１７はラスタ走査型壕示装閤、２１アド
レス変換回路、２２は遅延回路を示す。 代理人 大 岩 増 雄 第２図 第４図 第５図 第６図
Claims (2)
- （１） ラスタ走査型の表示装置の画面上に表示される
表示情報を記憶するビデオメモリと、該ビデオメモリに
記憶された表示情報を、前記画面の走査順序に従つＣ連
続的に読出すビデオメモリアドレス発生器どを含む映像
表示１１Ｊ胛装置において、 １表示区間に表示ジベき情報を前記ビデオメモリから時
分割的に読出づため、前記ビデオメモリアドレス発生器
からの信号を変換するビデオメモリアドレス変換回路と
、 前記変換されたアドレスを時分割するためのビデツメモ
リアドレス発生クロックとを備えることを特ｌｉｌとづ
る、映像表示１．ＩＪ ａｌｌ ＠駅。 - （２） 前記画面上に複数の情報を同時に表示するため
に、前記１表示区間に表示すべき複数に時分割された情
報を、選択的に遅延させて時分割に伴なう遅れを補正す
る遅延回路をさらに備えることを特徴とする特許請求の
範囲第１項記載の映像表示制御Ｉ装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58227201A JPS60117286A (ja) | 1983-11-29 | 1983-11-29 | 映像表示制御装置 |
| US06/633,430 US4707690A (en) | 1983-11-29 | 1984-07-19 | Video display control method and apparatus having video data storage |
| DE19843428099 DE3428099A1 (de) | 1983-11-29 | 1984-07-30 | Bildschirmsteuerung |
| KR1019840004735A KR890001058B1 (ko) | 1983-11-29 | 1984-08-08 | 영상 표시 제어장치 |
| FR848418119A FR2555787B1 (fr) | 1983-11-29 | 1984-11-28 | Dispositif de commande d'affichage video |
| GB08430204A GB2151824B (en) | 1983-11-29 | 1984-11-29 | Video display control apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58227201A JPS60117286A (ja) | 1983-11-29 | 1983-11-29 | 映像表示制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60117286A true JPS60117286A (ja) | 1985-06-24 |
Family
ID=16857077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58227201A Pending JPS60117286A (ja) | 1983-11-29 | 1983-11-29 | 映像表示制御装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4707690A (ja) |
| JP (1) | JPS60117286A (ja) |
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| FR (1) | FR2555787B1 (ja) |
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- 1984-11-28 FR FR848418119A patent/FR2555787B1/fr not_active Expired
- 1984-11-29 GB GB08430204A patent/GB2151824B/en not_active Expired
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Also Published As
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| GB2151824A (en) | 1985-07-24 |
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