JPS5971088A - 表示タイミング制御回路 - Google Patents
表示タイミング制御回路Info
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- JPS5971088A JPS5971088A JP57181881A JP18188182A JPS5971088A JP S5971088 A JPS5971088 A JP S5971088A JP 57181881 A JP57181881 A JP 57181881A JP 18188182 A JP18188182 A JP 18188182A JP S5971088 A JPS5971088 A JP S5971088A
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- Japan
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- signal
- clock
- output
- ext
- synchronization
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、コンピュータにて与えられる各種の情報’ｅ
ｃＲＴディスプレー装置にて表示するため表示タイミン
グ制御回路に関し、特に、外部同期信号に同期したビデ
オデータを出力する外部同期機能を備えた表示タイミン
グ制御回路に関する。
ｃＲＴディスプレー装置にて表示するため表示タイミン
グ制御回路に関し、特に、外部同期信号に同期したビデ
オデータを出力する外部同期機能を備えた表示タイミン
グ制御回路に関する。
−４に、コンピュータ（以下、単にＣＰＵｃ！−い
。
。
う。）にて与えられる各種の清報を通常のテレビジョン
受像機にて画像表示するＣＲＴディスプレー装置による
表示機′能を備えたコンピュータシステムでは、１つの
文字や図形上ドツト・−（夕・−ンにて表示するように
なっておシ、各種ドツト・パターンを記憶するビデオＲ
ＡＭを利用した所謂Ｖ・ＲＡＭ方式による表示制御が広
く採用されている。上記Ｖ−ＲＡＭ方式を採用したコン
ピュータシステムでは、第１図に一般的な構成を示しで
あるように、ＣＰＵ１の使用効率の低下を防止するため
に、どチオＲＡＭ２をセレクタ３，４を介してｃＰＵｌ
のバスとビデオデータの読出制御手段として広く知られ
ているＣＲＴコントローラ（以下、単にＣＲＣＴという
０）５のバスに交互に接続して、上記ビデオＲＡＭ２か
ら読出されるパラレルデータをパラレル０シリアル変換
器（以下、単にＰ／Ｓ変換器という。〕６にてシリアル
データに変換して出力するようになっている。このよう
に、バスをマルチプレクスして使用する場合には、ＣＰ
Ｕ１のクロックＣＰＵＣに同期してＣＲＴＣ５’ｅ動作
させる必要があシ、共通のクロックジェネレータ１にて
ＣＰＵ１、ビデオＲＡＭ２、セレクタ３．４、ＣＲＴＣ
５やＰ／Ｓ変換器６等に動作２０ツクが与えられる。
受像機にて画像表示するＣＲＴディスプレー装置による
表示機′能を備えたコンピュータシステムでは、１つの
文字や図形上ドツト・−（夕・−ンにて表示するように
なっておシ、各種ドツト・パターンを記憶するビデオＲ
ＡＭを利用した所謂Ｖ・ＲＡＭ方式による表示制御が広
く採用されている。上記Ｖ−ＲＡＭ方式を採用したコン
ピュータシステムでは、第１図に一般的な構成を示しで
あるように、ＣＰＵ１の使用効率の低下を防止するため
に、どチオＲＡＭ２をセレクタ３，４を介してｃＰＵｌ
のバスとビデオデータの読出制御手段として広く知られ
ているＣＲＴコントローラ（以下、単にＣＲＣＴという
０）５のバスに交互に接続して、上記ビデオＲＡＭ２か
ら読出されるパラレルデータをパラレル０シリアル変換
器（以下、単にＰ／Ｓ変換器という。〕６にてシリアル
データに変換して出力するようになっている。このよう
に、バスをマルチプレクスして使用する場合には、ＣＰ
Ｕ１のクロックＣＰＵＣに同期してＣＲＴＣ５’ｅ動作
させる必要があシ、共通のクロックジェネレータ１にて
ＣＰＵ１、ビデオＲＡＭ２、セレクタ３．４、ＣＲＴＣ
５やＰ／Ｓ変換器６等に動作２０ツクが与えられる。
ここで、」二記コンピュータシステムにおいて、１文字
のドツト・パターンが横８ドツトで、１行８ラインで２
５行表示を行って、画面に８０文字の表示を行なう場合
に、システムクロックを３２２ ＭＨｚとすると、Ｐ／Ｓ変換器６は−、−Ｍ Ｈｚ一１
６ＭＨｚのドツトクロックＩＮＴ、ＤＣにて６ 駆動され、ＣＰＵ’ｌは−−−−ＭＨｚ ＝ ４ ＭＨ
ｚ のＮＴ、ＣＣにて駆動される。
のドツト・パターンが横８ドツトで、１行８ラインで２
５行表示を行って、画面に８０文字の表示を行なう場合
に、システムクロックを３２２ ＭＨｚとすると、Ｐ／Ｓ変換器６は−、−Ｍ Ｈｚ一１
６ＭＨｚのドツトクロックＩＮＴ、ＤＣにて６ 駆動され、ＣＰＵ’ｌは−−−−ＭＨｚ ＝ ４ ＭＨ
ｚ のＮＴ、ＣＣにて駆動される。
また、上記ＣＲＴＣ５は−−ＭＨｚ ＝ １５．６２８
２５ＫＨｚなる周波数ｊｕ の水平同期信号ｌＮＴ１５
．６２５ 、ＨＤ、と−−−一−−−ＫＨｚ ＝ ５９ 、６４
Ｈｚ なる６２ 周波数ｆｖの垂直同期信号ＩＮＴ、ＶＤ、とを出力する
。
．６２５ 、ＨＤ、と−−−一−−−ＫＨｚ ＝ ５９ 、６４
Ｈｚ なる６２ 周波数ｆｖの垂直同期信号ＩＮＴ、ＶＤ、とを出力する
。
上記コンピュータシステムにおいては、例えば第２図に
示すように、ＣＰＵ１にて与えられる情報のビデオデー
タが、１水平走査期間ＩＨＩＮＴＩを６４μｓとした繰
返し周期で、水平周期タイミング°から１２μｓ後に４
０μｓの映像期間Ｔｖに亘って出力される０ここで、Ｎ
ＴＳＣ方式におけるｌ水平走査期間ＩＨＮＴＳＣは、６
３．５μＳであり、上記コンピュータシステムにおける
１水平走査期間Ｉ ＨｌＮＴａと異なっている。すなわ
ち、上記ＣＲＴＣ５にて得られる水平同期信号ＩＮＴ、
ＨＤおよび垂直同期信号ＩＮＴ、ＶＤは、標準テレビジ
ョン方式例えばＮＴＳＣ方式における水平同期信号Ｉ（
ＤＮＴＳＣと垂直同期信号ＶＤＮＴＳＣとは各周波数が
少しずれたものとなっている。上記周波数のずれはコン
ピュータシステム単独のデータ表示を行うには問題にな
らないのであるが、例えば通常のテレビジョン信号によ
る画像とＣＰＵ１にて与えられ情報の画像とを重ね合せ
て表示するような場合に、テレビジョン受像機側の同期
がとれなくなり鮮明な画像表示を行なうことができなく
なってしまう。
示すように、ＣＰＵ１にて与えられる情報のビデオデー
タが、１水平走査期間ＩＨＩＮＴＩを６４μｓとした繰
返し周期で、水平周期タイミング°から１２μｓ後に４
０μｓの映像期間Ｔｖに亘って出力される０ここで、Ｎ
ＴＳＣ方式におけるｌ水平走査期間ＩＨＮＴＳＣは、６
３．５μＳであり、上記コンピュータシステムにおける
１水平走査期間Ｉ ＨｌＮＴａと異なっている。すなわ
ち、上記ＣＲＴＣ５にて得られる水平同期信号ＩＮＴ、
ＨＤおよび垂直同期信号ＩＮＴ、ＶＤは、標準テレビジ
ョン方式例えばＮＴＳＣ方式における水平同期信号Ｉ（
ＤＮＴＳＣと垂直同期信号ＶＤＮＴＳＣとは各周波数が
少しずれたものとなっている。上記周波数のずれはコン
ピュータシステム単独のデータ表示を行うには問題にな
らないのであるが、例えば通常のテレビジョン信号によ
る画像とＣＰＵ１にて与えられ情報の画像とを重ね合せ
て表示するような場合に、テレビジョン受像機側の同期
がとれなくなり鮮明な画像表示を行なうことができなく
なってしまう。
そこで、本発明は、上述の如きコンピュータシステムに
おける問題点に鑑み、システム構成を変更することナク
、且つＣＰＵ系に悪影響を与えることなく、ビデオデー
タの外部同期を可能にした新規な構成の表示タイミング
制御回路を提供するものである。
おける問題点に鑑み、システム構成を変更することナク
、且つＣＰＵ系に悪影響を与えることなく、ビデオデー
タの外部同期を可能にした新規な構成の表示タイミング
制御回路を提供するものである。
本発明は上述の目的を達成するためにコンピュータシス
テムのシステムクロックに同期した動作クロックにて動
作される読出制御手段にニジビデオテークを繰返し読出
して出力するようにしたコンピュータシステムにおいて
、上記読出制御手段にて正規の走査周期よフも短い走査
周期でビデオデータの読出しを行ない、上記読出制御手
段への動作クロックの供給を停止して上記読出制御手段
によるビデオデータの読出し動作の開始タイミングを外
部同期信号に同期せしめる手段を設けるとともに、上記
ビデオデータが上記システムクロックに同期した書込み
クロックにて書込まれるとともに上記外部同期信号に同
期した読出しクロックにて読出されるメモリ手段を設け
て成る表示タイミング制御回路を要旨とするものである
。
テムのシステムクロックに同期した動作クロックにて動
作される読出制御手段にニジビデオテークを繰返し読出
して出力するようにしたコンピュータシステムにおいて
、上記読出制御手段にて正規の走査周期よフも短い走査
周期でビデオデータの読出しを行ない、上記読出制御手
段への動作クロックの供給を停止して上記読出制御手段
によるビデオデータの読出し動作の開始タイミングを外
部同期信号に同期せしめる手段を設けるとともに、上記
ビデオデータが上記システムクロックに同期した書込み
クロックにて書込まれるとともに上記外部同期信号に同
期した読出しクロックにて読出されるメモリ手段を設け
て成る表示タイミング制御回路を要旨とするものである
。
以下、本発明の一実施例について図面に従い詳細に説明
する。
する。
第３図のグロンク図に基本的な構成を示す実施例は、本
発明を上述の第１図に示したシステム構成のコンピュー
タシステムに適用し、クロノクジエイ・レータ７にて与
えられるシステムクロンクに同期した内部同期モードの
ビデオデータと、第１の信号入力端子７に供給される外
部同期信号ＥＸＴ、５３ｙｎｃに同期した外部同期モー
ドのビデオデータとを選択的に出力できるようにしたも
のである。
発明を上述の第１図に示したシステム構成のコンピュー
タシステムに適用し、クロノクジエイ・レータ７にて与
えられるシステムクロンクに同期した内部同期モードの
ビデオデータと、第１の信号入力端子７に供給される外
部同期信号ＥＸＴ、５３ｙｎｃに同期した外部同期モー
ドのビデオデータとを選択的に出力できるようにしたも
のである。
この実施例において、第１の信号入力端子８には、外部
同期信号ＥＸＴ−８ｙｎｃ としてＮＴＳＣ方式の複
合テレビジョン信号が供給されている〇上記複合テレビ
ジョン信号は第１の信号入力端子８から同期分離回路２
０に供給される。上記同期分離回路２０は、上記複合テ
レビジョン信号中の水平同期信号ＥＸＴ、ＨＤおよび垂
直同期信号ＥＸ、ＶＤを抜取シ、各同期信号ＥＸＴ、Ｈ
Ｄ、ＥＸＴ、ＶＤ’ｔキャラクタクロクク形成回路１０
に供給するとともにデータセレクタ６０に供給している
。上記キャラクタクロック形成回路１ｏは、コンピュー
タシステムのクロックジェネレータ１から内部同期した
キャラクタクロックＩＮＴ、ＣＣが供給されているとと
もに、ＣＲＴＣ５がら各同期信号ＩＮＴ、ＨＤ 、ＩＮ
Ｔ、ＶＤが供給されている。このキャラクタクロック形
成回路１ｏは、上記キャラクタクロックエＮＴ、ＣＣお
よヒ各同期信号ＩＮＴ、ＨＤ 、ＩＮＴ、ＶＤに基づい
て、後述する動作にまり外部同期モードのキャラクタク
ロックＥＸＴ、ＣＣを形成して、このキャラクタクロッ
クＥＸＴ、ＣＣを信号選択スイツチ５゜をブｒして上記
ＣＲＴＣ５に供給している。上記信号選択スイツチ５０
は、第２の信号入力端子９に供給されるモード指令信号
Ｍｅにょシ切換制御されており、内部同期モード時には
上記クロックジェネレータ１からのキャラクタクロック
をＩＮＴ、ＣＣ上記ＣＲＴＣ５に供給し、外部同期モー
ド時には上記キャラクタクロック形成回路１ｏがらのキ
ャラクタクロックＥＸＴ、ＣＣを上記ＣＲＴＣ５に供給
すＺ）ようになっている。ざらに、上記同期分離回路１
０にて得られる外部水平同期信号ＥＸＴ、ＨＤは、フェ
ーズロックドループ回路（以下、単にＰＬＬ回路という
。）３０に供給されている。
同期信号ＥＸＴ−８ｙｎｃ としてＮＴＳＣ方式の複
合テレビジョン信号が供給されている〇上記複合テレビ
ジョン信号は第１の信号入力端子８から同期分離回路２
０に供給される。上記同期分離回路２０は、上記複合テ
レビジョン信号中の水平同期信号ＥＸＴ、ＨＤおよび垂
直同期信号ＥＸ、ＶＤを抜取シ、各同期信号ＥＸＴ、Ｈ
Ｄ、ＥＸＴ、ＶＤ’ｔキャラクタクロクク形成回路１０
に供給するとともにデータセレクタ６０に供給している
。上記キャラクタクロック形成回路１ｏは、コンピュー
タシステムのクロックジェネレータ１から内部同期した
キャラクタクロックＩＮＴ、ＣＣが供給されているとと
もに、ＣＲＴＣ５がら各同期信号ＩＮＴ、ＨＤ 、ＩＮ
Ｔ、ＶＤが供給されている。このキャラクタクロック形
成回路１ｏは、上記キャラクタクロックエＮＴ、ＣＣお
よヒ各同期信号ＩＮＴ、ＨＤ 、ＩＮＴ、ＶＤに基づい
て、後述する動作にまり外部同期モードのキャラクタク
ロックＥＸＴ、ＣＣを形成して、このキャラクタクロッ
クＥＸＴ、ＣＣを信号選択スイツチ５゜をブｒして上記
ＣＲＴＣ５に供給している。上記信号選択スイツチ５０
は、第２の信号入力端子９に供給されるモード指令信号
Ｍｅにょシ切換制御されており、内部同期モード時には
上記クロックジェネレータ１からのキャラクタクロック
をＩＮＴ、ＣＣ上記ＣＲＴＣ５に供給し、外部同期モー
ド時には上記キャラクタクロック形成回路１ｏがらのキ
ャラクタクロックＥＸＴ、ＣＣを上記ＣＲＴＣ５に供給
すＺ）ようになっている。ざらに、上記同期分離回路１
０にて得られる外部水平同期信号ＥＸＴ、ＨＤは、フェ
ーズロックドループ回路（以下、単にＰＬＬ回路という
。）３０に供給されている。
上記ＰＬＬ回路３０は、上記外部水平同期信号ＥＸＴ、
）ＩＤの位相に位相ロックした１６ＭＨｚのドツトクロ
ックＥＸＴ、ＤＣを形成し、このドツトクロックＥＸＴ
、ＤＣを書込みクロックとしてメモリ回路４０に供給し
ている。上記メモリ回路４０には、コンピュータシステ
ムのクロックジェネレータＩから内部同期した１６ＭＨ
ｚのドツトクロックＩＮＴ、ＤＣが書込みクロックとし
て供給されている。このメモリ回路４ｏは、信号の書込
み動作と読出し動作が非同期に行ない得るＦＩＦＯメそ
υ等から成フ、コンピュータシステムのＰ／Ｓ変換器ε
から出力されるビデオデータが内部同期した書込みクロ
ックにて書込まれる。そして、上記メモリ回路４０に書
込まれたビデオデータがＰ Ｌ ］、回路３０からの外
部同期した読出しクロックにて読出される。上記メモリ
回路４０から読出されるビデオデータは、データセレク
タ６０に供給される。上記データセレクタ６ｏは、第２
の信号入力端子９に供給されるモード指定信号ＭＣにて
動作制御されておシ、内部同期モード時には、ＣＲＴＣ
５からの各同期信号ＩＮＴ、ＨＤ、ＩＮＴ、ＶＤとＰ／
Ｓ変換器６がらのビデオデータを出力し、外部同期モー
ド時には同期分離回路２０からの各同期信号ＥＸＴ、）
ＩＤ 、ＥＸＴ。
）ＩＤの位相に位相ロックした１６ＭＨｚのドツトクロ
ックＥＸＴ、ＤＣを形成し、このドツトクロックＥＸＴ
、ＤＣを書込みクロックとしてメモリ回路４０に供給し
ている。上記メモリ回路４０には、コンピュータシステ
ムのクロックジェネレータＩから内部同期した１６ＭＨ
ｚのドツトクロックＩＮＴ、ＤＣが書込みクロックとし
て供給されている。このメモリ回路４ｏは、信号の書込
み動作と読出し動作が非同期に行ない得るＦＩＦＯメそ
υ等から成フ、コンピュータシステムのＰ／Ｓ変換器ε
から出力されるビデオデータが内部同期した書込みクロ
ックにて書込まれる。そして、上記メモリ回路４０に書
込まれたビデオデータがＰ Ｌ ］、回路３０からの外
部同期した読出しクロックにて読出される。上記メモリ
回路４０から読出されるビデオデータは、データセレク
タ６０に供給される。上記データセレクタ６ｏは、第２
の信号入力端子９に供給されるモード指定信号ＭＣにて
動作制御されておシ、内部同期モード時には、ＣＲＴＣ
５からの各同期信号ＩＮＴ、ＨＤ、ＩＮＴ、ＶＤとＰ／
Ｓ変換器６がらのビデオデータを出力し、外部同期モー
ド時には同期分離回路２０からの各同期信号ＥＸＴ、）
ＩＤ 、ＥＸＴ。
ＶＤとメモリ回路４０からのビデオデータが出力される
。
。
ここで、上述の如き構成の実施例において、ＣＲＴＣ５
は、内部同期モードでは上述の第２図のタイムチャート
に示した通常の動作を行ない、外部同期モードでは第４
図のタイムチャートに示すように上記内部同期モードに
おける水平走査期間ＩＨＩＮＴ！すなわち６４μＳより
も６μｓだけ短い５８μｓの水平走査期間ＩＨＩＮＴ２
となるようにプロクラム設定され、同様に垂直走査期間
１ｖＩＮＴ２もＮＴＳＣ方式における２６２．５Ｈより
も少ない例えば２５４Ｈになるようにプログラム設定さ
れる。なお、汎用のＣＲＴＣはプログラム機能を備えて
いるので上述の如きプログラムの設定変更をＣＰＵＩか
らプログラムデータを与えることによυ簡単に行なうこ
とができる。
は、内部同期モードでは上述の第２図のタイムチャート
に示した通常の動作を行ない、外部同期モードでは第４
図のタイムチャートに示すように上記内部同期モードに
おける水平走査期間ＩＨＩＮＴ！すなわち６４μＳより
も６μｓだけ短い５８μｓの水平走査期間ＩＨＩＮＴ２
となるようにプロクラム設定され、同様に垂直走査期間
１ｖＩＮＴ２もＮＴＳＣ方式における２６２．５Ｈより
も少ない例えば２５４Ｈになるようにプログラム設定さ
れる。なお、汎用のＣＲＴＣはプログラム機能を備えて
いるので上述の如きプログラムの設定変更をＣＰＵＩか
らプログラムデータを与えることによυ簡単に行なうこ
とができる。
すなわち、上記ＣＲＴＣ５は、外部同期モードにおいて
はＮＴＳＣ方式における正規の水平同期信号ＨＤＮＴＳ
Ｃすなわち外部水平同期信号ＥＸＴ、ＨＤ、ｌも常に早
めに水平同期信号ＩＮＴ、ＨＤ２を出力するようになっ
ている。そして、この実施例におけるキャラクタクロッ
ク形成回路１０は、外部同期モードのときにクロンクジ
エネレータ１からのキャラクタクロックを信号選択スイ
ッチ５０を介して上記ＣＲＴＣ５に次のように供給する
。すなわち、上記キャラクタクロック形成回路１０は、
外部水平同期信号ＥＸＴ、ＨＤを検出すると上記クロッ
クジェネレータ１からのキャラクタクロックを上記ＣＲ
ＴＣ５に供給し、このＣＲＴＣ５からの水平同期信号Ｉ
ＮＴ、ＨＤ２が出力されると、上記ＣＲＴＣ５へのキャ
ラクタクロックの供給を停止し、さらに次の外部垂直同
期信号クの供給を開始する。すなわち、上記ＣＲＴＣ５
は、水平同期信号Ｉ Ｎ Ｔ −ＨＤ ｘの出力タイミ
ングから外部水平同期信号ＥＸＴ、ＨＤの入力タイミン
グまでの間、キャラクタクロックの供給が停止される。
はＮＴＳＣ方式における正規の水平同期信号ＨＤＮＴＳ
Ｃすなわち外部水平同期信号ＥＸＴ、ＨＤ、ｌも常に早
めに水平同期信号ＩＮＴ、ＨＤ２を出力するようになっ
ている。そして、この実施例におけるキャラクタクロッ
ク形成回路１０は、外部同期モードのときにクロンクジ
エネレータ１からのキャラクタクロックを信号選択スイ
ッチ５０を介して上記ＣＲＴＣ５に次のように供給する
。すなわち、上記キャラクタクロック形成回路１０は、
外部水平同期信号ＥＸＴ、ＨＤを検出すると上記クロッ
クジェネレータ１からのキャラクタクロックを上記ＣＲ
ＴＣ５に供給し、このＣＲＴＣ５からの水平同期信号Ｉ
ＮＴ、ＨＤ２が出力されると、上記ＣＲＴＣ５へのキャ
ラクタクロックの供給を停止し、さらに次の外部垂直同
期信号クの供給を開始する。すなわち、上記ＣＲＴＣ５
は、水平同期信号Ｉ Ｎ Ｔ −ＨＤ ｘの出力タイミ
ングから外部水平同期信号ＥＸＴ、ＨＤの入力タイミン
グまでの間、キャラクタクロックの供給が停止される。
上記ＣＲＴＣ５は、キャラクタクロックの供給が停止さ
れると、その状態状態を維持し続ける。
れると、その状態状態を維持し続ける。
この実施例では、外部水平同期信号ＥＸＴ、ＨＤよフも
常に早めにＣＲＴＣ５から水平同期信号ＩＮＴ、ＨＤ２
が出力されるので、上述の如くキャラクタクロックの供
給を単に停止するだけで、外部水平同期信号ＥＸＴ、Ｈ
Ｄに同期した水平同期信号ＩＮＴ、）ｆＤ２を上記ＣＲ
ＴＣ５がら得ることができる。なお、垂直同期信号ＩＮ
Ｔ、ＶＤ２についても、外部垂直同期信号ＥＸＴ、ＶＤ
を検出するまでの間、キャラクタクロックの供給を停止
することにより、上記外部垂直同期信号ＥＸＴ、ＶＤに
同期した垂直同期信号ＩＮＴ、ＶＤ２をＣＲＴＣ５にて
得ることができる。
常に早めにＣＲＴＣ５から水平同期信号ＩＮＴ、ＨＤ２
が出力されるので、上述の如くキャラクタクロックの供
給を単に停止するだけで、外部水平同期信号ＥＸＴ、Ｈ
Ｄに同期した水平同期信号ＩＮＴ、）ｆＤ２を上記ＣＲ
ＴＣ５がら得ることができる。なお、垂直同期信号ＩＮ
Ｔ、ＶＤ２についても、外部垂直同期信号ＥＸＴ、ＶＤ
を検出するまでの間、キャラクタクロックの供給を停止
することにより、上記外部垂直同期信号ＥＸＴ、ＶＤに
同期した垂直同期信号ＩＮＴ、ＶＤ２をＣＲＴＣ５にて
得ることができる。
上述のようにキャラクタクロック形成回路１０よシ信号
選択スイッチ５０を介し′て供給されるキャラクタクロ
ックＥＸＴ、ＣＣにて動作するＣＲＴＣ５は、上記内部
同期したキャラクタクロックＩＮＴ、ＣＣのクロック幅
分だけの誤差をもって外部同期した状態でどテオデータ
を出力することができる。
選択スイッチ５０を介し′て供給されるキャラクタクロ
ックＥＸＴ、ＣＣにて動作するＣＲＴＣ５は、上記内部
同期したキャラクタクロックＩＮＴ、ＣＣのクロック幅
分だけの誤差をもって外部同期した状態でどテオデータ
を出力することができる。
上記ＣＲＴ Ｃ５から出力される外部同期されたビデオ
データは、Ｓ／Ｐ変換器６を介してメモリ回路４０に供
給され、上記クロック幅分のジッタの補正処理が施こさ
ねる。すなわち、上記メモリ回路４０は、書込み動作と
読出し動作とが非同期に行ない得るＦＩＦＯメモリから
成り、クロノクジエイレータ７からのドツトクロックＩ
ＮＴ、ＤＣにて上記ビデオデータが書込まれ、ＰＬＬ回
路３０からのドツトクロックＥＸＴ、ＤＣによシ続出し
が行なわれているＯ上記ＰＬＬ回路３０では、外部水平
同期信号ＥＸＴ、ＨＤの周波数ｆｈＥｘｒの１０２４倍
の周波数を有するドツトクロックＥＸＴ、Ｄ（ｌ形成し
て上記メモリ回路４０に供給している。ここで、水平走
査周波数ｆｈＥｘｒ’ｅ１５．７３４ＫＨｚとすると、
上記ＰＬＬ回路３０は、１６．Ｉ Ｌ ２ＭＨｚのドン
トクｏ７りＥＸＴ、ＤＣを形成し、クロンクジエネレー
タ１による１６ＭＨｚのドツトクロックＩＮＴ、ＤＣに
対し僅かに周波数誤差をもっているが、この誤差はメモ
リ回路４０によシ吸収することができる。また上記水平
走査周波数７’ｈｇｘｒが変動しても、同様にメモリ回
路４０にて吸収することができる。
データは、Ｓ／Ｐ変換器６を介してメモリ回路４０に供
給され、上記クロック幅分のジッタの補正処理が施こさ
ねる。すなわち、上記メモリ回路４０は、書込み動作と
読出し動作とが非同期に行ない得るＦＩＦＯメモリから
成り、クロノクジエイレータ７からのドツトクロックＩ
ＮＴ、ＤＣにて上記ビデオデータが書込まれ、ＰＬＬ回
路３０からのドツトクロックＥＸＴ、ＤＣによシ続出し
が行なわれているＯ上記ＰＬＬ回路３０では、外部水平
同期信号ＥＸＴ、ＨＤの周波数ｆｈＥｘｒの１０２４倍
の周波数を有するドツトクロックＥＸＴ、Ｄ（ｌ形成し
て上記メモリ回路４０に供給している。ここで、水平走
査周波数ｆｈＥｘｒ’ｅ１５．７３４ＫＨｚとすると、
上記ＰＬＬ回路３０は、１６．Ｉ Ｌ ２ＭＨｚのドン
トクｏ７りＥＸＴ、ＤＣを形成し、クロンクジエネレー
タ１による１６ＭＨｚのドツトクロックＩＮＴ、ＤＣに
対し僅かに周波数誤差をもっているが、この誤差はメモ
リ回路４０によシ吸収することができる。また上記水平
走査周波数７’ｈｇｘｒが変動しても、同様にメモリ回
路４０にて吸収することができる。
上記メモリ回路４０から読出されるビデオデータは、第
１の信号入力端子８に供給される複合テレビジョン信号
に完全に同調したものとなる。
１の信号入力端子８に供給される複合テレビジョン信号
に完全に同調したものとなる。
次に、上述の実施例におけるキャラクタクロック形成回
路１０の具体的な回路構成およびその動作について第５
図の回路図を用いてさらに詳細に説明する。
路１０の具体的な回路構成およびその動作について第５
図の回路図を用いてさらに詳細に説明する。
第５図において、第１の信号入力端子１０１には上述の
クロックジェネレータ７から２ Ｍ Ｈｚのキャラクタ
クロックＩＮＴ、ＣＣが供給され、また、第２の信号入
力端子１０２には同じ（４ＭＨＺのＣＰＵクロンクＣＰ
ＵＣが供給されるまた、第３の信号入力端子１０３には
上述のＣＲＴＣ５から水平同期信号ＩＮＴ、ＨＤ２が供
給され、第４の信号入力ＡＡ１子１０４には同じく垂直
同期信号ＩＮＴ、ＶＤ２が供給される。さらに、第５の
信号入力端子１０５には同期分離回路２０から外部水平
同期信号ＥＸＴ、Ｉ（Ｄが供給され、第６の信号入力端
子１０６には同じく外部垂直同期信号ＥＸＴ、ＶＤが供
給される。そして、上記第１の信号入力端子１０１に供
給されるキャラクタクロックＩＮＴ、ＣＣが第１および
第２のり、フリップフロップ１１１，１１２を介して外
部同期モードのキャラクタクロックＥＸＴ、ＣＣとして
信号出力端子１０９．１：り出力されるようになってい
る。
クロックジェネレータ７から２ Ｍ Ｈｚのキャラクタ
クロックＩＮＴ、ＣＣが供給され、また、第２の信号入
力端子１０２には同じ（４ＭＨＺのＣＰＵクロンクＣＰ
ＵＣが供給されるまた、第３の信号入力端子１０３には
上述のＣＲＴＣ５から水平同期信号ＩＮＴ、ＨＤ２が供
給され、第４の信号入力ＡＡ１子１０４には同じく垂直
同期信号ＩＮＴ、ＶＤ２が供給される。さらに、第５の
信号入力端子１０５には同期分離回路２０から外部水平
同期信号ＥＸＴ、Ｉ（Ｄが供給され、第６の信号入力端
子１０６には同じく外部垂直同期信号ＥＸＴ、ＶＤが供
給される。そして、上記第１の信号入力端子１０１に供
給されるキャラクタクロックＩＮＴ、ＣＣが第１および
第２のり、フリップフロップ１１１，１１２を介して外
部同期モードのキャラクタクロックＥＸＴ、ＣＣとして
信号出力端子１０９．１：り出力されるようになってい
る。
ここで、上記同期分離回路２０は、その信号入力端子２
０１に外部同期信号として供給されるＮＴＳＣ方式の複
合テレビジョン信号について、第１の同期分離器２１０
にて複合同期信号ＣＯＭＰ、５ＹＮＣ全抜き取シ、さら
に、この複合同期信号中の垂直同期信号ＥＸＴ、ＶＤを
第２の同期分離器２２０にて抜き取るとともに、上記複
合同期信号中の等化パルスを第１および第２のモノステ
ープルマルチバイブレータ２３１，２３２にで除去して
水平同期信号ＥＸＴ、ＨＤを形成するようになっている
。
０１に外部同期信号として供給されるＮＴＳＣ方式の複
合テレビジョン信号について、第１の同期分離器２１０
にて複合同期信号ＣＯＭＰ、５ＹＮＣ全抜き取シ、さら
に、この複合同期信号中の垂直同期信号ＥＸＴ、ＶＤを
第２の同期分離器２２０にて抜き取るとともに、上記複
合同期信号中の等化パルスを第１および第２のモノステ
ープルマルチバイブレータ２３１，２３２にで除去して
水平同期信号ＥＸＴ、ＨＤを形成するようになっている
。
そして、上記第１の信号入力端子１０１からキャラクタ
クロックがデータ入力として供給されている第１のＤ−
フリップフロップ１′１１は、第３のＤ・フリップフロ
ップ１１３のＱ３３出力信がセント入力として供給され
ており、上記第３のＤ・フリップフロップ１１３のＱ３
３出力信の論理値に応じて次のような動作を行なうよう
になっている。すなわち、上記第１のＤ・フリップフロ
ップ１１１は、上記Ｑ３３出力信が論理「０」のときに
は、そのＱ、出力信号が論理「Ｏ」に固定され、上記Ｑ
、出力信号が論理「１」のときには第１の信号入力端子
１０１から供給さねるキャラクタクロックＩＮＴ、ＣＣ
に同期したＱ１１出力信を出力する。上記第１のＤ−フ
リップフロップ１１１のＱ□出力信号は、第２のＤ・ノ
リノブフロップ１蕃２にデータ入力として供給されてい
る。
クロックがデータ入力として供給されている第１のＤ−
フリップフロップ１′１１は、第３のＤ・フリップフロ
ップ１１３のＱ３３出力信がセント入力として供給され
ており、上記第３のＤ・フリップフロップ１１３のＱ３
３出力信の論理値に応じて次のような動作を行なうよう
になっている。すなわち、上記第１のＤ・フリップフロ
ップ１１１は、上記Ｑ３３出力信が論理「０」のときに
は、そのＱ、出力信号が論理「Ｏ」に固定され、上記Ｑ
、出力信号が論理「１」のときには第１の信号入力端子
１０１から供給さねるキャラクタクロックＩＮＴ、ＣＣ
に同期したＱ１１出力信を出力する。上記第１のＤ−フ
リップフロップ１１１のＱ□出力信号は、第２のＤ・ノ
リノブフロップ１蕃２にデータ入力として供給されてい
る。
なお、」二記ｉｆおよび第２のＤ・フリップフロップ１
１１，１１２は、第２の信号入力端子１０２から４ Ｍ
ＨｚのｃｐｕクロックＣＰＵＣがクロック入力として
供給されておシ、上記ＣＰＵクロックＣＰＵＣに同期し
た動作を行なうようにしである。ただし、この実施例に
おいて、上記ｍｌの信号入力端子１０１に供給されるキ
ャラクタクロックＩＮＴ、ＣＣは、上記ＣＰＵクロック
ＣＰＵＣとともにクロノクジエネレーク７にて形成され
たもので予じめシステムクロンクに同期しているので、
上記Ｍｌおよび第２のＤ・フリップフロップ１１１．１
１２のクロック入力として必ずしも供給する必要はない
。
１１，１１２は、第２の信号入力端子１０２から４ Ｍ
ＨｚのｃｐｕクロックＣＰＵＣがクロック入力として
供給されておシ、上記ＣＰＵクロックＣＰＵＣに同期し
た動作を行なうようにしである。ただし、この実施例に
おいて、上記ｍｌの信号入力端子１０１に供給されるキ
ャラクタクロックＩＮＴ、ＣＣは、上記ＣＰＵクロック
ＣＰＵＣとともにクロノクジエネレーク７にて形成され
たもので予じめシステムクロンクに同期しているので、
上記Ｍｌおよび第２のＤ・フリップフロップ１１１．１
１２のクロック入力として必ずしも供給する必要はない
。
そして、上記第２のＤ−７リング７０ノブ１１２は、上
記第３のＤ−フリップフロップ１１３のＱ３３出力信に
よシ動作制御された上記第１のＤ・−フリップフロップ
１１１のＱ１１出力信をデータ入力として動作してその
４２出力信号を外音μ同期モードのキャラクタクロック
として信号出力端子１０９から出力する。
記第３のＤ−フリップフロップ１１３のＱ３３出力信に
よシ動作制御された上記第１のＤ・−フリップフロップ
１１１のＱ１１出力信をデータ入力として動作してその
４２出力信号を外音μ同期モードのキャラクタクロック
として信号出力端子１０９から出力する。
また、上記第３のＤ・フリップフロップ１１３は、上記
第２のＤ・フリップフロップ１１２から出力されるキャ
ラクタクロックＥＸＴ、ＣＣにて動作する上述のＣＲＴ
Ｃ５による水平同期信号工ＮＴ、ＨＤ２．！：垂直同期
信号Ｉ ＮＴ −ＶＤ２ （！ニア５”第ｌのＮＯＲゲ
ート１２１を介してクロック入力として供給されている
。すなわち、第３の信号入力端子１０３から水平同期信
号ＥＸＴ、ＨＤ２が第１のＮＯＲグー）１２１ｆ：介し
て上記第３のＤ−フリンプフロノプ１１３に供給されて
いる。また、第４の信号入力端子１０４に供給される垂
直同期信号ＥＸＴ、ＶＤ２ＰＩ：、イ７ハ−タ１３１
ｋ介して７リノプフロノプ１４１にクロック入力として
供給されており、このフリップフロップ１４１のＱ出力
信号が上記第１のＮＯＲゲート１２１を介して上記第３
のＤ・フリップフロップ１１３にクロック入力として供
給されている０なお、上記第３のＤ・フリップフロップ
１１３のデータ入力端子は接地されている。ざらに、上
記第３のＤ・クリップフロップ１１３には、上述の同期
分離回路２０にて得、られる各外部同期信号ＥＸＴ、Ｈ
Ｄ、ＥＸＴ、ＶＤが２ｉ［２のＮＯＲゲート１２２をブ
１してセント入力として供給されている。すなわち、第
５の信号入力端子１０５に供給される外部水平同期信号
ＥＸＴ、ＨＤは、第１のＮＡＮＤゲート’＋５１、第３
のＮＯＲゲート１２３、第２のＮＡＮＤケート１５２を
介して上記第２のＮＯＲゲート１２２に供給されている
。
第２のＤ・フリップフロップ１１２から出力されるキャ
ラクタクロックＥＸＴ、ＣＣにて動作する上述のＣＲＴ
Ｃ５による水平同期信号工ＮＴ、ＨＤ２．！：垂直同期
信号Ｉ ＮＴ −ＶＤ２ （！ニア５”第ｌのＮＯＲゲ
ート１２１を介してクロック入力として供給されている
。すなわち、第３の信号入力端子１０３から水平同期信
号ＥＸＴ、ＨＤ２が第１のＮＯＲグー）１２１ｆ：介し
て上記第３のＤ−フリンプフロノプ１１３に供給されて
いる。また、第４の信号入力端子１０４に供給される垂
直同期信号ＥＸＴ、ＶＤ２ＰＩ：、イ７ハ−タ１３１
ｋ介して７リノプフロノプ１４１にクロック入力として
供給されており、このフリップフロップ１４１のＱ出力
信号が上記第１のＮＯＲゲート１２１を介して上記第３
のＤ・フリップフロップ１１３にクロック入力として供
給されている０なお、上記第３のＤ・フリップフロップ
１１３のデータ入力端子は接地されている。ざらに、上
記第３のＤ・クリップフロップ１１３には、上述の同期
分離回路２０にて得、られる各外部同期信号ＥＸＴ、Ｈ
Ｄ、ＥＸＴ、ＶＤが２ｉ［２のＮＯＲゲート１２２をブ
１してセント入力として供給されている。すなわち、第
５の信号入力端子１０５に供給される外部水平同期信号
ＥＸＴ、ＨＤは、第１のＮＡＮＤゲート’＋５１、第３
のＮＯＲゲート１２３、第２のＮＡＮＤケート１５２を
介して上記第２のＮＯＲゲート１２２に供給されている
。
また、第６の信号入力端子１０６に供給される外部垂直
同期信号ＥＸＴ、ＶＤは、インバータ１３２、第４のＮ
ＯＲゲート１２４、第３のＮＡＮＤゲート１５３を弁し
て上記第２のＮＯＲゲート１２２に供給されている。
同期信号ＥＸＴ、ＶＤは、インバータ１３２、第４のＮ
ＯＲゲート１２４、第３のＮＡＮＤゲート１５３を弁し
て上記第２のＮＯＲゲート１２２に供給されている。
上記第１ないし第３のＤ・クリップフロップ１１１．１
１２，１１３は、クロンクジエネレータ７にて与えられ
る内部同期したキャラクタクロンクＩＮＴ、ＣＣｔ外部
同期させるためのもので、次のように動作する。
１２，１１３は、クロンクジエネレータ７にて与えられ
る内部同期したキャラクタクロンクＩＮＴ、ＣＣｔ外部
同期させるためのもので、次のように動作する。
すなわち、第３のＤ・フリップフロップ１１３のＱ３出
力信号が論理「１」になっているとすると、第２のＤ・
クリップフロップ１１２から信号出力端子１０８を介し
て出力されるキャラクタクロックＥＸＴ、ＣＣＫよシＣ
ＲＴＣ５が動作し、上記ＣＲＴＣ５から水平同期信号Ｉ
ＮＴ、Ｈ１）２が出力されたときに上記水平同期信号Ｉ
ＮＴ、ＨＤ２の立下シエソジにて第３のＤ・クリップフ
ロップ１１３がトリガーされて、Ｑ３ 出力信号が論理
「０」となる。上記Ｑ３出力信号が論理「ｏ」になると
、第２のＤ・ノリノブフロップ１１２は、第１の信号入
力端子１０１からのキャラクタクロックＩＮＴ、ＣＣの
立下りエツジのタイミンク゛でそのＱ２出力信号が論理
「ｏｊに固定される。従って、上記Ｑ２出力信号がキャ
ラクタクロックＥＸＴ、ＣＣとして与えられているＣＲ
ＴＣ５は、この動作状態のままで停止する。その後、第
５の信号入力端子１０５からの外部水平同期信号ＥＸＴ
、ＨＤによって上記第３のＤクリップフロップ１１３が
セントされ、Ｑ！出力信号が論理「１」になると、上記
第２のＤ・ソリノブフロップ１１２は、再びキャラクタ
クロックＥＸＴ、ＣＣ′ｆ：出力する。
力信号が論理「１」になっているとすると、第２のＤ・
クリップフロップ１１２から信号出力端子１０８を介し
て出力されるキャラクタクロックＥＸＴ、ＣＣＫよシＣ
ＲＴＣ５が動作し、上記ＣＲＴＣ５から水平同期信号Ｉ
ＮＴ、Ｈ１）２が出力されたときに上記水平同期信号Ｉ
ＮＴ、ＨＤ２の立下シエソジにて第３のＤ・クリップフ
ロップ１１３がトリガーされて、Ｑ３ 出力信号が論理
「０」となる。上記Ｑ３出力信号が論理「ｏ」になると
、第２のＤ・ノリノブフロップ１１２は、第１の信号入
力端子１０１からのキャラクタクロックＩＮＴ、ＣＣの
立下りエツジのタイミンク゛でそのＱ２出力信号が論理
「ｏｊに固定される。従って、上記Ｑ２出力信号がキャ
ラクタクロックＥＸＴ、ＣＣとして与えられているＣＲ
ＴＣ５は、この動作状態のままで停止する。その後、第
５の信号入力端子１０５からの外部水平同期信号ＥＸＴ
、ＨＤによって上記第３のＤクリップフロップ１１３が
セントされ、Ｑ！出力信号が論理「１」になると、上記
第２のＤ・ソリノブフロップ１１２は、再びキャラクタ
クロックＥＸＴ、ＣＣ′ｆ：出力する。
また、ＣＲＴＣ５から垂直同期信号ＩＮＴ、ＶＤ２が出
力されると、フリップフロップ１４１が −上記垂直同
期信号ＩＮＴ、ＶＤ２によシセノトされる。上記ノリノ
ブフロノブ１４１は、そのＱ出力信号にて上記第３のＤ
クリップフロップ１１３をトリガーしてＱ８出力信号を
論理「０」にする。
力されると、フリップフロップ１４１が −上記垂直同
期信号ＩＮＴ、ＶＤ２によシセノトされる。上記ノリノ
ブフロノブ１４１は、そのＱ出力信号にて上記第３のＤ
クリップフロップ１１３をトリガーしてＱ８出力信号を
論理「０」にする。
すなわち、上記第２のり、クリップフロップ１１２から
のキャラクタクロックＥＸＴ、ＣＣの出力を停止せしめ
る。さらに、上記クリップフロップ１４１は、そのＱ出
力信号にて第２のＮＡＮＤゲート１５２のゲート制御し
ているとともにそのＱ出力信号にて上記第３のＮＡＮＤ
ゲート１１３のゲート制御を行っておシ、上記ＣＲＴＣ
５から垂直同期信号ＩＮＴ、ＶＤｉが出力されたときに
上記第２のＮＡＮＤゲー）１５２に閉成して外部水平同
期信号ＥＸＴ、ＨＤによる第３のり、クリップフロップ
１１３のセントを禁止するとともに、上記第３のＮＡＮ
Ｄグー）１５３’ｉ開成して、外部垂直同期信号ＥＸＴ
、ＶＤにより上記第３のＤクリップフロップ１１３をセ
ントせしめるような制御動作を行なっている。
のキャラクタクロックＥＸＴ、ＣＣの出力を停止せしめ
る。さらに、上記クリップフロップ１４１は、そのＱ出
力信号にて第２のＮＡＮＤゲート１５２のゲート制御し
ているとともにそのＱ出力信号にて上記第３のＮＡＮＤ
ゲート１１３のゲート制御を行っておシ、上記ＣＲＴＣ
５から垂直同期信号ＩＮＴ、ＶＤｉが出力されたときに
上記第２のＮＡＮＤゲー）１５２に閉成して外部水平同
期信号ＥＸＴ、ＨＤによる第３のり、クリップフロップ
１１３のセントを禁止するとともに、上記第３のＮＡＮ
Ｄグー）１５３’ｉ開成して、外部垂直同期信号ＥＸＴ
、ＶＤにより上記第３のＤクリップフロップ１１３をセ
ントせしめるような制御動作を行なっている。
ざらに、第５図に示す具体例において、第１の信号入力
端子１０１に供給されるキャラクタクロックは、第１な
いし第３のカウンタ１６１，１６２．１６３を縦続接続
して成るカウンタ回路１６０にカウンタ入力として供給
されている０このカウンタ回路１６０は、上記第３のＤ
クリップフロップ１１３のＱｓ出力信号がクリア入力と
して供給されてお９、上記第２のＤ・クリップフロップ
１１２から出力されるキャラクタクロックＥＸＴ、ＣＣ
がある一定時間以上に亘って停止された場合に、上記キ
ャラクタクロックＥＸＴ、Ｃ（Ｌ’ｃ−強制的に再び出
力させる働きをする。
端子１０１に供給されるキャラクタクロックは、第１な
いし第３のカウンタ１６１，１６２．１６３を縦続接続
して成るカウンタ回路１６０にカウンタ入力として供給
されている０このカウンタ回路１６０は、上記第３のＤ
クリップフロップ１１３のＱｓ出力信号がクリア入力と
して供給されてお９、上記第２のＤ・クリップフロップ
１１２から出力されるキャラクタクロックＥＸＴ、ＣＣ
がある一定時間以上に亘って停止された場合に、上記キ
ャラクタクロックＥＸＴ、Ｃ（Ｌ’ｃ−強制的に再び出
力させる働きをする。
すなわち、上記カウンタ回路１６０は、上記第３のＤフ
リップフロップ１１３のＱ３出力信号が論理「０」にな
ると、カウント動作状態になり、上記第１の信号入力端
子１０１から供給されるキャラクタクロックＩＮＴ、Ｃ
Ｃ”５カウントし、ＣＲＴＣ５からの水平同期信号ＥＸ
Ｔ、ＨＤ２に対して８μｓ以上に亘って上記キャラクタ
クロックＥＸＴ、ＣＣの出力が停止された場合には上記
第３のＮＯＲケート１２３、第２のＮＡＮＤゲート１５
２、第２のＮＯＲゲート１２２を介して上記第３のＤ・
ンリノプンロンプ１１３にセント入力を供給する。また
上記カウンタ回路１６０は、ＣＲＴＣ５からの垂直同期
信号ＩＮＴ、ＶＤ２に対して、７６８μｓ以上に亘って
キャラクタクロックのＥＸＴ、ＣＣ出力が停止されると
、第４のＮＡＮＤ’ｌ’−ト１５４、ｉ５のＮＯＲゲー
ト１２５、第２のＮＯＲゲート１２２を介して上記射３
のＤ・フリノブクロック１１３にセント入力を供給する
。
リップフロップ１１３のＱ３出力信号が論理「０」にな
ると、カウント動作状態になり、上記第１の信号入力端
子１０１から供給されるキャラクタクロックＩＮＴ、Ｃ
Ｃ”５カウントし、ＣＲＴＣ５からの水平同期信号ＥＸ
Ｔ、ＨＤ２に対して８μｓ以上に亘って上記キャラクタ
クロックＥＸＴ、ＣＣの出力が停止された場合には上記
第３のＮＯＲケート１２３、第２のＮＡＮＤゲート１５
２、第２のＮＯＲゲート１２２を介して上記第３のＤ・
ンリノプンロンプ１１３にセント入力を供給する。また
上記カウンタ回路１６０は、ＣＲＴＣ５からの垂直同期
信号ＩＮＴ、ＶＤ２に対して、７６８μｓ以上に亘って
キャラクタクロックのＥＸＴ、ＣＣ出力が停止されると
、第４のＮＡＮＤ’ｌ’−ト１５４、ｉ５のＮＯＲゲー
ト１２５、第２のＮＯＲゲート１２２を介して上記射３
のＤ・フリノブクロック１１３にセント入力を供給する
。
ここで、一般的なコンピュータシステムにおいてはタイ
力ミンクＲＡＭのリフレッシュをビデオＲＡＭのＣＲＴ
Ｃにリフレッシュと兼用して行なうので、上記ＣＲＴＣ
’に長時間に亘って停止し続けるとクイナミンクＲＡＭ
の内容が破壊されてしまう。従って、上記ＣＲＴＣは、
一定時間以上に亘って停止させることができない。そこ
で、上述の具体例では、７６８μｓ以上に亘りてＣＲＴ
Ｃ５の動作が停止されることがないようにしである。
力ミンクＲＡＭのリフレッシュをビデオＲＡＭのＣＲＴ
Ｃにリフレッシュと兼用して行なうので、上記ＣＲＴＣ
’に長時間に亘って停止し続けるとクイナミンクＲＡＭ
の内容が破壊されてしまう。従って、上記ＣＲＴＣは、
一定時間以上に亘って停止させることができない。そこ
で、上述の具体例では、７６８μｓ以上に亘りてＣＲＴ
Ｃ５の動作が停止されることがないようにしである。
また、外部水平同期信号ＥＸＴ、ＶＤが第６図Ａに示す
ように欠落していた場合に、キャラクタクロックＥＸＴ
、ＣＣの停止期間を制限しないと第６図Ｂに示すように
次の水平同期信号まで停止して、１水平走査期間ＩＨだ
けずれた同期状態になってしまう。しかし、この具体例
のように、キャラクタクロックＥＸＴ、ＣＣの停止期開
音８μｓに制限すれば第６図Ｃに示すように、ＩＨのず
れを生ずることなく常に正規の同期状態を維持すること
ができる。
ように欠落していた場合に、キャラクタクロックＥＸＴ
、ＣＣの停止期間を制限しないと第６図Ｂに示すように
次の水平同期信号まで停止して、１水平走査期間ＩＨだ
けずれた同期状態になってしまう。しかし、この具体例
のように、キャラクタクロックＥＸＴ、ＣＣの停止期開
音８μｓに制限すれば第６図Ｃに示すように、ＩＨのず
れを生ずることなく常に正規の同期状態を維持すること
ができる。
ざらに、この具体例において、上記キャラクタクロック
の停止期間８μＳは、ＣＲＴＣ５からの水平同期信号Ｉ
ＮＴ、ＨＤ２が論理「ｏ」となってから正規の水平同期
信号すなわち外部水平同期信号ＥＸＴ、ＨＤまでの時間
ＴＡを６μｓに設定し、上記正規の水平同期信号ＥＸＴ
、ＨＤからキャラクタクロックが強制的に出力されるま
での時間Ｔ Ｂを２μｓに設定しである。すなわち、Ｃ
ＲＴＣ５は正規の水平走査期間Ｉ ＨＮ Ｔ□・ａｃよ
フも６μＳだけ短かくセットされているので、正規の水
平同期信号ＥＸＴ、ＨＤよシも６μｓだけ早く水平同期
信号ＩＮＴ、ＨＤ２が論理「ｏ」になシ、そして連続し
て８μｓ経過しても外部水平同期信−ｑＥｘ’ｒ、ｎＤ
が検出きねないとキャラクタクロックＥＸＴ、ＣＣがス
タートするようになっている。
の停止期間８μＳは、ＣＲＴＣ５からの水平同期信号Ｉ
ＮＴ、ＨＤ２が論理「ｏ」となってから正規の水平同期
信号すなわち外部水平同期信号ＥＸＴ、ＨＤまでの時間
ＴＡを６μｓに設定し、上記正規の水平同期信号ＥＸＴ
、ＨＤからキャラクタクロックが強制的に出力されるま
での時間Ｔ Ｂを２μｓに設定しである。すなわち、Ｃ
ＲＴＣ５は正規の水平走査期間Ｉ ＨＮ Ｔ□・ａｃよ
フも６μＳだけ短かくセットされているので、正規の水
平同期信号ＥＸＴ、ＨＤよシも６μｓだけ早く水平同期
信号ＩＮＴ、ＨＤ２が論理「ｏ」になシ、そして連続し
て８μｓ経過しても外部水平同期信−ｑＥｘ’ｒ、ｎＤ
が検出きねないとキャラクタクロックＥＸＴ、ＣＣがス
タートするようになっている。
ここで、上記時間Ｔ Ａ 、Ｔ Ｂをそれぞれ例えば４
μｓに設定したとすると、第７図Ａに示すようにＣＲＴ
Ｃ５の水平同期信号ＩＮＴ、ＨＤは正規の水平同期信号
ＥＸＴ、ＨＤよシも４μｓだけ早く論理「０」となり、
キャラクタクロックＥＸＴ、ＣＣが停止される。そして
、正規の水平同期信号ＥＸＴ、Ｉ（Ｄが米るべき時間よ
シも４μＳ経過しても外部水平同期信号ＥＸＴ、ＨＤが
検出されないと、キャラクタクロックＥＸＴ、ＣＣが強
制的に出力され、５９．５μβ後にＣＲＴＣ５から水平
同期信号ＩＮＴ、ＨＤが出力される。上記ＣＲＴＣ５か
ら出力される水平同期信号ＩＮＴ、ＨＤは、外部水平同
期信号ＥＸＴ、ＨＤと計算上一致する。
μｓに設定したとすると、第７図Ａに示すようにＣＲＴ
Ｃ５の水平同期信号ＩＮＴ、ＨＤは正規の水平同期信号
ＥＸＴ、ＨＤよシも４μｓだけ早く論理「０」となり、
キャラクタクロックＥＸＴ、ＣＣが停止される。そして
、正規の水平同期信号ＥＸＴ、Ｉ（Ｄが米るべき時間よ
シも４μＳ経過しても外部水平同期信号ＥＸＴ、ＨＤが
検出されないと、キャラクタクロックＥＸＴ、ＣＣが強
制的に出力され、５９．５μβ後にＣＲＴＣ５から水平
同期信号ＩＮＴ、ＨＤが出力される。上記ＣＲＴＣ５か
ら出力される水平同期信号ＩＮＴ、ＨＤは、外部水平同
期信号ＥＸＴ、ＨＤと計算上一致する。
従って、上記外部水平同期信号ＥＸＴ、）ＬＤがジッタ
によシ僅かに変動してＣＲＴＣ５の水平同期信号ＩＮＴ
、ＨＤよシも遅れたとすると、第７図Ｂに示すように上
記水平同期信号ＥＸＴ、ＨＤのタイミングで再び同期動
作が行なわれてしまう。
によシ僅かに変動してＣＲＴＣ５の水平同期信号ＩＮＴ
、ＨＤよシも遅れたとすると、第７図Ｂに示すように上
記水平同期信号ＥＸＴ、ＨＤのタイミングで再び同期動
作が行なわれてしまう。
また、逆に外部水平同期信号ＥＸＴ、ＨＤがＣＲＴＣ５
の水平同期信号ＩＮＴ、ＨＤよシも早く発生すると第７
図Ｃに示すように再び同期状態になるまで数Ｈ期間必要
とし、しかもＩＨずれた同期状態になってしまう。すな
わち、外部水平同期信号ＥＸＴ、ＨＤのジッタによって
安定した同期動作を行なうことができなくなってしまう
。また、上記時間ＴＡ 、ＴＢをＴ Ａ ＞ Ｔ Ｂ
となるように設定した場合には、常に上記第７図Ｃに示
した同期状態となってしまい、外部水平同期信号ＥＸＴ
。
の水平同期信号ＩＮＴ、ＨＤよシも早く発生すると第７
図Ｃに示すように再び同期状態になるまで数Ｈ期間必要
とし、しかもＩＨずれた同期状態になってしまう。すな
わち、外部水平同期信号ＥＸＴ、ＨＤのジッタによって
安定した同期動作を行なうことができなくなってしまう
。また、上記時間ＴＡ 、ＴＢをＴ Ａ ＞ Ｔ Ｂ
となるように設定した場合には、常に上記第７図Ｃに示
した同期状態となってしまい、外部水平同期信号ＥＸＴ
。
ＨＤの僅かな乱れにより同期がはれてしまい、しかも再
び同期したとしてもＨのずれを伴う結果になる。
び同期したとしてもＨのずれを伴う結果になる。
従って、この具体例では、上述のように上記時間ＴＡ＞
ＴＢとなるように設定して、安定した同期動作を行ない
得るようにしである。なお、垂直同期信号についても上
述の水平同期信号と同様なことがいえる。
ＴＢとなるように設定して、安定した同期動作を行ない
得るようにしである。なお、垂直同期信号についても上
述の水平同期信号と同様なことがいえる。
上述の如き同期動作によシ、通常のＮＴＳＣ方式のテレ
ビジョン信号に対しては確実に同期することができる。
ビジョン信号に対しては確実に同期することができる。
ざらに、上記第５図に示した具体例ではビデオチープレ
コータ（以下、単にＶＴＲという。）によシ変速再生を
行って得られるビデオ信号のようにバーノイズ金倉んだ
複合テレビジョン信号に対しても、有効に働き得るよう
にしである。
コータ（以下、単にＶＴＲという。）によシ変速再生を
行って得られるビデオ信号のようにバーノイズ金倉んだ
複合テレビジョン信号に対しても、有効に働き得るよう
にしである。
すなわち、ＶＴＲの変速再生時には所謂バーノイズが画
面の横方向に生じ、このときの信号は全くノイズ成分で
しかない。上記バーノイズは画面の上部と下部すなわち
垂直同期信号ＥＸＴ、ＨＤの前後に足常的に発生するこ
とが多い。これに対し、コンピュータシステムから出力
されるビデオデータによる画像表示は、通常の有効画面
内で行なわれる。
面の横方向に生じ、このときの信号は全くノイズ成分で
しかない。上記バーノイズは画面の上部と下部すなわち
垂直同期信号ＥＸＴ、ＨＤの前後に足常的に発生するこ
とが多い。これに対し、コンピュータシステムから出力
されるビデオデータによる画像表示は、通常の有効画面
内で行なわれる。
そこて、この具体例では、第３の信号入力端子１０３に
供ｆ＠されるＣＲＴＣ５からの水平同期信号ＩＮＴ−Ｈ
ＤＺ を第２のカウンタ回路１７０にてカウントして、
上記ビデオデータによる画像の表示領域全検出し、この
表示領域以外では外部同期を外してＣＲＴＣ５の動作を
自走せしめるように制御する。
供ｆ＠されるＣＲＴＣ５からの水平同期信号ＩＮＴ−Ｈ
ＤＺ を第２のカウンタ回路１７０にてカウントして、
上記ビデオデータによる画像の表示領域全検出し、この
表示領域以外では外部同期を外してＣＲＴＣ５の動作を
自走せしめるように制御する。
上記カウンタ回路１１０は、２個のカウンタ１７１．１
７２にて構成されておυ、上記第６の信号入力端子１０
６に供給される外部垂直同期信号ＥＸＴ、ＶＤをセント
入力とするフリップフロップ１４２が論理「１」のＱ出
力信号、論理「ｏ」のＱ出力信号を出力すると、カウン
タ動作状態となる。そして、上記カウント回路１γ０の
第１のカウンタ１γ１はプリセントカウンタが用いられ
ている。上記ｉｆのカウンタ１１１にプリセント入力を
供給する第４および第５のり、フリップフロ７ノ１１４
，１１５のＱ、、Ｑ、出力信号がともに論理「０」であ
るとすると、上記第ｌのカウンタ１１１は、初期値が「
０」にプリセントされ、上記ＣＲＴＣ５からの水平同期
信号ＩＮＴ、ＨＤ２の立上りエツジをカウントする。そ
して、第２のカウンタ１１２は３２Ｈ目に第６のＤ・フ
リップ。
７２にて構成されておυ、上記第６の信号入力端子１０
６に供給される外部垂直同期信号ＥＸＴ、ＶＤをセント
入力とするフリップフロップ１４２が論理「１」のＱ出
力信号、論理「ｏ」のＱ出力信号を出力すると、カウン
タ動作状態となる。そして、上記カウント回路１γ０の
第１のカウンタ１γ１はプリセントカウンタが用いられ
ている。上記ｉｆのカウンタ１１１にプリセント入力を
供給する第４および第５のり、フリップフロ７ノ１１４
，１１５のＱ、、Ｑ、出力信号がともに論理「０」であ
るとすると、上記第ｌのカウンタ１１１は、初期値が「
０」にプリセントされ、上記ＣＲＴＣ５からの水平同期
信号ＩＮＴ、ＨＤ２の立上りエツジをカウントする。そ
して、第２のカウンタ１１２は３２Ｈ目に第６のＤ・フ
リップ。
クロック１１６’ｋ）リガーしてそのＱ６ 出力信号に
、ｌ上記第１（７）ＮＡＮＤゲート１５１を開成せしめ
て外部水平同期信号ＥＸＴ、ＨＤの通過を許可する。さ
らに、上記第２のカウンタ１７２は、第５のＮＡＮＤケ
ート１５５を介して２５５Ｈ目に上記第６のＤ・フリッ
プフロップ１１６をセクトして上記第１のＮＡＮＤゲー
ト１５１を閉成せしめ外部水平同期信号ＥＸ１．ＨＤの
通過を禁止するとともに、上記Ｄ・フリップフロップ１
４２をリセクトして上記カウンタ回路１γ０を初期状態
に戻す。また、上記第６のＤ・フリップフロップ１１６
は、そのＱ６出力信号を第６のＮＡＮＤゲート１５６に
供給するとともに第７のＤ−フリップフロップ１１７に
データ入力として供給している。さらに、上記第６のＤ
・フリップフロップ１１６はそのＱ６ 出力信号を第８
のＤ・フリップフロップ１１８にクロック入力として供
給している。そして、上記第７のＤ・フリップフロップ
１１Ｔは、第５の信号入力端子１０５から外部水平同期
信号ｇＸＴ、ＨＤ′７Ｊ（クロック入力として供給され
ており、そのＱ、！出力信号を土ｎピ第６のＮＡＮＤゲ
ート１５６に供給している０ また、上記第８のＤ・フリップフロップ１１８は、上記
外部水平同期信号１！ＥＸＴ−ＨＤがデータ入力として
供給されておシ、そのＱ８出力信号を上記第４のＤ・フ
リップフロップ１１４にクロック入力として供給してい
る。
、ｌ上記第１（７）ＮＡＮＤゲート１５１を開成せしめ
て外部水平同期信号ＥＸＴ、ＨＤの通過を許可する。さ
らに、上記第２のカウンタ１７２は、第５のＮＡＮＤケ
ート１５５を介して２５５Ｈ目に上記第６のＤ・フリッ
プフロップ１１６をセクトして上記第１のＮＡＮＤゲー
ト１５１を閉成せしめ外部水平同期信号ＥＸ１．ＨＤの
通過を禁止するとともに、上記Ｄ・フリップフロップ１
４２をリセクトして上記カウンタ回路１γ０を初期状態
に戻す。また、上記第６のＤ・フリップフロップ１１６
は、そのＱ６出力信号を第６のＮＡＮＤゲート１５６に
供給するとともに第７のＤ−フリップフロップ１１７に
データ入力として供給している。さらに、上記第６のＤ
・フリップフロップ１１６はそのＱ６ 出力信号を第８
のＤ・フリップフロップ１１８にクロック入力として供
給している。そして、上記第７のＤ・フリップフロップ
１１Ｔは、第５の信号入力端子１０５から外部水平同期
信号ｇＸＴ、ＨＤ′７Ｊ（クロック入力として供給され
ており、そのＱ、！出力信号を土ｎピ第６のＮＡＮＤゲ
ート１５６に供給している０ また、上記第８のＤ・フリップフロップ１１８は、上記
外部水平同期信号１！ＥＸＴ−ＨＤがデータ入力として
供給されておシ、そのＱ８出力信号を上記第４のＤ・フ
リップフロップ１１４にクロック入力として供給してい
る。
上記第６のＤ・フリップフロップ１１６は、上記ノリノ
ブフロップ１４２が外部垂直同期信号ＥＸＴ、ＶＤよυ
セントされ、上記第２のカウンタ回路１７０にてＣＲＴ
Ｃ５の水平同期信号ＩＮＴ、ＨＤの立上ｉカウントして
いる間、論理「ｌ」のＱ６ 出力信号を出力する。また
、このとき第６のＤ・フリップフロップ１１６のＱ６出
力信号は論理「０」となっている。
ブフロップ１４２が外部垂直同期信号ＥＸＴ、ＶＤよυ
セントされ、上記第２のカウンタ回路１７０にてＣＲＴ
Ｃ５の水平同期信号ＩＮＴ、ＨＤの立上ｉカウントして
いる間、論理「ｌ」のＱ６ 出力信号を出力する。また
、このとき第６のＤ・フリップフロップ１１６のＱ６出
力信号は論理「０」となっている。
従って、第６のＮＡＮＤゲート１５６は論理「０」の出
力をインバータ１３４をブトして上記第３のＤ・ノリノ
ブフロップ１１３にリセット入力として供給している。
力をインバータ１３４をブトして上記第３のＤ・ノリノ
ブフロップ１１３にリセット入力として供給している。
そして、上記第２のカウンタ回路１１０が３２■（目を
カウントすると上記第６のＤ・クリップフロップ１１６
のＱ６出力信号が論理「ｏ」になシ、上記第６のＮＡＮ
Ｄゲート１５６の出力が論理「１」になる。すると、上
記第３のＤ・クリップフロップ１１３は、上記第６のＮ
ＡＮＤゲート１５６からの論理「１」の出方がインバー
タ１３４を介してリセット入力として供給されるととも
に、第２、第３のＮＡＮＤゲート１５２，１５３、第２
（７）Ｎ、Ｏ’Ｒ１−ト１２２を介してカセット入力と
して供給されるので、υセント端子は論理「ｏ」、セン
ト端子は論理「ｌ」となシ、論理「ｏ」のＱ３出力信号
を上記第１のＤ・クリップフロップ１１１にセント入力
として供給する。従って、第２のＤ・７す７ノノロノプ
１１２によるキャラクタクロックＥＸＴ、ＣＣの出力が
停止し、ＣＲＴＣ５が停止する。この状態で外部水平同
期信号ＥＸＴ、ＨＤが第７のＤ・フリップフロップ１１
７にクロック入力として供給されると、その立上シエン
ジにて上記第７のＤ・フリップフロップ１１１のＱ７出
力信号が論理「１」となる。従って、上記第６のＮＡＮ
Ｄゲート１５６の出力は論理「０」になシ、上記第３の
Ｄ・ノリノブフロッグ１１３がリセツトされ、ＣＲＴＣ
５の動作が開始される。すなわち、この時点で上記ＣＲ
ＴＣ５からの水平同期信号ＩＮＴ、）ｉＤ２の立上りと
外部水平同期信号ＥＸＴ、ＨＤの立上シがキャラクタク
ロックＥＸＴ、ＣＣのクロック幅内の誤差で同期され、
上記ＣＲＴＣ５は、外部垂直同期信号ＥＸＴ、ＶＤから
数えて３２Ｈ目から２５５Ｈ目までの間に亘って外部同
期した動作を行ない、それ以外は上記外部同期信号ＥＸ
Ｔ、ＨＤ、ＥＸＴ、ＶＤの影響を被むることなく、自走
した動作を行なう。
カウントすると上記第６のＤ・クリップフロップ１１６
のＱ６出力信号が論理「ｏ」になシ、上記第６のＮＡＮ
Ｄゲート１５６の出力が論理「１」になる。すると、上
記第３のＤ・クリップフロップ１１３は、上記第６のＮ
ＡＮＤゲート１５６からの論理「１」の出方がインバー
タ１３４を介してリセット入力として供給されるととも
に、第２、第３のＮＡＮＤゲート１５２，１５３、第２
（７）Ｎ、Ｏ’Ｒ１−ト１２２を介してカセット入力と
して供給されるので、υセント端子は論理「ｏ」、セン
ト端子は論理「ｌ」となシ、論理「ｏ」のＱ３出力信号
を上記第１のＤ・クリップフロップ１１１にセント入力
として供給する。従って、第２のＤ・７す７ノノロノプ
１１２によるキャラクタクロックＥＸＴ、ＣＣの出力が
停止し、ＣＲＴＣ５が停止する。この状態で外部水平同
期信号ＥＸＴ、ＨＤが第７のＤ・フリップフロップ１１
７にクロック入力として供給されると、その立上シエン
ジにて上記第７のＤ・フリップフロップ１１１のＱ７出
力信号が論理「１」となる。従って、上記第６のＮＡＮ
Ｄゲート１５６の出力は論理「０」になシ、上記第３の
Ｄ・ノリノブフロッグ１１３がリセツトされ、ＣＲＴＣ
５の動作が開始される。すなわち、この時点で上記ＣＲ
ＴＣ５からの水平同期信号ＩＮＴ、）ｉＤ２の立上りと
外部水平同期信号ＥＸＴ、ＨＤの立上シがキャラクタク
ロックＥＸＴ、ＣＣのクロック幅内の誤差で同期され、
上記ＣＲＴＣ５は、外部垂直同期信号ＥＸＴ、ＶＤから
数えて３２Ｈ目から２５５Ｈ目までの間に亘って外部同
期した動作を行ない、それ以外は上記外部同期信号ＥＸ
Ｔ、ＨＤ、ＥＸＴ、ＶＤの影響を被むることなく、自走
した動作を行なう。
ここで、上記第２のカウンタ回路１７０によシ検出され
る３２Ｈ目のタイミングと上記外部水平同期信号ＥＸＴ
、ＨＤのタイミングとが第８図Ａに示すように近づくと
、上記第６のＮＡＮＤゲート１５６の出力が極めて細い
パルスになってしまい、上記外部水平同期信号ＥＸＴ、
ＨＤが第８図Ｂに示すようにジッタによシ変動した場合
に同期の開始タイミングが一定にならず、±ＩＨだけず
れてしまう虞れがある。
る３２Ｈ目のタイミングと上記外部水平同期信号ＥＸＴ
、ＨＤのタイミングとが第８図Ａに示すように近づくと
、上記第６のＮＡＮＤゲート１５６の出力が極めて細い
パルスになってしまい、上記外部水平同期信号ＥＸＴ、
ＨＤが第８図Ｂに示すようにジッタによシ変動した場合
に同期の開始タイミングが一定にならず、±ＩＨだけず
れてしまう虞れがある。
そこで、この具体例では、外部水平同期信号ＥＸＴ、Ｈ
］：ｌテータ入力とすデー記第８のＤ・クリップフロッ
プのＱ７出力信号にて第４のＤ・フリップフロップ１１
４４−）リガーして、この第４のＤ・フリップフロップ
１１４の動作状態を反転せしめるようにしている。
］：ｌテータ入力とすデー記第８のＤ・クリップフロッ
プのＱ７出力信号にて第４のＤ・フリップフロップ１１
４４−）リガーして、この第４のＤ・フリップフロップ
１１４の動作状態を反転せしめるようにしている。
すなわち、上述の説明では第４および第５のＤ・フリッ
プフロップ１１４，１１５の各Ｑ、、Ｑ。
プフロップ１１４，１１５の各Ｑ、、Ｑ。
出力信号は論理「０」に仮定していたが、上記第８のＤ
・クリップフロップ１１８のＱ８出力信号２クロンク入
力として上記第４のＤ−フリップフロップ１１４に供給
することによシ、第４のＤ・フリップフロッグ１１４の
Ｑ４出力信号は論理「ｌ」となる。従って、上記第２の
カウンタ回路１γ０は、第１のカウンタ１γ１が、初期
値に「１」にプリセクトされるので、上記第６のＤ・フ
リップフロップ１１６をＩＨだけ早くトリガーすること
になる。これにニジ、外部水平同期信号ＥＸＴ、ＨＤと
ＣＲＴＣ５の水平同期信号ＩＮＴ、ＨＤ２との差は、２
μｓ変化する。すなわち、上記第６のＤ・クリップフロ
ップ１１６のＱ６出力４Ｍ号が論理「１」になるタイミ
ングが３２Ｈ目から３１Ｈ目に変化するので、ＣＲＴＣ
５は正規の水平走査周期よシも２μｓだけ長い周期で自
走し、外部水平同期信号ＥＸＴ、ＨＤとの関係が２μｓ
たけ変化する。
・クリップフロップ１１８のＱ８出力信号２クロンク入
力として上記第４のＤ−フリップフロップ１１４に供給
することによシ、第４のＤ・フリップフロッグ１１４の
Ｑ４出力信号は論理「ｌ」となる。従って、上記第２の
カウンタ回路１γ０は、第１のカウンタ１γ１が、初期
値に「１」にプリセクトされるので、上記第６のＤ・フ
リップフロップ１１６をＩＨだけ早くトリガーすること
になる。これにニジ、外部水平同期信号ＥＸＴ、ＨＤと
ＣＲＴＣ５の水平同期信号ＩＮＴ、ＨＤ２との差は、２
μｓ変化する。すなわち、上記第６のＤ・クリップフロ
ップ１１６のＱ６出力４Ｍ号が論理「１」になるタイミ
ングが３２Ｈ目から３１Ｈ目に変化するので、ＣＲＴＣ
５は正規の水平走査周期よシも２μｓだけ長い周期で自
走し、外部水平同期信号ＥＸＴ、ＨＤとの関係が２μｓ
たけ変化する。
そして、次のフィールドでも同様に外部水平同期信号Ｅ
ＸＴ、ＨＤが論理「０」の状態で上記第４のＤ・フリッ
プフロップ１１４がトリガーされると、再び上記第４の
Ｄ・フリツノフロップ１１４が第８のＤ・フリップ７０
ノグ１１８のＱ８出力信号にニジトリガされる。すると
、上記第４のＤ・ノリノブフロッグ１１４のＱ、出力信
号は論理「０」となシ第５のＤ・フリップ７０ノブ１１
５のＱ、出力信号が論理「１」となシ、上記第２のカウ
ンタ回路１１０は３０Ｈ目で上記第６のＤ・ノリノプノ
リソプ１１６ケトリガーする。上記第４および第５のＤ
−フリップフロップ１１４，１１５は、２ｂｉｔのバイ
ナリ−カウンタを構成してお９、論理「０，０」〜「１
．１」までの最大４Ｈ変化することが可能であ、！ｌ）
、３２Ｈ目から２９Ｈ目まで同期開始タイミングケ変化
させることができる。すなわち、外部水平同期信号ＥＸ
Ｔ。
ＸＴ、ＨＤが論理「０」の状態で上記第４のＤ・フリッ
プフロップ１１４がトリガーされると、再び上記第４の
Ｄ・フリツノフロップ１１４が第８のＤ・フリップ７０
ノグ１１８のＱ８出力信号にニジトリガされる。すると
、上記第４のＤ・ノリノブフロッグ１１４のＱ、出力信
号は論理「０」となシ第５のＤ・フリップ７０ノブ１１
５のＱ、出力信号が論理「１」となシ、上記第２のカウ
ンタ回路１１０は３０Ｈ目で上記第６のＤ・ノリノプノ
リソプ１１６ケトリガーする。上記第４および第５のＤ
−フリップフロップ１１４，１１５は、２ｂｉｔのバイ
ナリ−カウンタを構成してお９、論理「０，０」〜「１
．１」までの最大４Ｈ変化することが可能であ、！ｌ）
、３２Ｈ目から２９Ｈ目まで同期開始タイミングケ変化
させることができる。すなわち、外部水平同期信号ＥＸ
Ｔ。
ＨＤに対しては２μ５Ｘ４＝８μｓ だけ変化可能で上
記３２Ｈ目から２９Ｈ目までの間で安定点が存在し、こ
の安定点まで同期開始タイミング横比して同期動作を行
なうことができる。このようにして安定点から同期を開
始すれば、外部水平同期信号ＥＸＴ、ＨＤがジンクによ
シ変動しても、第９図のタイムチャートに示すように確
実に外部同期をとることができる。
記３２Ｈ目から２９Ｈ目までの間で安定点が存在し、こ
の安定点まで同期開始タイミング横比して同期動作を行
なうことができる。このようにして安定点から同期を開
始すれば、外部水平同期信号ＥＸＴ、ＨＤがジンクによ
シ変動しても、第９図のタイムチャートに示すように確
実に外部同期をとることができる。
なお、上記第４および第５のＤ・フリップフロップ１１
４，１１５に、さらに１ピント分のＤ・ノリノブフロッ
プを付加して、８進カウンタを構成し、その出力を上記
第１のカウンタ１７１のプリセント端子Ｃに供給すれば
３２Ｈから２５Ｈの範囲で同期開始タイミングを変化さ
せることができ、外部水平同期信号ＥＸＴ、ＨＤの差が
２μ５Ｘ８＝１６μｓ Ｋｍ化し、ｘＤジンタによる
誤動作の虞れの少ない回路構成とすることができる。
４，１１５に、さらに１ピント分のＤ・ノリノブフロッ
プを付加して、８進カウンタを構成し、その出力を上記
第１のカウンタ１７１のプリセント端子Ｃに供給すれば
３２Ｈから２５Ｈの範囲で同期開始タイミングを変化さ
せることができ、外部水平同期信号ＥＸＴ、ＨＤの差が
２μ５Ｘ８＝１６μｓ Ｋｍ化し、ｘＤジンタによる
誤動作の虞れの少ない回路構成とすることができる。
さらに、上述の実施例におけるＰＬＬ回路３０およびメ
モリ回路４０の具体的な（ロ）路構成およびその動作に
ついて第１０図の回路図を用いてざらに詳細に説明する
。なお、第１０図には、上述のＰ／Ｓ変換器６にてシリ
アルデータに変換されたビテオデータのうちの赤色Ｒ信
号についての信号処理部のみを示してあシ、他の色Ｇ、
Ｂ信号については全く同じ回路２用いるので説明を省略
する。
モリ回路４０の具体的な（ロ）路構成およびその動作に
ついて第１０図の回路図を用いてざらに詳細に説明する
。なお、第１０図には、上述のＰ／Ｓ変換器６にてシリ
アルデータに変換されたビテオデータのうちの赤色Ｒ信
号についての信号処理部のみを示してあシ、他の色Ｇ、
Ｂ信号については全く同じ回路２用いるので説明を省略
する。
第１０図において、第ｌの信号入力端子４０１には上述
の第５図に示した具体例における第３のＤ・ノリノブフ
ロップ１１３のＱ３出力信号が供給され、このＱ３出力
信号がメモリ回路４０の２個のＦＩＦＯメモリ４３１．
４３２にクリア入力として供ｉされている。また、第２
の信号入力端子４０２には同じ上述の具体例における第
２のＤ・ノリノブフロップ１１２のＱ２出力信号が供給
されておシ、このＱ２出力信号が上記２個のＦｌｌ”Ｏ
メモリ４３１，４３２に書込みクロックとして供給され
ている。さらに、第３の信号入力端子４０３には上述の
Ｐ／Ｓ笈換器６からシリアルデータのＲ信号が供給され
ておシ、このＲ信号がシリアルパラレルＳ／Ｐ変換器４
１０にデータ入力きして供給されている。また、第４の
信号入力端子４０４には上述のクロックジェネレータ７
から間部同期した１６］！Ｉ／ｉＨｚのドツトクロック
ＩＮＴ。
の第５図に示した具体例における第３のＤ・ノリノブフ
ロップ１１３のＱ３出力信号が供給され、このＱ３出力
信号がメモリ回路４０の２個のＦＩＦＯメモリ４３１．
４３２にクリア入力として供ｉされている。また、第２
の信号入力端子４０２には同じ上述の具体例における第
２のＤ・ノリノブフロップ１１２のＱ２出力信号が供給
されておシ、このＱ２出力信号が上記２個のＦｌｌ”Ｏ
メモリ４３１，４３２に書込みクロックとして供給され
ている。さらに、第３の信号入力端子４０３には上述の
Ｐ／Ｓ笈換器６からシリアルデータのＲ信号が供給され
ておシ、このＲ信号がシリアルパラレルＳ／Ｐ変換器４
１０にデータ入力きして供給されている。また、第４の
信号入力端子４０４には上述のクロックジェネレータ７
から間部同期した１６］！Ｉ／ｉＨｚのドツトクロック
ＩＮＴ。
ＤＣが供給されておシ、このドツトクロックが工ＮＴ、
ＤＣ上記Ｓ／Ｐ変換器４１０にクロンク入力として供給
されている。そして、第５の信号入力端子３０１には上
述の同期分離回路２０にて得られる外部水平同期信号Ｅ
ＸＴ、ＨＤが供給されてお９、この外部水平同期信号Ｅ
ＸＴ、ＨＤはＰＬＬ回路３０の位相比較器３１０に供給
されるとともに、Ｄ・ノリノブフロップ３５０にリセッ
ト入力として供給されている。
ＤＣ上記Ｓ／Ｐ変換器４１０にクロンク入力として供給
されている。そして、第５の信号入力端子３０１には上
述の同期分離回路２０にて得られる外部水平同期信号Ｅ
ＸＴ、ＨＤが供給されてお９、この外部水平同期信号Ｅ
ＸＴ、ＨＤはＰＬＬ回路３０の位相比較器３１０に供給
されるとともに、Ｄ・ノリノブフロップ３５０にリセッ
ト入力として供給されている。
上記Ｓ／Ｐ変換器４１０は、第３の信号入力端子４３を
介して供給されるシリアルデータのＲ信号をパラレルデ
ータに変換する。このＳ／Ｐ変換器４１０にてパラレル
データに変換したＲ信号は、上記第２の信号入力端子４
０２に供給されるＱ２信号をクロックとして作動するラ
ンチ回路４２０にてラッチされ１バイト毎に２個のＦＩ
ＦＯメモリ４３１．４３２に書込まれる。
介して供給されるシリアルデータのＲ信号をパラレルデ
ータに変換する。このＳ／Ｐ変換器４１０にてパラレル
データに変換したＲ信号は、上記第２の信号入力端子４
０２に供給されるＱ２信号をクロックとして作動するラ
ンチ回路４２０にてラッチされ１バイト毎に２個のＦＩ
ＦＯメモリ４３１．４３２に書込まれる。
この具体例において、上記ＦＩＦＯメそり４３１．４３
２は、それぞれ８バイトの記憶内容を有し、２個で１６
文字分のＲ信号を記憶できるようになっている。
２は、それぞれ８バイトの記憶内容を有し、２個で１６
文字分のＲ信号を記憶できるようになっている。
上記メモリ回路４０を構成している各ＦＩＦＯメモリ４
３１，４３２には、上記Ｄ・ノリノブフロップ３５０の
Ｑ出力信号によシケート制御されている第１のＮＡＮＤ
ゲート３６２を介してＰＬＬ回路３０のカウンタ回路４
３０から読出しクロックが供給されている。上記読出し
クロックに従ってもＦＩＦＯメモリ４３１，４３２から
読出されるパラレルデータのＲ信号は、Ｐ／Ｓ変換器４
４０？ｒブＮ、てパラレルデータに変換され上述のデー
タセレクタ６０に供給さレル。
３１，４３２には、上記Ｄ・ノリノブフロップ３５０の
Ｑ出力信号によシケート制御されている第１のＮＡＮＤ
ゲート３６２を介してＰＬＬ回路３０のカウンタ回路４
３０から読出しクロックが供給されている。上記読出し
クロックに従ってもＦＩＦＯメモリ４３１，４３２から
読出されるパラレルデータのＲ信号は、Ｐ／Ｓ変換器４
４０？ｒブＮ、てパラレルデータに変換され上述のデー
タセレクタ６０に供給さレル。
また、上記ＰＬＬ回路３０は、電圧制御型発振器ＶＣＯ
３３０の発振出力音カウンタ回路３４０較器３１０にて
外部水平同期信号ＥＸＴ、ＨＤと位相比較し、この位相
比較出力をローパスフィルタ３２０をブｒして上記ＶＣ
０３３０に制御電圧として供給することによシ、上記Ｖ
Ｃ０３３０から外部水平同期信号ＥＸＴ、ＨＤの位相に
固定された発振出力を得ている。従って、上記外部水平
同期信号ＥＸＴ、ＨＤの周波数ｆｈＥｘｒ を１５．７
３ＫＨｚとすれば、上記ＶＣＯ３３０の発振周波数は１
６．１１４Ｍ）Ｉｚとなる。このＶＣＯ３３Ｑの発振出
力が上記メモリ回路４０のＳ／Ｐ変換器４４０にクロッ
ク入力として供給されている０さらに、この具体例にお
けるＰＬＬ回路３０のカウンタ回路３４０は、３個の４
ｂｉｔカウンタ３４１．３４２，３４３を縦続接続して
成る。そして、上記ＶＣ０３３０の発振出力がクロック
入力とし分周出力Ｑ、。を第２のカウンタ３４２にクロ
ック入力として供給している。また、上記第１のカウー
タ３６３′ｆｆ：介して上記第１のＮＡＮＤゲート３６
２に供給している。さらに、上記ｉｆＯカウンゲー）３
６１ｆｆｉ介して上記メモリ回路４０のＰ／Ｓ変換器４
４０にロード入力として供給している。
３３０の発振出力音カウンタ回路３４０較器３１０にて
外部水平同期信号ＥＸＴ、ＨＤと位相比較し、この位相
比較出力をローパスフィルタ３２０をブｒして上記ＶＣ
０３３０に制御電圧として供給することによシ、上記Ｖ
Ｃ０３３０から外部水平同期信号ＥＸＴ、ＨＤの位相に
固定された発振出力を得ている。従って、上記外部水平
同期信号ＥＸＴ、ＨＤの周波数ｆｈＥｘｒ を１５．７
３ＫＨｚとすれば、上記ＶＣＯ３３０の発振周波数は１
６．１１４Ｍ）Ｉｚとなる。このＶＣＯ３３Ｑの発振出
力が上記メモリ回路４０のＳ／Ｐ変換器４４０にクロッ
ク入力として供給されている０さらに、この具体例にお
けるＰＬＬ回路３０のカウンタ回路３４０は、３個の４
ｂｉｔカウンタ３４１．３４２，３４３を縦続接続して
成る。そして、上記ＶＣ０３３０の発振出力がクロック
入力とし分周出力Ｑ、。を第２のカウンタ３４２にクロ
ック入力として供給している。また、上記第１のカウー
タ３６３′ｆｆ：介して上記第１のＮＡＮＤゲート３６
２に供給している。さらに、上記ｉｆＯカウンゲー）３
６１ｆｆｉ介して上記メモリ回路４０のＰ／Ｓ変換器４
４０にロード入力として供給している。
出力Ｑ２ｃｋ上記Ｄ・フリノプフロンプ３５０に分周出
力Ｑ２Ｄ’第３のカウンタ３４３にクロック入力として
供給している。そして、上記第３の分周出力を上記位相
比較器３１０に供給している。
力Ｑ２Ｄ’第３のカウンタ３４３にクロック入力として
供給している。そして、上記第３の分周出力を上記位相
比較器３１０に供給している。
この具体例の動作を示すタイムチャートラ第１１図Ａお
よび第１１図Ｂに示しであるＯ 第１１図Ａは上記ＣＲＴＣ５のクロックがスタートする
ときの動作を示しており、第ｔの信号入力端子４０１に
供給されるＱ３出力信号が論理「１」になって第２の信
号入力端子４０２にＱ２出力信号すなわち内部同期モー
ドのキャラクタクロン／ＥＸＴ、ＣＣの反転出力が供給
されると、上記Ｑ２出力信号の立上シエノジを曹込みク
ロックとして、各ＦＩＦＯメそり４３１．４３２にラン
チ回路４２０からＲ信号が書込まれる。上記ＦＩＦＯメ
モ！Ｊ４３１，４３２への書込み動作は、コンピュータ
システムのクロンクジエネレータγにて与えられるシス
テムクロンクに全て同期して行なわれる。
よび第１１図Ｂに示しであるＯ 第１１図Ａは上記ＣＲＴＣ５のクロックがスタートする
ときの動作を示しており、第ｔの信号入力端子４０１に
供給されるＱ３出力信号が論理「１」になって第２の信
号入力端子４０２にＱ２出力信号すなわち内部同期モー
ドのキャラクタクロン／ＥＸＴ、ＣＣの反転出力が供給
されると、上記Ｑ２出力信号の立上シエノジを曹込みク
ロックとして、各ＦＩＦＯメそり４３１．４３２にラン
チ回路４２０からＲ信号が書込まれる。上記ＦＩＦＯメ
モ！Ｊ４３１，４３２への書込み動作は、コンピュータ
システムのクロンクジエネレータγにて与えられるシス
テムクロンクに全て同期して行なわれる。
そして、上記Ｑ３出力信号が論理「１」となって約４μ
ｓ後にカウンタ回路３４０の第２のカウンタ３４２から
論理「１」のＱ２Ｃ出力信号がＤ・ヌリノプフロノプ３
５０にクロック入力として供給され、このＤ・ノリノプ
フロンプ３５０のＱ出力信号にニジ第１のＮＡＮＤゲー
ト３６２が開成される０すると、上記カウンタ回路３４
０の第１のカウンタ３４１の（ｈｃ出力信号が上記第１
のＮＡＮＤゲート３６２を介して上記ＦＩＦＯメモリ４
３１，４３２に読出しクロックとして供給される。第１
１図Ｂは、このときの動作状態を示している。すなわち
、上記ＦＩＦＯメモリ４３１゜４３２は、第１のＮＡＮ
Ｄゲート３６２を介して供給される読出しクロックの立
下シエンジのタイミングで信号の読出しが行なわれる。
ｓ後にカウンタ回路３４０の第２のカウンタ３４２から
論理「１」のＱ２Ｃ出力信号がＤ・ヌリノプフロノプ３
５０にクロック入力として供給され、このＤ・ノリノプ
フロンプ３５０のＱ出力信号にニジ第１のＮＡＮＤゲー
ト３６２が開成される０すると、上記カウンタ回路３４
０の第１のカウンタ３４１の（ｈｃ出力信号が上記第１
のＮＡＮＤゲート３６２を介して上記ＦＩＦＯメモリ４
３１，４３２に読出しクロックとして供給される。第１
１図Ｂは、このときの動作状態を示している。すなわち
、上記ＦＩＦＯメモリ４３１゜４３２は、第１のＮＡＮ
Ｄゲート３６２を介して供給される読出しクロックの立
下シエンジのタイミングで信号の読出しが行なわれる。
そして、このＦＩＦＯメモリ４３１，４３２から読出さ
れるＲ信号がＳ／Ｐ変換器４４０にてシリアルデータに
変換される。上記ＦＩＦＯメモ！ｊ４３１．４３２の信
号読出し動作は、ＰＬＬ回路３０にて形成される外部同
期した１６ＭＨｚのドントクロノクＥＸＴ、ＤＣのタイ
ミングで全て行なわれる。
れるＲ信号がＳ／Ｐ変換器４４０にてシリアルデータに
変換される。上記ＦＩＦＯメモ！ｊ４３１．４３２の信
号読出し動作は、ＰＬＬ回路３０にて形成される外部同
期した１６ＭＨｚのドントクロノクＥＸＴ、ＤＣのタイ
ミングで全て行なわれる。
ここで、この実施例では、上述の如くコンピュータシス
テムからのビデオデータの外部同期をと ・るため
に、水平走査期間Ｉ ＨＩＮＴが予め６μｓ短くなるよ
うにＣＲＴ Ｃ５をブロク゛ラム設定されておシ、従っ
て、上記とデオデータの映像期間ＴＶも４μｓ早めに出
力されるので、上述の如く、ＦＩＦＯメモリ４３１，４
３２からの信号の読出し動作を書込み動作よシも４μｓ
だけ遅らせている。
テムからのビデオデータの外部同期をと ・るため
に、水平走査期間Ｉ ＨＩＮＴが予め６μｓ短くなるよ
うにＣＲＴ Ｃ５をブロク゛ラム設定されておシ、従っ
て、上記とデオデータの映像期間ＴＶも４μｓ早めに出
力されるので、上述の如く、ＦＩＦＯメモリ４３１，４
３２からの信号の読出し動作を書込み動作よシも４μｓ
だけ遅らせている。
ｔた、この具体例においてメモリ回路４０を構成してい
る２個のＦＩＦＯメモリ４３１．４３２は、それぞれ８
バイト分の記憶内容を有しているので、一方のメモリに
８バイト分のビデオデータを書込んだ時点で、信号の読
出しを開示すればコンピュータシステム側の内部クロッ
クと外部同期信号による外部クロックとによる書込み動
作と読出し動作のずれをＩＨ以内で最大±８バイトまで
吸収することができる。そして、１バイトのＲ信号は０
゜５μＢであるから、上述の具体例のように書込み動作
と読出し動作とを４μｓだけずらすことによって、上記
各クロックのずれを±４μｓの範囲に亘って上記ＦＩＦ
Ｏメそり４３１，４３２によシ吸収することができる。
る２個のＦＩＦＯメモリ４３１．４３２は、それぞれ８
バイト分の記憶内容を有しているので、一方のメモリに
８バイト分のビデオデータを書込んだ時点で、信号の読
出しを開示すればコンピュータシステム側の内部クロッ
クと外部同期信号による外部クロックとによる書込み動
作と読出し動作のずれをＩＨ以内で最大±８バイトまで
吸収することができる。そして、１バイトのＲ信号は０
゜５μＢであるから、上述の具体例のように書込み動作
と読出し動作とを４μｓだけずらすことによって、上記
各クロックのずれを±４μｓの範囲に亘って上記ＦＩＦ
Ｏメそり４３１，４３２によシ吸収することができる。
なお、上述の実施例では、コンピュータシステム側のビ
デオデータをインターレースさせていないが、例えば第
１２図に示すように、ＣＲＴＣ５から出力される各同期
信号ＩＮＴ、ＨＤ２ 、ＩＮＴ、ＶＤ２が供給される第
１のフィールド判別回部８１と、同期分離回路２０にて
得られる各外部同期信号ＥＸＴ、ＨＤ 、ＥＸＴ、ＶＤ
が供給ｇれる第２のフィールド判別回路８２と、上記各
判定回路８１．８２からの判定出力全比較する比較回路
８３とを設けることによシ、インターレースモードのビ
デオデータを外部同期させることもできる。すなわち、
上記比較回路８３は、各フィールド判別回路８１．８１
による判別結果が一致していない場合にキャラクタクロ
ック形成回路１０の垂直同期を一度外して、次のフィー
ルドで新たに同期をかけるように上記キャラクタクロッ
ク形成回路１０の動作制御を行なうことによシ、インタ
ーレースモードで正しく外部同期をとることかでビジョ
ンｆ言号としてビデオデータを取扱う場合ばかシでな（
、ＰＡＬ方式や５ＥＣＡ方式等の各方式に適合したＣＲ
ＴＣを備えたコンピュータシステムにも適用できること
は云うまでもないＯ〔発明の効果〕 上述の実施例の説明から明らかなように、本発明によね
ば、コンピュータシステムから出力されるビデオデータ
の有効表示領域についてのみ上記どデオデータに外部同
期をかけるので、ＶＴＲによシ変速再生を行って得られ
るバーノズを含んだ複合テレビジョン信号に対しても、
上記有効表示領域内で確実に外部同期をかけることがで
き、画像の重ね合せを行なうことが可能になる。
デオデータをインターレースさせていないが、例えば第
１２図に示すように、ＣＲＴＣ５から出力される各同期
信号ＩＮＴ、ＨＤ２ 、ＩＮＴ、ＶＤ２が供給される第
１のフィールド判別回部８１と、同期分離回路２０にて
得られる各外部同期信号ＥＸＴ、ＨＤ 、ＥＸＴ、ＶＤ
が供給ｇれる第２のフィールド判別回路８２と、上記各
判定回路８１．８２からの判定出力全比較する比較回路
８３とを設けることによシ、インターレースモードのビ
デオデータを外部同期させることもできる。すなわち、
上記比較回路８３は、各フィールド判別回路８１．８１
による判別結果が一致していない場合にキャラクタクロ
ック形成回路１０の垂直同期を一度外して、次のフィー
ルドで新たに同期をかけるように上記キャラクタクロッ
ク形成回路１０の動作制御を行なうことによシ、インタ
ーレースモードで正しく外部同期をとることかでビジョ
ンｆ言号としてビデオデータを取扱う場合ばかシでな（
、ＰＡＬ方式や５ＥＣＡ方式等の各方式に適合したＣＲ
ＴＣを備えたコンピュータシステムにも適用できること
は云うまでもないＯ〔発明の効果〕 上述の実施例の説明から明らかなように、本発明によね
ば、コンピュータシステムから出力されるビデオデータ
の有効表示領域についてのみ上記どデオデータに外部同
期をかけるので、ＶＴＲによシ変速再生を行って得られ
るバーノズを含んだ複合テレビジョン信号に対しても、
上記有効表示領域内で確実に外部同期をかけることがで
き、画像の重ね合せを行なうことが可能になる。
第１図はコンピュータシステムの一般的に構成を示すブ
ロック図である。第２図は上記コンピュータシステムに
おけるＣＲＴＣから読み出されるビデオデータのタイム
チャートである。 第３図は本発明を上記第１図に示したコンピュータシス
テムに適用した場合の一実施例の基本的な構成を示すグ
ロック図である。第４図は上記実施例の外部同期モード
における原理的な動作を示すブロック図である。第５図
は上記実施例に用いたキャラクタクロック形成回路の具
体的な回路構成を示す回路図である。第７図Ａ１第７図
ＢＸ第６図Ｃは、上記実施例における外部同期動作を説
明するだめのタイムチャートである。第７図Ａ１第７図
ＬＦ７図Ｃは上記実施例における外部同期動作の誤動作
状態を説明するための各タイムチャートである。第８図
Ａおよび第８図Ｂは、上記実施例における外部同期信号
のジンクによる悪影響を説明するための各タイムチャー
トである。第９図は上記実施例におけるＣＲＴＣの自走
動作状態と外部同期動作状態とを説明するためのタイム
チャートである。第１０図は上記実施例におけるＰＬＬ
回路およびメモリ回路の具体的な回路構成を示す回路図
である。第１１図Ａおよび第１１図Ｂは上記第１０図に
示した具体例の動作を説明するためのタイムチャートで
ある。 第１２図はインターレースモードのビデオデータを出力
するコンピュータシステムの一実施例を示すブロック図
である。 １・・・ ＣＰＵ ２・・・ ビデオＲＡＭ ５ ・・・ ＣＲＴＣ ７−＠彎 クロックジェネレータ １０・・・キャラクタクロクク形成回路２０・・・、同
期分離回路 ３０・・・ＰＬＬ回路 ４０・・・メモリ回路 １１１．１’＋２．１’１３，１１４，１１５，１１６
．１１７，１１８・・・Ｄ−フリップフロップ１２１．
１２２，１２３，１２４，１２５・・・ＮＯＲゲート １４１．１４２・・・フリップフロップ１５１．１５２
，１５３，１５４，１５５，１５６・・・ＮＡＮＤゲー
ト １６０．１７０・・・カウンタ回路 １６１．１６２，１６３，１７１，１１２・・・カウン
タ 特許出願人 ン二一株式会社 代理人 弁理士 小 池 見 回 日 村 榮 −手続補
正書（自発） 昭和５８年２月 ８日 特許庁長官 若 杉 和 夫 殿 １、事件の表示 昭和５７年 特許願第１８１８８］ 号２、発明の名称 事イ１との関係 特ｒ「出願人 性 所 東京部品用区北品用６丁目７番３５号氏名 （
２１８）ソニー株式会社 （名 称） 代表者 大 賀 典 雄４、
代理人 〒１０５ 自 発 全文訂正明細書 １発明の名称 表示タイミング制御回路 ２特許請求の範囲 （１） コンピュータシステムのシステムクロックに
同期した動作クロックにて動作される読出制御手段によ
り表示Ｙ−９を繰返し読出して出力するようにしたコン
ピュータシステムにおいて、上記読出制御手段にて正規
の走査周期よりも短い走査周期で表示データの読出しを
行ない、上記読出制御手段への動作クロックの供給を停
止して上記読出制御手段による７の読出 し動作の開始タイミングを外部同期信号に同期せしめる
手段を設けるとともに、上記表示孟ニククが上記システ
ムクロックに同期した書込みクロックにて書込まれると
ともに上記外部同期信号に同期した読出しクロックにて
読出されるメモリ手段を設けて成る表示タイミンク制御
回路。 （２）上記読出制御手段への動作クロックの供給を停・
止してから正規の走食周期に対応するタイミツクまての
時間ＴＡに該時開ＴＡよりも短い時間ＴＢを加えた時間
ＴＡ＋ＴＢ経過後に、上記動作りＤツクの供給を強制的
に再開するようにしたことを特徴とする特許請求の範囲
第１項に記載の表示タイミンク制御回路。 ３発明の詳細な説明 〔産業上の利用分野〕 本発明は、コンピュータにて与えられる各種の情報をＣ
ＲＴティスフツー装置にて表示するための表示タイミン
ク制御回路に関し、特に、外部同期信号に同期して表示
テークを出方する外部同期機能を備えた表示タイミング
制御回路に関する。 〔背景技術きその問題点〕 一般に、コンピュータ（以下、単にＣＰＵという。）に
て与えられる各種の情報を通常のテレビジョン受像機に
て画像表示する表示機能を備えたコンピュータシステム
では、１つの文字や図形をトノ１−・パターンにて表示
するようになっており、テレビジョン画面のラスク走査
位置に対応したアドレスを有するビデオＲＡＭを利用し
た所謂ヤ・上記Ｖ−ＲＡＭ方式を採用したコンピュータ
システムでは、第１図に一般的な構成を示しであるよう
に、ＣＰＵ１の使用効率の低下を防止するために、ビデ
オＲＡＭ２をセレクタ３，４を介してＣＰＵＩのバスと
表示データの読出制御手段々して広く知られている（、
ＲＴＣコントローラ（以下、単にＣＲＣＴという。）５
のバスに交互に接続しテ、上記ビデオＥ、ＡＭ２から読
出されるパラレルデータをパラレル・シリアル変換器（
以下、単にＰ ／ Ｓ変換器という。）６にてシリアル
データに変換して出力するようになっている。このよう
に、バスをマルチプレクスして使用する場合には、ＣＰ
Ｕ１のクロックｃＰＵｃに同期シテＣＴＩ、’Ｉ”Ｃ５
を動作させる必要があり、共通のクロソクジェネレーク
７にてＣＰＵ１、ビデオＲＡＭ２、セレクタ３，４、Ｃ
ＲＴＣ５やＰ／Ｓ変換変換器６動ニ動ロックが与えられ
る。 ここで、上記コンピュータシステムにおいて、１文字の
ドツト・パターンが４ｆ１．ｇ＋−ットで、１行８ライ
ンで２５行表示を行って、画面に８０文字の表示を行な
う場合に、システムクロツクヲ３２１６ＭＩＩＺのドツ
トりｏ ツクはＩＮＴ 、ＤＣにてＪ）ＵクロックＣＰ
Ｕ Ｃにて駆動され、ＣＲＴＣ５はＴ Ｍ ）Ｉ ｚ
＝ ２ Ｍ！−１ｚのキャラクタク岬ツクＩＮＴ、Ｃ
Ｃにて駆動される。 ２５ Ｋｌ−Ｔ ｚなる周波数ｆ＋＋の水平同期信号Ｉ
ＮＴ数Ｊ■の垂直同期信号ＩＮＴ、ＶＤとを出力する。 上記コンピュータシステムにおいては、例えば第２図に
示すように、ＣＰＵ１にて与えられる情報の表示テーク
が、ｌ水平走査期間ＩＨＩＮＴを６４μｓとした繰返し
周期で、水平周期タイミングから１２μｓ後に４０μｓ
の映像期間Ｔｖに亘っで出力される。ここで、ＮＴＳＣ
方式におけるｌ水平走査期間ＩＨｒＮｒは、およそ６３
５μｓであり、」二記コンピュータシステムにおける１
水平走査期間］Ｈｚｓｒと異なっている。すなわち、上
記ＣＲ，ＴＣ５にて得られる水平同期信号Ｉ Ｎ Ｔ
、 ＨＤおよび垂直同期信号ＩＮＴ、ＶＤは、標準テレ
ビジョン方式例えばＮＴＳＣ方式における水平同期信号
ＨＤＮＴＳＣと垂直同期信号Ｖ Ｄ ＮＴＳＣとは各周
波数が少しずれたものとなっている。上記周波数のすれ
はコンピュータシステム単独のテーク表示を行うには問
題にならないのであるが、例えば通常のテレビジョン信
号による画像とＣＰＵ１にて与えられた表示データによ
る画像とを重ね合ぜて表示するような場合に、テレビジ
ョン受像機側の同期がとれなくなり鮮明な画像表示を行
なうことができなくなってしまう。 〔発明の目的〕 そこで、本発明は、上述の如きコンピュータシステムに
おける問題点に鑑み、システム構成を変更することなく
、且つＣＰＵ系に悪影響を与えるこさなく、コンピュー
タシステムの表示データによる画像の外部同期を可能に
した新規な構成の表示タイミンク制御回路を提供するも
のである。 〔発明の概要〕 本発明は上述の目的を達成するためにコンピュータシス
テムのシステムクロックに同期した動作クロックにて動
作される読出制御手段により表示データを繰返し読出し
て出力するようにしたコンピュータシステムにおいて、
上記読出制御手段にて正規の走査周期よりも短い走査周
期で表示データの読出しを行ない、上記読出制御手段へ
の動作クロックの供給を停止して上記読出制御手段によ
る表示データの読出し動作の開始タイミングを外部同期
信号に同期せしめる手段を設けるとともに、上記表示デ
ータが上記システムクロックに同期した書込みクロック
にて書込才れるとともに上記外部同期信号に同期した読
出しクロックにて読出されるメモリ手段を設けて成る表
示タイミング制御回路を要旨とするものである。 〔実施例〕 以下、本発明の一実施例について図面に従い詳細に説明
する。 第３図のブロック図に基本的な構成を示す実施例は、本
発明を上述の第１図に示したシステム構成のコンピュー
タシステムに適用し、クロックジェネレータ７にて与え
られるシステムクロックに同期した内部同期モードの表
示データと、第１の信号入力端子７に供給される外部同
期信号ＥＸＴ 。 ５ｙｎｃ に同期した外部同期モードの表示データとを
選択的に出力できるようにしたものである。 この実施例において、第ｊの信号入力端子８には、外部
同期信号Ｅ Ｘ Ｔ −５ｙｎｃ としてＮ ｉ’
Ｓ Ｃ方式の複合テレビジョン信号が供給されている。 上記複合テレビジョン信号は第１の信号入力端子８から
同期分離回路２０に供給される。上記同期分離回路２０
は、上記複合テレビジョン信号中の水平同期信号Ｅ Ｘ
Ｔ 、 Ｉ−Ｉ Ｄおよび垂直同期信号ＥＸＴ 、Ｖ
Ｄを抜取り、各同期信号ＥＸＴ、ＨＤ。 ＥＸＴ 、ＶＤをキャラクタクロック形成回路１０に供
給するとともにデータセレクタ６ｏに供給している。上
記キャラクタクロック形成回路１０は、コンピュータシ
ステムのクロックジェネレータ７から内部同期したキャ
ラクタクロックＩＮＴ、ＣＣが供給されているとともに
、ＣＲＴＣ５から各同期信号ＩＮＴ 、ｌ−ＩＤ、ＩＮ
Ｔ 、ＶＤが供給されている。このキャラクタクロック
形成回路１０は、上記キャラクタクロックＩＮＴ、ＣＣ
および各同期信号ＩＮｉ”、１−ＩＤ、ＩＮＴ、ＶＤに
基づいて、後述する動作により外部同期モードのキャラ
クタクロックＥＸＴ、ＣＣを形成して、このキャラクタ
クロックＥＸＴ 、ＣＣを信号選択スイッチ５０を介し
て上記ＣＲＴＣ５に供給している。上記信号選択スイッ
チ５０は、第２の信号入力端子９に供給されるモード指
令信号ＭＣにより切換制御されており、内部同期モード
時には上記クロックジェネレータ７からのキャラクタク
ロックＩＮＴ。 ＣＣを上記ＣＲ，ＴＣ５に供給し、外部同期モード時に
は上記キャラクタクロック形成回路１０からのキャラク
タクロックＥＸＴ、ＣＣを上記ＣＲ，ＴＣ５に供給する
ようになっている。さらに、上記同期分離回路１０にて
得られる外部水平同期信号ｇ Ｘ Ｔ 、 Ｉ−Ｉ Ｄ
は、フェーズロックドループ回路（以下、単にＰＬＬ回
路という。）３０に供給されている。 上記ＰＬＬ回路３０は、上記外部水平同期信号ＥＸＴ
、ＨＤの位相に位相ロックした約］ ６ Ｍｌ（ｚのド
ツトクロックＥＸＴ 、ＤＣを形成し、このドツトクロ
ックＥＸＴ、ＤＣを読出しクロックとしてメモリ回路４
０に供給している。上記メモリ回路４０には、コンピュ
ータシステムのクロックジェネレータ７から内部同期し
た］ ６ Ｍｌ−１ｚのドツトクロックＩＮＴ 、ＤＣ
が書込みクロックとして供給されている。このメモリ回
路４０は、信号の書込み動作と読出し動作が非同期に行
ない得るＦ■ＦＯメモリ等から成り、コンピュータシス
テムのＰ／８変換器６から出力される表示テ−りが内部
同期した書込みクロックにて書込まれる。そして、上記
メモリ回路４０に書込まれた表示データがＰＬＬ回路３
０からの外部同期した読出しクロックにて読出される。 上記メモリ回路４ｏがら読出されると表示データは、デ
ータセレクタ６０に供給される。上記データセレクタ６
ｏは、第２の信号入力端子９に供給されるモート指定信
号Ｍ Ｃにて動作制御されており、内部同期モード時に
は、ＣＩも１゛Ｃ５からの各同期信号ＩＮＴ、ＨＤ、Ｉ
Ｎ１’ 、 Ｖ Ｉ）と１） ／ Ｓ変換器６からのビ
デオデークを出力し、外部同期モート時には同期分離回
路２０からの各同期信号ＥＸ’ｌ’ 、ＨＤ、ＥＸＴ
、ＶＤさメモリ回路４０からの表示データが出力される
。 ここで、上述の如き構成の実施例において、ＣＩｔ、
’ＩＩ” Ｃ５は、内部同期モードでは上述の第２図の
タイムチャ−１・に示した通常の動作を行ない、外部同
期モードでは第４図のタイムチャートに示すように上記
内部同期モードにおける水平走査期間１１−１１Ｎ１’
＋すなわち６４μｓよりも６μｓだけ短い５８μｓの水
平走査期間ｌ■］−，Ｎコ２となるようにプログラム設
定され、同様に垂直走査期間］ＶＩＮＴ２もＮＴＳＣ方
式における２ ６２．５ Ｈよりも少ない例えば２５４
Ｈになるようにプログラム設定される。なお、汎用の
ＣＲＴＣはプログラム機能を備えているので上述の如き
プログラムの設定変更をＣＰＵ１からプロクラムデータ
を与えることにより簡単に行なうことがてきる。 すなわち、上記ＣＲＴＣ５は、外部同期モートにおいて
はＮＴＳＣ方式における正規の水平同期信号ＨＤ ＮＴ
ＳＣすなわち外部水平同期信号ＥＸＴ 。 ＨＤよりも常に早めに水平同期信号Ｉ Ｎ Ｔ 、’
Ｉ−Ｉ Ｄ２を出力するようになっている。そして、こ
の実施例におけるキャラクタクロック形成回路１０は、
外部同期モードのときにクロックジェネレータ７からの
キャラクタクロックを信号選択スイ・ンチ５０を介して
上記ＣＲＴＣ５に次のように供給する。 すなわち、上記キャラクタクロック形成回路１０は、外
部水平同期信号ＥＸＴ、Ｉ（Ｄを検出すると上記クロッ
クジェネレータ７からのキャラクタクロックを上記Ｃ１
（、Ｔｅ３に供給し、このＣｌ、Ｔｅ３からの水平同期
信号Ｉ Ｎ Ｔ 、 Ｉ−Ｉ Ｄ２が出力されると、上
記ＣＲＴ Ｃ５へのキャラクタクロ゛ツクの供給を停止
し、さらに次の外部水平同期信号ＥＸ’Ｉ’ 、 ＨＤ
を検出すると再びキャラクタクロックの供給を開始する
。すなわち、上記ＣＲＴＣ５は、水平同期信号Ｉ Ｎ
Ｔ 、’ ＨＤ２の出力タイミンクから外部水平同期信
号ＥＸＴ、ｆ（Ｌ）の入力クイミンクまでの間、キャラ
クタクロ・ツクの供給が停止される。上記ＣＩ′！、
Ｔ Ｃ５は、キャラクタクロ・ツクの供給が停止される
と、その状態状態を維持し続ける。 この実施例では、外部水平同期信号ＥＸＴ 、 Ｈｌ）
よりも常に早めにＣＢ、 Ｔ Ｃ５から水平同期信号Ｉ
Ｎ Ｔ・Ｈ］） ２が出力されるので、上述の如くキ
ャラクタクロックの供給を単に停止するだけで、外部水
平同期信号ＥＸＴ、ＨＤに同期した水平同期信号ＩＮＴ
、ｌ−ＩＤ２を上記ＣＢ、 Ｔ Ｃ５から得ることが
できる。なお、垂直同期信号Ｉ Ｎ Ｔ 、 ＶＤ２に
ついても、外部垂直同期信号ＥＸＴ −ＶＤを検出する
までの間、キャラクタクロックの供給を停止することに
より、上記外部垂直同期信号ＥＸＴ、ＶＤに同期した垂
直同期信号Ｉ Ｎ’Ｔ 、 Ｖ Ｄ２をＣＲ，Ｔ Ｃ５
にて得ることができる。 上述のようにキャラクタクロック形成回路１０より信号
選択スイッチ５０を介して供給されるキャラクタクロッ
クＥＸＴ、ＣＣにて動作するＣＲＴＣ５は、上記内部同
期したキャラクタクロックＩＮＴ、ＣＣのクロック幅分
だけの誤差をもって外部同期した状態で表示データを出
力することができる。 上記ＣＲＴＣ５から出力される外部同期された表示デー
タは、Ｐ／Ｓ変換器６を介してメモリ回路４０に供給さ
れ、上記クロック幅分のジ゛ツタの補正処理が施こされ
る。すなわち、上記メモリ回路４０は、書込み動作と読
出し動作とが非同期に行ない得るｌｉ” Ｉ Ｆ Ｏメ
モリから成り、クロックジェネレータ７からのドツトク
ロックＩ ＮＴ 、 ＤＣにて上記表示データが書込ま
れ、ＰＬＬ回路３０からのドツトクロックＥＸＴ 、Ｄ
Ｃにより読出しが行なわれている。上記ＰＬＬ回路３０
ては、外部水平同期信号ＥＸＴ 、ＨＤの周波数ｆｌｌ
ＥＸ１’の１０２４倍の周波数を有するドツトクロ・
ツクＥＸＴ、ＤＣを形成して上記メモリ回路４０に供給
している。ここで、水平走査周波数ｆ ｈＥＸＴを１５
７３４ＫＨｚとすると、上記ＰＬＬ回路３０は、１６１
１２ ＭＨｚのドツトクロックＥＸＴ、ＤＣを形成し、
クロックジェネレータ７による１ ６ Ｍｌ−１ｚのｉ
・ソ）・クロック：ＩＮ’ｒ、Ｄｃに対し僅かに周波数
誤差をもっているが、この誤差はメモリ回路４０により
吸収することができる。また上記水平走査周波数ｆｈＩ
：ｘ１が変動しても、同様にメモリ回路４０にて吸収す
ることができる。 上記メモリ回路４０から読出される表示データは、第１
の信号入力端子８に供給される複合テレビジョン信号に
完全に同調したものとなる。 次に、上述の実施例におけるキャラクタクロック形成回
路１０の具体的な回路構成およびその動作について第５
図の回路図を用いてさらに詳細に説明する。 第５図において、第１の信号入力端子１０１には上述の
クロックジェネレータ７から２ＭＨｚのキャラクタクロ
ックＩＮＴ 、ＣＣが供給され、また、第２の信号入力
端子１０２には同じ＜４ＭＨｚのＣＩ） ＵクロックＣ
ＰＵＣが供給される。また、第３の信号入力端子１０３
には上述のＣＲＴ Ｃ５から水平同期信号ＩＮ’ｌ”、
ＨＤ２が供給され、第４の信号入力端子１０４には同じ
く垂直同期信号号入力端子１０５には同期分離回路２０
から外部水平同期信号ＥＸＴ、ＨＤが供給され、第６の
信号入力端子１０６には同じく外部垂直同期信号ＥＸＴ
、ＶＤが供給される。そして、上記第１の信号入力端
子１０１に供給されるキャラクタクロックＩＮＴ、ＣＣ
が第１および第２のＤ・フリ・ノブフロップ１１１，１
１２を介して外部同期モードのキャラクタクロックＥＸ
Ｔ、ＣＣとして信号出力端子１０９より出力されるよう
になっている。 ここで、上記同期分離回路２０は、その信号入力端子２
０１に外部同期信号として供給されるＮＴＳＣ方式の複
合テレビジョン信号について、第１の同期分離器２１０
にて複合同期信号ＣＯＭＰ、５ＹＮＣを抜き取り、さら
に、この複合同期信号中の垂直同期信号ＥＸＴ、ＶＤを
第２の同期分離器２２０にて抜き取るとともに、上記複
合同期信号中の等化パルスを第１および第２のモノステ
ーブルマルチバイブレーク２３１．２３２にて除去して
水平同期信号ＥＸＴ、ＨＤを形成するようになっている
。 そして、上記第１の信号入力端子１０１からキャラクタ
クロックがデータ入力として供給されている第１のＤ・
フリップフロップ１１１は、第３のＤ・フリップフロッ
プ１１３のＱ３出出力量がセット入力さして供給されて
おり、上記第３のＤ・フリップフロップ１１３のＱ３出
出力量の論理値に応じて次のような動作を行なうように
なっている。すなイっち、上記第１のＤ・フリップフロ
ップ１１１は、上記Ｑ３出出力量が論理ｒＯＪのときに
は、そのＱ】出力信号が論理「１」に固定され、上記Ｑ
３出出力量が論理Ｉｌｌのときには第１の信号入力端子
１０１から供給されるキャラクタクロックＩＮＴ、ＣＣ
に同期したＱ、出力信号を出力する。上記第ｊのＤ・フ
リップフロップ１１１のＱｌ出力信号は、第２のＤ・フ
リップフロップ１１２にデータ入力として供給されてい
る。 なお、上記第１および第２のＤ・フリップフロップ１１
１，１１２は、第２の信号入力端子１０２から４ＭＩ−
ＩｚのＣＰＵクロックＣＰＵＣがクロック入力として供
給されており、上記ＣＰＵクロックＣＰＵＣに同期した
動作を行なうようにしである。ただし、この実施例にお
いて、上記第１の信号入力端子１０１に供給されるキャ
ラクタクロックＩＮＴ、ＣＣは、上記ＣＰＵクロックＣ
Ｉ） Ｕ Ｃとともにクロックジェネレータ７にて形成
されたもので予じめシステムクロックに同期しているの
で、上記第１および第２のＤ・フリップフロップ１１１
．１１２のクロック入力として必すしも供給する必要は
ない。 そして、上記第２のＤ・フリップフロップ１１２は、上
記第３のＤ・フリップフロップ１１３のＱ３出出力量に
より動作制御された上記第１のり、フリップフロップ１
１１のＱユ出力信号をデータ入力として動作してそのＱ
２出力信号を外部同期モードのキャラクタクロックとし
て信号出力端子１０９から出力する。 また、上記第３のＤ・フリップフロップ１１３は、上記
第２のＤ・フリップフロップ１１２から出力されるキャ
ラクタクロックＥＸＴ、ＣＣにて動作する」二連のＣＲ
ＴＣ５による水平同期信号■Ｎ Ｔ、 ＩＩ Ｉ） ２
と垂直同期信号ＩＮＴ、ＶＤ２とが０１（、ゲート１２
１を介してクロック入力として供給されている。すなわ
ち、第３の信号入力端子１０３から水平同期信号ＥＸＴ
、ＨＤ２が上記ＯＲケ−１−１２１を介して上記第３の
Ｄ・フリップフロップ１１３に供給されている。才だ、
第４の信号入力端子１０４に供給される垂直同期信号Ｅ
Ｘｉ、” 、 Ｖ Ｄ２は、インパーク１３１を介して
フリップフロップ１４１にクロック入力として供給され
ており、このフリップフロップ１４１のＱ出力信号が上
記ＯＲゲート１２１を介して上記第３のＤ・フリップフ
ロップ１１３にクロック入力として供給されている。な
お、上記第３のＤ・フリップフロップ１１３のデータ入
力端子は接地されている３３さらに、上記第３のＤ・フ
リップフロップ１１３には、上述の同期分離回路２０に
て得られる各外部同期信号ＥＸＴ 、ＨＤ、ＥＸＴ 、
ＶＤがＮ０１１．ゲー１−１２２を介してセット入力と
して供給されている。すなイつち、第５の信号入力端子
１０５に供給される外部水平同期信号ＥＸＴ、ＨＤは、
ＡＮＤゲート１５１、ＯＲゲー＋−１２３、ＡＮＤゲー
ト１５２を介して上記Ｎ（ＪＲゲート１２２に供給され
ている。 また、第６の信号入力端子１０６に供給される外部垂直
同期信号ＥＸＴ 、ＶＤは、インバータ１３２、ＮＯＲ
ゲート１２４、ＡＮＤゲー１−１５３を介して上記ＮＯ
Ｒゲート１２２に供給されている。 上記第１ないし第３のＤ・フリップフロップ１１１．１
１２，１１３は、クロックジェネレータ７にて与えられ
る内部同期したキャラクタクロックＩＮＴ 、ＣＣを外
部同期させるためのもので、次のように動作する。 すなわち、第３のＤ・フリップフロップ１１３のＱ３出
出力量が論理「１」になっているとすると、第２のＤ・
フリップフロップ１１２から信号出力端子１０９を介し
て出力される千ヤラクククロソクＥＸＴ、ＣＣによりＣ
ＲＴ Ｃ５が動作し、上記ＣＲＴＣ５から水平同期信号
Ｉ Ｎ ｉ” 、 Ｉ−Ｉ Ｄ ２が出力されたときに
上記水平同期信号ＩＮＴ、ＨＤ２の立下りエツジにて第
３のＤ・フリップフロップ１１３がトリカーされて、Ｑ
３出出力量が論理「０」となる。上記Ｑ３出出力量が論
理「０」になると、第２のＤ・フリップフロップ１１２
は、第１の信号入力端子１０１からのキャラクタクロッ
クＩ Ｎ ｉ’ 、 ＣＣの立下りエツジのタイミング
でそのＱ２出出力量が論理「０」に固定される。従って
、上記Ｑ２出出力量がキャラクタクロックＥＸＴ、ＣＣ
として与えられているＣＲ，Ｔｅ３は、この動作状態の
ままで停止する。その後、第５の信号入力端子１０５か
らの外部水平同期信号ＥＸＴ、ＨＤによって上記第３の
Ｄ・フリップフロップ１１３がセットされ、Ｑ３出出力
量が論理ｒｌＪになると、上記第２のＤ・フリップフロ
ップ１１２は、再びキャラクタクロックＥＸＴ、ＣＣを
出力する。 また、ＣＩ（、Ｔｅ３から垂直同期信号ＩＮＴ’、Ｖ］
）２が出力されると、Ｄ・フリップフロップ１４１が上
記垂直同期信号Ｉ Ｎ Ｔ −Ｖ Ｄ２によりセットさ
れる。上記Ｄ・フリ・ンプフロ・ンプ１４１は、そのＱ
出力信号にて上記第３のＤ・フリ・ノブフロップ１１３
をトリガーしてＱ３出出力量を論理「０」にする。すな
わち、上記第２のＤ・フリ・ノプフ計ノブ１１２からの
キャラクタクロックＥＸＴ、ＣＣの出力を停止せしめる
。さらに、上記Ｄ・フリップフロップ１４１は、そのＱ
出力信号にて上記ＡＮＤゲート１５２のケート制御して
いるとともにそのＱ出力信号にて上記ＡＮＤゲート１５
３のゲート制御を行っており、上記（、ＲＴＣ５から垂
直同期信号Ｉ ＮＴ 、 ＶＤ２が出力されたときに上
記第２のＡＮＤゲート１５２を閉成して外部水平同期信
号ＥＸＴ 、ＨＤによる第３のＤ・フリップフロップ１
１３のセットを禁止するとともに、ＡＮＤゲート１５３
を開成して、外部垂直同期信号ＥＸＴ 、ＶＤにより上
記第３のＤ・フリップフロップ１１３をセットせしめる
ような制御動作を行なっている。 さらに、第５図に示す具体例において、第１の信号入力
端子１０１に供給されるキャラクタクロツクは、第１な
いし第３のカウンタ１６１，１６２，１６３を縦続接続
して成るカウンタ回路１６０にカウンタ回路として供給
されている。このカウンタ回路１６０は、上記第３のＤ
・フリップフロップ１１３のＱ３出出力量がクリア入力
とじて供給されており、上記第２のＤ・フリップフロッ
プ１１２から出力されるキャラクタクロックＥＸＴ、Ｃ
Ｃがある一定時間以上に亘って停止された場合に、上記
キャラクタクロックＢＸＴ、ＣＣを強ＦｌｒｌＪ的に再
び出力させる働きをする。 ずなわぢ、上記カウンタ回路１６０は、上記第３のＤ・
フリップフロップ１１３のＱ３出カ信号が論理「０」に
なると、カウント動作状態になり、上記第１の信号入力
端子１０１から供給されるキャラクタクロックＩＮＴ、
ＣＣをカウントし、ＣＲ，ＴＣ５からの水平同期信号Ｅ
Ｘ Ｔ 、 ＨＤｚに対して８μｓ以上に亘って上記
キャラクタクロックＥＸＴ 、ＣＣの出力が停止された
場合には上記ＮＯＲゲート１２３．ＡＮＤゲート１５２
、ＮＯＲゲート１２２を介して上記第３のＤ・フリップ
フカウンタ回路１６０は、ＣＲＴＣ５からの垂直同期信
号Ｉ Ｎ Ｔ 、 ＶＤ２ に対して、７６８ｐＳ以上
に亘ってキャラクタクロックのＥＸＴ、ＣＣ出力が停止
されると、ＮＡＮＤゲート１５４、ＯＲゲート１２５、
ＮＯＲゲート１２２を介して上記第３のＤ・フリップフ
ロップ１１３に七シト入力を供給する。 ココで、一般的なコンピュータシステムにおいてはダイ
ナミックＲＡＭのりフレッシュをヒデオＲ，ＡＭのＣＲ
，ＴＣにリフレッシュと兼用して行なうので、上記ＣＲ
ＴＣを長時間に亘って停止し続けるとダイナミックＲ，
ＡＭの内容が破壊されてしまう。従って、上記ＣＲ，Ｔ
Ｃは、一定時間以上に亘って停止させることができない
。そこて、上述の具体例では、７６８μｓ以上に亘って
Ｃｌ（、Ｔ Ｃ５の動作が停止されることがないように
しである。 また、外部水平同期信号ＥＸＴ 、ＶＤが第６図Ａに示
すように欠落していた場合に、キャラクタクロ・ツクＥ
ＸＴ、ＣＣの停止期間を制限しないと第６図Ｂに示すよ
うに次の水平同期信号まで停止して、１水平走査期間］
Ｈだけすれた同期状態になってしまう′。しかし、こ
の具体例のように、キャラクタクロックＥＸＴ、ＣＣの
停止期間を８μｓに制限すれば第６図Ｃに示すように、
ＩＨのずれを生ずることなく常に正規の同期状態を維持
することができる。 さらに、この具体例において、上記キャラクタクロック
の停止期間８μｓは、ＣＲＴＣ５からの水平同期信号Ｉ
ＮＴ、ＨＤ２が論理ｒ（ＩＪとなってから正規の水平同
期信号すなわち外部水平同期信号ＥＸＴ、ＨＤまでの時
間ＴＡを６μｓに設定し、上記正規の水平同期信号ＥＸ
Ｔ 、ＨＤからキャラクタクロックが強制的に出力され
るまでの時間ＴＢを２μｓに設定しである。すなわち、
ＣＲＴＣ５は正規の水平走査期間ＩＨＮＴＳＣよりも６
μｓだけ短かくセットされているので、正規の水平同期
信号ＥＸＴ、ＩＩＤよりも６μｓだけ早く水平同期信号
Ｉ Ｎ Ｔ 、 ＨＤ２が論理「０」になり、そして連
続して８μｓ経過しても外部水平同期信号ＥＸＴ 、Ｈ
Ｄが検出されないとキャラクタクロックＥＸＴ、ＣＣが
スタートするようになっている。 ここで、上記時間ＴＡ 、 ＴＢをそれぞれ例えば４μ
ｓに設定したとすると、第７図Ａに示すようにＣ几ＴＣ
５の水平同期信号Ｉ Ｎ ’１’ 、 Ｉ（Ｄは正規の
水平同期信号ＥＸＴ、ＨＤよりも４μｓだけ早く論理「
０」となり、キャラクタクロックＥＸＴ、ＣＣが停止さ
れる。そして、正規の水平同期信号ＥＸＴ、ＨＤが来る
べき時間よりも４μｓ経過しても外部水平同期信号ＥＸ
Ｔ 、ＨＤが検出されないと、キャラクタクロックＥＸ
Ｔ、ＣＣが強制的に出力され、５９．５μｓ後にＣｌ１
ｔＴＣ５から水平同期信号ＩＮＴ、’ＨＤが出力される
。上記ＣＲＴＣ５から出力される水平同期信号ＩＮＴ、
ＨＤは、外部水平同期信号ＥＸＴ、Ｉ（Ｄと計算上一致
する。 従って、上記外部水平同期信号ＥＸＴ 、ＨＤがジッタ
により僅かに変動してＣＲＴＣ５の水平同期信号ＩＮＴ
、ＨＤよりも遅れたとすると、第７図Ｂに示すように上
記水平同期信号ＥＸＴ、ＩＩＤのクイミンクで再び同期
動作が開始される。しかし、逆に外部水平同期信号ＥＸ
Ｔ、ｌ−ＩＤがＣ？ＲＴＣ５の水平同期信号ＩＮＴ、Ｈ
Ｄよりも早く発生ずると第７図Ｃに示すように再び同期
状態になるまで数Ｈ期間必要とし、しかもＩＨすれた同
期状態になってしまう。すなわち、外部水平同期信号Ｅ
ＸＴ、１−ＩＤのジッタによって安定した同期動作を行
なうことができなくなってしまう。また、上記時間ＴＡ
、ＴＢをＴ Ａ （Ｔ Ｂとなるように設定した場合に
は、常に上記第７図Ｃに示した同期状態となってしまい
、外部水平同期信号ＥＸＴ 、 ＨＤの僅かな乱れによ
り同期がはれてしまい、しかも再び同期したとしても１
（のずれを伴う結果になる。 従って、この具体例では、上述のように上記時間ＴＡ＜
ＴＢとなるように設定して、安定した同期動作を行ない
得るようにしである。なお、垂直同期信号についても上
述の水平同期信号と同様なことがいえる。 上述の如き同期動作により、通常のＮＴＳＣ方ことがで
きる。 さらに、上記第５図に示した具体例ではビデオテープレ
コーダ（以下、単にＶＴＲ，という。）により変速再生
を行って得られるビデオ信号のようにバーノイズを含ん
だ複合テレビジョン信号に対しても、有効に働き得るよ
うにしである。 すなわち、Ｖ’ｌ’Ｒの変速再生時には所謂バーノイズ
が画面の横方向に生じ、このときの信号は全くノイズ成
分でしかない。上記バーノイズは画面の上部と下部すな
わち垂直同期信号ＥＸＴ 、ＶＤの前後に定常的に発生
することが多い。これに対し、コンピュータシステムか
ら出力されるヒデ”オテータによる画像表示は、通常の
有効画面内で行なわれる。 そこで、この具体例では、第３の信号入力端子１０３に
供給されるＣＲＴＣ５からの水平同期信号Ｉ Ｎ Ｔ
、 ＨＤ２を第２のカウンタ回路１７０にてカウントし
て、上記ビデオデータによる画像の表示領域を検出し、
この表示領域以外では外部同期を外してＣＲＴＣ５の動
作を自走せしめるように制御する。 上記力・ジッタ回路１７０は、２個のカウンタ１７１．
１７２にて構成されており、上記第６の信号入力端子１
０６に供給される外部垂直同期信号ＥＸＴ 、ＶＤをセ
ット入力とするフリップフロップ１４２が論理「１」の
Ｑ出力信号、論理ｒ（ＩＪのＱ出力信号を出力すると、
カウンタ動作状態となる。そして、上記カウント回路１
７０の第１のカウンタ１７１はプリセットカウンタが用
いられている。上記第１のカウンタ１７１にプリセット
入力を供給する第４および第５のＤ・フリップフロップ
１１４，１１５のＱ４．Ｑ５の出力信号がともに論理「
０」であるとすると、上記第１のカウンタ１７１は、初
期値が１０」にプリセットされ、上記ＣＢ、Ｔ Ｃ５か
らの水平同期信号ＩＮＴ。 １］Ｄ２の立上りエツジをカウントする。そして、第２
のカウンタ１７２は３２Ｈ目に第６のＤ・フリップフロ
ップ１１６をトリガーしてそのＱ６出出力量により上記
ＡＮＤゲート１５１を開成せしめて外部水平同期信号Ｅ
ＸＴ、ＨＤの通過を許可する。さらに、上記第２のカウ
ンタ１７２は、ＮＡＮＤゲー１−１５５を介して２ ！
ｌ ５１−１目に上記第６のＤ・フリップフロップ１１
６をセットして上記ＡＮＤゲート１５１を閉成せしめ外
部水平同期信号ＥＸＴ、ＨＤの通過を禁止するとともに
、上記Ｄ・フリップフロップ１４２をリセットして上記
カウンタ回路１７０を初期状態に戻す。また、上記第６
のＤ・フリップフロップ１１６は、そのＱ６出出力量を
ＡＮＤゲート１５６に供給するとともに第７のＤ・フリ
ップフロップ１１７にデータ入力として供給している。 さらに、上記第６のＤ・フリップフロップ１１６はその
Ｑ６出出力量を第８のＤ・フリップフロップ１１８にク
ロック入力として供給している。そして、上記第７のＤ
・フリップフロップ１１７は、第５の信号入力端子１０
５から外部水平同期信号ＥＸＴ、ＨＤがクロック入力と
して供給されており、そのＱ７出出力量を上記ＡＮＤゲ
ート１５６に供給している。 才だ、上記第８のＤ・フリップフロップ１１８は、上記
外部水平同期信号ＥＸＴ 、ＨＤがデータ入力として供
給されており、そのＱ８出カ信号を」二記第４の１〕・
ノリツブフロップ１１４にクロック入力さして供給して
いる。 上記第６のＤ・フリップフロップ１１６は、上記フリッ
プフロップ１４２が外部垂直同期信号ＥＸＴ 、ＶＤよ
りセットされ、上記第２のカウンタ回路１７０にてＣｎ
１Ｔｃ５の水平同期信号■ＮＴ、 ｉ、、Ｉ Ｄの立上
りをカウントしている間、論理「１」のＱ６６出力信を
出力する。また、このとき第６のＤ・フリップフロップ
１１６のＱ６出カ信号は論理「０」となっている。 従ッテ、ＡＮＤＮＯゲート１は論理「ｏ」の出力をイン
バータ１３４を介して上記第３のＤ・フリップフロップ
１１３にリセット入力とじて供給している。 そして、上記第２のカウンタ回路１７０が３２Ｈ目をカ
ウントすると上記第６のＤ・フリップフロップ１１６の
Ｑ６６出力信が論理ｒＯＪになり、上記第６のＮＡＮＤ
ゲート１５６の出力が論理「ロソプ１１３は、上記ＡＮ
Ｄゲ〜１−１５６からの論理「１」の出力がインバータ
１３４を介してリセット入力として供給されるとともに
、上記ＡＮＤゲート１５２，１５２、ＮＯＲゲート１２
２’２介してカセット入力として供給されるので、リセ
ット端子は論理「０」、セント端子は論理「１」となり
、論理「０」のＱ３出カ信号を上記第１のＤ・フリップ
フロップ１１１にセット入カとして供給する。従って、
第２のＤ・フリップフロップ１１２によるキャラクタク
ロックＥＸＴ 、ＣＣの出力が停止し、ｃ几Ｔｃ５が停
止する。この状態で外部水平同期信号ＥＸ’［”、ＨＤ
が第７のＤ・フリップフロップ１１７にクロック入力と
じて供給されると、その立上りエツジにて上記第７のＤ
・フリップフロップ１１７のＱ７出カ信号が論理１−１
」となる。従って、上記ＡＮＤゲート１５６の出力は論
理ｒＯＪになり、上記第３のＤ・ノリツブフロップ１１
３がリセットされ、ＣＲＴＣ５の動作が開始される。す
なわち、この時点て上記Ｃ］、（、Ｔ Ｃ５からの水平
同期信号ＩＮＴ、ＨＤ２の立上りと外部水平同期信号Ｅ
ＸＴ、ＨＤの立上りがキャラクタクロックＥＸＴ、ＣＣ
のクロック幅内の誤差で同期され、上記ＣＲＴＣ５は、
外部垂直同期信号ｊＤＸＴ、ＶＤから数えて３２１−Ｉ
目から２５５Ｉ（目までの間に亘って外部同期した動作
を行ない、それ以外は上記外部同期信号ＥＸＴ、ＨＤ。 ＥＸＴ、ＶＩ）の影響を被むることなく、自走した動作
を行なう。 ここで、上記第２のカウンタ回路１７０により検出され
る３ ２１−１目のタイミングと上記外部水平同期信号
ＥＸＴ、ｆ（Ｌ）のタイミングとが第８図Ａに示すよう
に近づくと、上記ＡＮＤゲート１５６の出力が極めて細
いパルスになってしまい、上記外部水平同期信号ＥＸＴ
、ＨＤが第８図Ｂに示すようにジッタにより変動した
場合に同期の開始タイミングが一定にならす、±ＩＨだ
けずれてしまう虞れがある。 そこで、この具体例では、外部水平同期信号ＥｘＴ、ｔ
−ｔＤをデータ入力とする上記第８のＤ・フリップフロ
ップの９７出力信号にて第４のＤ・フリップフロップ１
１４をトリガーして、この第４のＤ・フリップフロップ
１１４の動作状態を反転せしめるようにしている。 すなわち、上述の説明では第４および第５のＤ・フリッ
プフロップ１１４，１１５の各Ｑ４．Ｑ５出力信号は論
理「０」に仮定していたが、上記第８のＤ・フリップフ
ロップ１１８のＱ８出方信号をクロック入力として上記
第４のＤ・フリップフロップ１１４に供給することによ
り、第４のＤ・フリップフロップ１１４のＱ４出カ信号
は論理「１」となる。従って、上記第２のカウンタ回路
１７０は、第１のカウンタ１７１が、初期値に「１」に
プリセットされるので、上記第６のＤ・フリップフロッ
プ１１６をＩＨだけ早＜トリカーすることになる。これ
により、外部水平同期信号ＥＸＴ、ｎＤ（！：ｃｎ、Ｔ
ｃ５の水平同期信号ｆ Ｎ ｉ” 、 ＨＤ２との差は
、２μｓ変化する。すなイっち、上記第６のＤ・フリッ
プフロップ１１６のＱ、Ｉ出力信号が論理「１」になる
タイミングが３２１−Ｉ目から３１１１目に変化するの
で、（ＪＴＣ５は正規の水平走査周期よりも２μｓだけ
長い周期で自走し、外部水平同期信号ＥＸＴ、）ＩＤと
の関係が２μｓだけ変化する。 そして、次のフィールドでも同様に外部水平同期信号Ｅ
ＸＴ、ｌ−ＩＤが論理「０」の状態で上記第４のＤ・フ
リップフロップ１１４がトリガーされると、再び上記第
４のＤ・フリップフロップ１１４が第８のＤ・フリップ
フロップ１１８のＱ８出力信号によりトリ力される。す
ると、上記第４のＤ・フリップフロップ１１４のＱ４出
力信号は論理「０」となり第５のＤ・フリップフロップ
１１５のＱ５出力信号が論理「１」となり、上記第２の
カウンタ回路１７０は３０ Ｈ目で上記第６のＤ・フリ
ップフロップ１１６を１−リガーする。上記第４および
第５のＤ・フリップフロップ１１４゜１１５は、２ｂ１
１のバイナリ−カウンタを構成しており、論理ＩＯ，０
」〜ｒ１．ｌＪ才での最大４ Ｉ−１変化することが可
能であり、３２Ｈ目から２９ Ｈ目まで同期開始タイミ
ングを変化させることＨＤに対しては２μｓＸ４＝ｇμ
ｓたけ変化可能で上記３２Ｈ目から２９Ｈ目までの間で
安定点が存在し、この安定点まで同期開始タイミンクを
変化して同期動作を行なうこＬができる。このようにし
て安定点から同期を開始すれば、外部水平同期信号ＥＸ
Ｔ、ＨＤがシックにより変動しても、第９図のタイムチ
ャートに示すように確実に外部同期をとることができる
。 なお、上記第４および第５のＤ・フリップフロップ１１
４，１１５に、さらに１ビット分のＤ・フリップフロッ
プを付加して、８進カウンクを構成し、その出力を上記
第１のカウンタ１７１のプリセット端子Ｃに供給すれば
３２１−１から２５１−Ｉの範囲で同期開始タイミンク
を変化させることができ、外部水平同期信号ＥＸＴ、Ｈ
ｊ〕の差が２μ５Ｘ８＝＋ ６μｓに変化し、よりジッ
タによる誤動作の虞れの少ない回路構成とすることがで
きる。 さらに、上述の実施例におけるＰＬＬ回路３゜およびメ
モリ回路４０の具体的な回路構成およびその動作につい
て第１０図の回路図を用いてさらに詳細に説明する。な
お、第１０図には、上述の１？ ／ Ｓ変換器６にてシ
リアルテークに変換された表示テークのうちの赤色Ｒ信
号についての信号処理部のみを示してあり、他の色Ｇ、
Ｂ信号については全く同じ回路を用いるので説明を省略
する。 第１０図において、第１の信号入力端子４０１には上述
の第５図に示した具体例における第３のＤ・フリップフ
ロップ１１３のＱ３出出力量が供給され、このＱ３出出
力量がメモリ回路４０の２個のＦ Ｉ Ｆ Ｏメモリ４
３１，４３２にクリア入力として供給されている。才だ
、第２の信号入力端子４０２には同じ上述の具体例にお
りる第２のＤ・フリップフロップ１１２のＱ２出出力分
が供給されており、このＱ２出出力分が上記２個のＦＩ
ＦＯメモリ４３１，４３２に書込みクロックとして供給
されている。さらに、第３の信号入力端子４０３には上
述のＰ／Ｓ変換器６からシリアルデーりのＲ信号が供給
されており、このＲ信号がシリアルパラレル８／Ｐ変換
器４１０にデータ入力として供給されている。また、第
４の信号入力端子４０４には上述のクロックジェネレー
タ７から回部同期した１６ＭＨｚのドツトクロックＩＮ
Ｔ、ＤＣが供給されており、このドツトクロックがＩＮ
Ｔ、ＤＣ上記Ｓ／Ｐ変換器４１０にクロック入力として
供給されている。そして、第５の信号入力端子３０１に
は上述の同期分離回路２０にて得られる外部水平同期信
号ｇｘＴ、ｎＤが供給されており、この外部水平同期信
号ＥＸＴ、ＩＩＤはＰＬＬ回路３０の位相比較器３１０
に供給されるとともに、Ｄ・フリップフロップ３５０に
リセット入力として供給されている。 上記Ｓ／Ｐ変換器４１０は、第３の信号人力舊１シ子４
０３を介して供給されるシリアルテークの１も信号をパ
ラレルデータに変換する。このＳ／Ｐ変換器４１０にて
パラレルデータに変換したＲ信号は、上記第２の信号入
力端子４０２に供給されるＱ２信号をクロックとして作
動するランチ回路４２０にてラッチされ１バイト毎に２
個のＦ■ＦＯメモリ４３１．４３２に書込まれる。 この具体例において、上記ＦＩＦＯメモリ４３１，４３
２は、それぞれ８バイトの記憶内容を有し、２個で１６
文字分のＲ信号を記憶できるようになっている。 上記メモリ回路４０を構成している各ＦＩＦＯメモリ４
３１．４３２には、上記Ｄ・フリップフロップ３５０の
Ｑ出力信号によりゲート制御されている第１のＮＡＮＤ
ゲート３６２を介してＰＬＬ回路３０のカウンタ回路３
４０から読出しクロックが供給されている。上記読出し
クロックに従って各Ｆ Ｉ Ｆ Ｏメモリ４３１，４３
２から読出されるパラレルデータのＲ信号は、Ｐ／Ｓ変
換器４４０を介してパラレルデータに変換され上述のデ
ータセレクク６０に供給される。 また、上記ＰＩ、ｌ、回路３０は、電圧制御型発振器Ｖ
ＣＯ３３０の発振出力をカウンタ回路３４０にて １゜
２４分周し、この分周出力を上記位相比較器３１０にて
外部水平同期信号ＥＸＴ、ＨＤと位相比較し、この位相
比較出力をローパスフィルタ３２０を介して上記ＶＣＯ
３３０に制御電圧と外部水平同期信号Ｅｘ’ｒ、ｔ−Ｈ
）の位相に固定された発振出力を得ている。従って、上
記外部水平同期信号ＥＸＴ、ＨＤの周波数／ｈＥＸＴを
１５．７３ ＫＨ２とすれば、上記ＶＣＯ３３０の発振
周波数は１６．１］４ＭＨｚとなる。このＶＣ１０３３
０（７，）発振出力が上記メモリ回路４０の８／Ｐ変換
器４４０にクロック入力として供給されている。さらに
、この具体例におけるＰＬＬ回路３０のカウンタ回路３
４０は、３個の４ｂｉｔ カウンタ３４１，３４２．
３４３を縦続接続して成る。そして、上記ＶＣ０３３０
の発振出力がクロック入力として供給されている第１の
カウンタ３４１は−し分周出力６ Ｑ ｒｏを第２のカウンタ３４２にクロック入力として
供給している。また、上記第１のカウンタ３４１は、そ
の−分周出力ＱＩＣをインバータ３６３を介して上記第
）ｏ）ＮＡＮＤケ−１−３６２に供給している。さらに
、上記第１のカウンタ３４１は、］
１ １そのｉ分周出力Ｑ ＩＡ 、
４分周出力ＱＩＢおよびｉ分周出力Ｑ＋ｃを第２のＮ’
ＡＮＤゲート３６１を介して上記メモリ回路４０のＰ／
Ｓ変換器４４０にロー１・入力として供給している。ま
た、上記第２の・フリップフロップ３５０にクロック入
力としてのカウンタ３４３にクロック入力として供給し
ている。そして、上記第３のカウンタ３４３は、そ３１
０に供給している。 この具体例の動作を示すタイムチャー１・を第１１図Ａ
および第１１図Ｂに示しである。 第１１図Ａは上記ＣＩＩ、ＴＣ５のクロ・ツクがスクー
トするときの動作を示しており、第１の信号入力端子４
０１に供給されるＱ３出力信号が論理「１」になって第
２の信号入力端子４０２にＱ２出力信号ずなわぢ内部同
期モードのキャラクタクロックＥＸ’ｒ 、ＣＣの反転
出力が供給されると、上記Ｑ２出力信号の立上りエツジ
を書込みクロックとして、各ＦＩＦＯメそり４３１．４
３２にラッチ回路４２０からＲ信号が書込まれる。上記
ＦＩＦＯメモ１Ｊ４３１，４３２への書込み動作は、コ
ンピュータシステムのクロンクジエネレータ７にて与え
られるシステムクロックに全て同期して行なわれる。 そして、上記Ｑ３出力信号が論理「１」となって約４μ
ｓ後にカウンタ回路３４０の第２のカウンタ３４２から
論理「１」のＱ２Ｃ出力信号がＤ・フリップフロップ３
５０にクロック入力として供給され、このＤ・フリップ
フロップ３５０のＱ出力信号により第１のＮＡＮＤゲ−
１−３６２が開成される。すると、上記カウンタ回路３
４０の第１のカウンタ３４１のＱＩＣ出力信号が上記第
１のＮＡＮＤゲート３６２を介して上記ＦＩＦＯメモリ
４３１．４３２に読出しクロックとして供給される。第
１１図Ｂは、このときの動作状態を示している。すなわ
ち、上記Ｆ Ｉ Ｉ” ０メモＩＪ ４３１ 、４３２
は、第１のＮＡＮＤゲート３６２を介して供給される読
出しクロックの立下り工・クジのタイミンクで信号の読
出しが行なわれる。そして、この］” Ｉ Ｆ Ｏメモ
リ４３１．４３２から読出されるＲ信号がＳ／Ｐ変換器
４４０にてシリアルデータに変換される。上記ＦＩＦＯ
メそり４３１．４３２の信号読出し動作は、ＰＬＬ回路
３０にて形成される外部同期した１６ＭＨｚのドツトク
ロックＥＸＴ、ＤＣのタイミングで全て行なわれる。 ここで、この実施例では、上述の如くコンピュータシス
テムからの表示データの外部同期をとるために、水平走
査期間ＩＩ（ＩＮＴが予め６μｓ短くなるように（、Ｒ
ＴＣ５をプログラム設定されており、従って、上記表示
データの映像期間Ｔｖも４μｓ早めに出力されるので、
上述の如く、ＦＩＦＯメモ１Ｊ４３１，４３２からの信
号の読出し動作を書込み動作よりも４μｓだけ遅らせて
いる。また、この具体例においてメモリ回路４０を構成
している２個のＦＩＦＯメモリ４３１，４３２は、それ
ぞれ８バイト分の記憶内容を有しているので、一方のメ
モリに８バイト分の表示データを書込んだ時点で、信号
の読出しを開示すればコンピュータシろテム側の内部ク
ロックと外部同期信号によのずれをＩＨ以内で最大±８
バイトまで吸収することができる。そして、１バイトの
Ｒ信号は０５μｓであるから、上述の具体例のように書
込み動作と読出し動作とを４μｓだけすらずことによっ
て、上記各クロックのずれを±４μｓの範囲に亘って上
記ＦＩＦＯメモリ４３１，４３２により吸収することが
できる。 なお、上述の実施例では、コンピュータシステム側の表
示データをインターレースさせていないが、例えば第１
２図に示すように、ＣＲＴＣ５から出力される各同期信
号Ｉ Ｎ’ｒ 、 Ｉ−ＩＤｚ 、 ＩＮＴ、ＶＤ２が
供給される第１のフィールド判別回路８１と、同期分離
回路２０にて得られる各外部同期信号Ｅ ＸＴ 、 Ｈ
Ｄ 、 ＥＸＴ 、 Ｖ Ｄカ供給すレル第２のフィー
ルド判別回路８２と、上記各判定回路８１．８２からの
判定出力を比較する比較回路８３とを設けることにより
、インターレースモードの表示データを外部同期させる
こともできる。 すなわち、上記比較回路８３は、各フィールド判別回路
ｓｉ、ｓｉによる判別結果が一致していない場合にキャ
ラクタクロック形成回路１０の垂直同期を一度外して、
次のフィールドで新たに同期をかけるように上記キャラ
クタクロック形成回路１０の動作制御を行なうことによ
り、インターレースモードで正しく外部同期をとること
ができる。 なお、本発明は上述の如きＮＴＳＣ方式のテレビジョン
信号として表示データを取扱う場合ばかりでなく、ＰＡ
Ｌ方式やＳｇＣＡＭ方式等の各方式に適合したＣＲＴＣ
を備えたコンピュータシステムにも適用できることは云
うまでもない。 〔発明の効果〕 上述の実施例の説明から明らかなように、本発明にヨレ
ば、コンピュータシステムから出力される表示データの
有効表示領域についてのみ上記表示データに外部同期を
かけるので、ＶＴＲにより変速再生を行って得られるバ
ーノズを含んだ複合テレビジョン信号に対しても、上記
有効表示領域内で確実に外部同期をかけることができ、
画像の重ね合せを行なうことが可能になる。 ４図面の簡単な説明 第１図はコンピュータシステムの一般的に構成を示すブ
ロック図である。第２図は上記コンピュータシステムに
おけるＣＲＴＣから読み出されるビデオデータのタイム
チャートである。 第３図は本発明を上記第１図に示したコンピュータシス
テムに適用した場合の一実施例の基本的な構成を示すブ
ロック図である。第４図は上記実施例の外部同期モード
における原理的な動作を示すブロック図である。第５図
は上記実施例に用いたキャラクタクロック形成回路の具
体的な回路構成を示す回路図である。第６図Ａ、第６図
Ｂ、第６図Ｃは、上記実施例における外部同期動作を説
明するためのタイムチャー１・である。第７図Ａ。 第７図Ｂ、第７図Ｃは上記実施例における外部同期動作
の誤動作状態を説明するための各タイムチャートである
。第８図Ａおよび第８図Ｂは、上記実施例における外部
同期信号のシックによる悪影響を説明するための各タイ
ムチャートである。第９図は上記実施例におけるＣ Ｒ
Ｔ Ｃの自走動作状態と外部同期動作状態とを説明する
ためのタイムチャーＩ・である。第１０図は上記実施例
におけるＩ） Ｌ Ｌ回路およびメモリ回路の具体的な
回路構成を示す回路図である。第１１図Ａおよび第１１
図Ｂは上記第１Ｏ図に示した具体例の動作を説明するた
めのタイムチャートである。 第１２図はインターレースモードのビデオデータを出力
するコンピュータシステムの一実施例を示すブロック図
である。 １・・・・・・・・・・・・・・・ ＣＩ） Ｕ２・・
・・・・・・・・・・・・・ ビデオＲＡＭ５・・・・
・・・・・・・・・・・ ＣＩ（、Ｔｅ３・・・・・・
・・・・・・・・・クロックジェネレータ１０・・・・
・・・・・・・・キャラクタクロック形成回路２０・・
・・・・・・・・・・同期分離回路３０・・・・・・・
・・・・・ ＰＬＬ回路４０・・・・・・・・・・・・
メモリ回路１６０．１７０・・・・・・カウンタ回路
１６１．１６２，１６３，１７１，１７２・・・カウン
タ６１４−
ロック図である。第２図は上記コンピュータシステムに
おけるＣＲＴＣから読み出されるビデオデータのタイム
チャートである。 第３図は本発明を上記第１図に示したコンピュータシス
テムに適用した場合の一実施例の基本的な構成を示すグ
ロック図である。第４図は上記実施例の外部同期モード
における原理的な動作を示すブロック図である。第５図
は上記実施例に用いたキャラクタクロック形成回路の具
体的な回路構成を示す回路図である。第７図Ａ１第７図
ＢＸ第６図Ｃは、上記実施例における外部同期動作を説
明するだめのタイムチャートである。第７図Ａ１第７図
ＬＦ７図Ｃは上記実施例における外部同期動作の誤動作
状態を説明するための各タイムチャートである。第８図
Ａおよび第８図Ｂは、上記実施例における外部同期信号
のジンクによる悪影響を説明するための各タイムチャー
トである。第９図は上記実施例におけるＣＲＴＣの自走
動作状態と外部同期動作状態とを説明するためのタイム
チャートである。第１０図は上記実施例におけるＰＬＬ
回路およびメモリ回路の具体的な回路構成を示す回路図
である。第１１図Ａおよび第１１図Ｂは上記第１０図に
示した具体例の動作を説明するためのタイムチャートで
ある。 第１２図はインターレースモードのビデオデータを出力
するコンピュータシステムの一実施例を示すブロック図
である。 １・・・ ＣＰＵ ２・・・ ビデオＲＡＭ ５ ・・・ ＣＲＴＣ ７−＠彎 クロックジェネレータ １０・・・キャラクタクロクク形成回路２０・・・、同
期分離回路 ３０・・・ＰＬＬ回路 ４０・・・メモリ回路 １１１．１’＋２．１’１３，１１４，１１５，１１６
．１１７，１１８・・・Ｄ−フリップフロップ１２１．
１２２，１２３，１２４，１２５・・・ＮＯＲゲート １４１．１４２・・・フリップフロップ１５１．１５２
，１５３，１５４，１５５，１５６・・・ＮＡＮＤゲー
ト １６０．１７０・・・カウンタ回路 １６１．１６２，１６３，１７１，１１２・・・カウン
タ 特許出願人 ン二一株式会社 代理人 弁理士 小 池 見 回 日 村 榮 −手続補
正書（自発） 昭和５８年２月 ８日 特許庁長官 若 杉 和 夫 殿 １、事件の表示 昭和５７年 特許願第１８１８８］ 号２、発明の名称 事イ１との関係 特ｒ「出願人 性 所 東京部品用区北品用６丁目７番３５号氏名 （
２１８）ソニー株式会社 （名 称） 代表者 大 賀 典 雄４、
代理人 〒１０５ 自 発 全文訂正明細書 １発明の名称 表示タイミング制御回路 ２特許請求の範囲 （１） コンピュータシステムのシステムクロックに
同期した動作クロックにて動作される読出制御手段によ
り表示Ｙ−９を繰返し読出して出力するようにしたコン
ピュータシステムにおいて、上記読出制御手段にて正規
の走査周期よりも短い走査周期で表示データの読出しを
行ない、上記読出制御手段への動作クロックの供給を停
止して上記読出制御手段による７の読出 し動作の開始タイミングを外部同期信号に同期せしめる
手段を設けるとともに、上記表示孟ニククが上記システ
ムクロックに同期した書込みクロックにて書込まれると
ともに上記外部同期信号に同期した読出しクロックにて
読出されるメモリ手段を設けて成る表示タイミンク制御
回路。 （２）上記読出制御手段への動作クロックの供給を停・
止してから正規の走食周期に対応するタイミツクまての
時間ＴＡに該時開ＴＡよりも短い時間ＴＢを加えた時間
ＴＡ＋ＴＢ経過後に、上記動作りＤツクの供給を強制的
に再開するようにしたことを特徴とする特許請求の範囲
第１項に記載の表示タイミンク制御回路。 ３発明の詳細な説明 〔産業上の利用分野〕 本発明は、コンピュータにて与えられる各種の情報をＣ
ＲＴティスフツー装置にて表示するための表示タイミン
ク制御回路に関し、特に、外部同期信号に同期して表示
テークを出方する外部同期機能を備えた表示タイミング
制御回路に関する。 〔背景技術きその問題点〕 一般に、コンピュータ（以下、単にＣＰＵという。）に
て与えられる各種の情報を通常のテレビジョン受像機に
て画像表示する表示機能を備えたコンピュータシステム
では、１つの文字や図形をトノ１−・パターンにて表示
するようになっており、テレビジョン画面のラスク走査
位置に対応したアドレスを有するビデオＲＡＭを利用し
た所謂ヤ・上記Ｖ−ＲＡＭ方式を採用したコンピュータ
システムでは、第１図に一般的な構成を示しであるよう
に、ＣＰＵ１の使用効率の低下を防止するために、ビデ
オＲＡＭ２をセレクタ３，４を介してＣＰＵＩのバスと
表示データの読出制御手段々して広く知られている（、
ＲＴＣコントローラ（以下、単にＣＲＣＴという。）５
のバスに交互に接続しテ、上記ビデオＥ、ＡＭ２から読
出されるパラレルデータをパラレル・シリアル変換器（
以下、単にＰ ／ Ｓ変換器という。）６にてシリアル
データに変換して出力するようになっている。このよう
に、バスをマルチプレクスして使用する場合には、ＣＰ
Ｕ１のクロックｃＰＵｃに同期シテＣＴＩ、’Ｉ”Ｃ５
を動作させる必要があり、共通のクロソクジェネレーク
７にてＣＰＵ１、ビデオＲＡＭ２、セレクタ３，４、Ｃ
ＲＴＣ５やＰ／Ｓ変換変換器６動ニ動ロックが与えられ
る。 ここで、上記コンピュータシステムにおいて、１文字の
ドツト・パターンが４ｆ１．ｇ＋−ットで、１行８ライ
ンで２５行表示を行って、画面に８０文字の表示を行な
う場合に、システムクロツクヲ３２１６ＭＩＩＺのドツ
トりｏ ツクはＩＮＴ 、ＤＣにてＪ）ＵクロックＣＰ
Ｕ Ｃにて駆動され、ＣＲＴＣ５はＴ Ｍ ）Ｉ ｚ
＝ ２ Ｍ！−１ｚのキャラクタク岬ツクＩＮＴ、Ｃ
Ｃにて駆動される。 ２５ Ｋｌ−Ｔ ｚなる周波数ｆ＋＋の水平同期信号Ｉ
ＮＴ数Ｊ■の垂直同期信号ＩＮＴ、ＶＤとを出力する。 上記コンピュータシステムにおいては、例えば第２図に
示すように、ＣＰＵ１にて与えられる情報の表示テーク
が、ｌ水平走査期間ＩＨＩＮＴを６４μｓとした繰返し
周期で、水平周期タイミングから１２μｓ後に４０μｓ
の映像期間Ｔｖに亘っで出力される。ここで、ＮＴＳＣ
方式におけるｌ水平走査期間ＩＨｒＮｒは、およそ６３
５μｓであり、」二記コンピュータシステムにおける１
水平走査期間］Ｈｚｓｒと異なっている。すなわち、上
記ＣＲ，ＴＣ５にて得られる水平同期信号Ｉ Ｎ Ｔ
、 ＨＤおよび垂直同期信号ＩＮＴ、ＶＤは、標準テレ
ビジョン方式例えばＮＴＳＣ方式における水平同期信号
ＨＤＮＴＳＣと垂直同期信号Ｖ Ｄ ＮＴＳＣとは各周
波数が少しずれたものとなっている。上記周波数のすれ
はコンピュータシステム単独のテーク表示を行うには問
題にならないのであるが、例えば通常のテレビジョン信
号による画像とＣＰＵ１にて与えられた表示データによ
る画像とを重ね合ぜて表示するような場合に、テレビジ
ョン受像機側の同期がとれなくなり鮮明な画像表示を行
なうことができなくなってしまう。 〔発明の目的〕 そこで、本発明は、上述の如きコンピュータシステムに
おける問題点に鑑み、システム構成を変更することなく
、且つＣＰＵ系に悪影響を与えるこさなく、コンピュー
タシステムの表示データによる画像の外部同期を可能に
した新規な構成の表示タイミンク制御回路を提供するも
のである。 〔発明の概要〕 本発明は上述の目的を達成するためにコンピュータシス
テムのシステムクロックに同期した動作クロックにて動
作される読出制御手段により表示データを繰返し読出し
て出力するようにしたコンピュータシステムにおいて、
上記読出制御手段にて正規の走査周期よりも短い走査周
期で表示データの読出しを行ない、上記読出制御手段へ
の動作クロックの供給を停止して上記読出制御手段によ
る表示データの読出し動作の開始タイミングを外部同期
信号に同期せしめる手段を設けるとともに、上記表示デ
ータが上記システムクロックに同期した書込みクロック
にて書込才れるとともに上記外部同期信号に同期した読
出しクロックにて読出されるメモリ手段を設けて成る表
示タイミング制御回路を要旨とするものである。 〔実施例〕 以下、本発明の一実施例について図面に従い詳細に説明
する。 第３図のブロック図に基本的な構成を示す実施例は、本
発明を上述の第１図に示したシステム構成のコンピュー
タシステムに適用し、クロックジェネレータ７にて与え
られるシステムクロックに同期した内部同期モードの表
示データと、第１の信号入力端子７に供給される外部同
期信号ＥＸＴ 。 ５ｙｎｃ に同期した外部同期モードの表示データとを
選択的に出力できるようにしたものである。 この実施例において、第ｊの信号入力端子８には、外部
同期信号Ｅ Ｘ Ｔ −５ｙｎｃ としてＮ ｉ’
Ｓ Ｃ方式の複合テレビジョン信号が供給されている。 上記複合テレビジョン信号は第１の信号入力端子８から
同期分離回路２０に供給される。上記同期分離回路２０
は、上記複合テレビジョン信号中の水平同期信号Ｅ Ｘ
Ｔ 、 Ｉ−Ｉ Ｄおよび垂直同期信号ＥＸＴ 、Ｖ
Ｄを抜取り、各同期信号ＥＸＴ、ＨＤ。 ＥＸＴ 、ＶＤをキャラクタクロック形成回路１０に供
給するとともにデータセレクタ６ｏに供給している。上
記キャラクタクロック形成回路１０は、コンピュータシ
ステムのクロックジェネレータ７から内部同期したキャ
ラクタクロックＩＮＴ、ＣＣが供給されているとともに
、ＣＲＴＣ５から各同期信号ＩＮＴ 、ｌ−ＩＤ、ＩＮ
Ｔ 、ＶＤが供給されている。このキャラクタクロック
形成回路１０は、上記キャラクタクロックＩＮＴ、ＣＣ
および各同期信号ＩＮｉ”、１−ＩＤ、ＩＮＴ、ＶＤに
基づいて、後述する動作により外部同期モードのキャラ
クタクロックＥＸＴ、ＣＣを形成して、このキャラクタ
クロックＥＸＴ 、ＣＣを信号選択スイッチ５０を介し
て上記ＣＲＴＣ５に供給している。上記信号選択スイッ
チ５０は、第２の信号入力端子９に供給されるモード指
令信号ＭＣにより切換制御されており、内部同期モード
時には上記クロックジェネレータ７からのキャラクタク
ロックＩＮＴ。 ＣＣを上記ＣＲ，ＴＣ５に供給し、外部同期モード時に
は上記キャラクタクロック形成回路１０からのキャラク
タクロックＥＸＴ、ＣＣを上記ＣＲ，ＴＣ５に供給する
ようになっている。さらに、上記同期分離回路１０にて
得られる外部水平同期信号ｇ Ｘ Ｔ 、 Ｉ−Ｉ Ｄ
は、フェーズロックドループ回路（以下、単にＰＬＬ回
路という。）３０に供給されている。 上記ＰＬＬ回路３０は、上記外部水平同期信号ＥＸＴ
、ＨＤの位相に位相ロックした約］ ６ Ｍｌ（ｚのド
ツトクロックＥＸＴ 、ＤＣを形成し、このドツトクロ
ックＥＸＴ、ＤＣを読出しクロックとしてメモリ回路４
０に供給している。上記メモリ回路４０には、コンピュ
ータシステムのクロックジェネレータ７から内部同期し
た］ ６ Ｍｌ−１ｚのドツトクロックＩＮＴ 、ＤＣ
が書込みクロックとして供給されている。このメモリ回
路４０は、信号の書込み動作と読出し動作が非同期に行
ない得るＦ■ＦＯメモリ等から成り、コンピュータシス
テムのＰ／８変換器６から出力される表示テ−りが内部
同期した書込みクロックにて書込まれる。そして、上記
メモリ回路４０に書込まれた表示データがＰＬＬ回路３
０からの外部同期した読出しクロックにて読出される。 上記メモリ回路４ｏがら読出されると表示データは、デ
ータセレクタ６０に供給される。上記データセレクタ６
ｏは、第２の信号入力端子９に供給されるモート指定信
号Ｍ Ｃにて動作制御されており、内部同期モード時に
は、ＣＩも１゛Ｃ５からの各同期信号ＩＮＴ、ＨＤ、Ｉ
Ｎ１’ 、 Ｖ Ｉ）と１） ／ Ｓ変換器６からのビ
デオデークを出力し、外部同期モート時には同期分離回
路２０からの各同期信号ＥＸ’ｌ’ 、ＨＤ、ＥＸＴ
、ＶＤさメモリ回路４０からの表示データが出力される
。 ここで、上述の如き構成の実施例において、ＣＩｔ、
’ＩＩ” Ｃ５は、内部同期モードでは上述の第２図の
タイムチャ−１・に示した通常の動作を行ない、外部同
期モードでは第４図のタイムチャートに示すように上記
内部同期モードにおける水平走査期間１１−１１Ｎ１’
＋すなわち６４μｓよりも６μｓだけ短い５８μｓの水
平走査期間ｌ■］−，Ｎコ２となるようにプログラム設
定され、同様に垂直走査期間］ＶＩＮＴ２もＮＴＳＣ方
式における２ ６２．５ Ｈよりも少ない例えば２５４
Ｈになるようにプログラム設定される。なお、汎用の
ＣＲＴＣはプログラム機能を備えているので上述の如き
プログラムの設定変更をＣＰＵ１からプロクラムデータ
を与えることにより簡単に行なうことがてきる。 すなわち、上記ＣＲＴＣ５は、外部同期モートにおいて
はＮＴＳＣ方式における正規の水平同期信号ＨＤ ＮＴ
ＳＣすなわち外部水平同期信号ＥＸＴ 。 ＨＤよりも常に早めに水平同期信号Ｉ Ｎ Ｔ 、’
Ｉ−Ｉ Ｄ２を出力するようになっている。そして、こ
の実施例におけるキャラクタクロック形成回路１０は、
外部同期モードのときにクロックジェネレータ７からの
キャラクタクロックを信号選択スイ・ンチ５０を介して
上記ＣＲＴＣ５に次のように供給する。 すなわち、上記キャラクタクロック形成回路１０は、外
部水平同期信号ＥＸＴ、Ｉ（Ｄを検出すると上記クロッ
クジェネレータ７からのキャラクタクロックを上記Ｃ１
（、Ｔｅ３に供給し、このＣｌ、Ｔｅ３からの水平同期
信号Ｉ Ｎ Ｔ 、 Ｉ−Ｉ Ｄ２が出力されると、上
記ＣＲＴ Ｃ５へのキャラクタクロ゛ツクの供給を停止
し、さらに次の外部水平同期信号ＥＸ’Ｉ’ 、 ＨＤ
を検出すると再びキャラクタクロックの供給を開始する
。すなわち、上記ＣＲＴＣ５は、水平同期信号Ｉ Ｎ
Ｔ 、’ ＨＤ２の出力タイミンクから外部水平同期信
号ＥＸＴ、ｆ（Ｌ）の入力クイミンクまでの間、キャラ
クタクロ・ツクの供給が停止される。上記ＣＩ′！、
Ｔ Ｃ５は、キャラクタクロ・ツクの供給が停止される
と、その状態状態を維持し続ける。 この実施例では、外部水平同期信号ＥＸＴ 、 Ｈｌ）
よりも常に早めにＣＢ、 Ｔ Ｃ５から水平同期信号Ｉ
Ｎ Ｔ・Ｈ］） ２が出力されるので、上述の如くキ
ャラクタクロックの供給を単に停止するだけで、外部水
平同期信号ＥＸＴ、ＨＤに同期した水平同期信号ＩＮＴ
、ｌ−ＩＤ２を上記ＣＢ、 Ｔ Ｃ５から得ることが
できる。なお、垂直同期信号Ｉ Ｎ Ｔ 、 ＶＤ２に
ついても、外部垂直同期信号ＥＸＴ −ＶＤを検出する
までの間、キャラクタクロックの供給を停止することに
より、上記外部垂直同期信号ＥＸＴ、ＶＤに同期した垂
直同期信号Ｉ Ｎ’Ｔ 、 Ｖ Ｄ２をＣＲ，Ｔ Ｃ５
にて得ることができる。 上述のようにキャラクタクロック形成回路１０より信号
選択スイッチ５０を介して供給されるキャラクタクロッ
クＥＸＴ、ＣＣにて動作するＣＲＴＣ５は、上記内部同
期したキャラクタクロックＩＮＴ、ＣＣのクロック幅分
だけの誤差をもって外部同期した状態で表示データを出
力することができる。 上記ＣＲＴＣ５から出力される外部同期された表示デー
タは、Ｐ／Ｓ変換器６を介してメモリ回路４０に供給さ
れ、上記クロック幅分のジ゛ツタの補正処理が施こされ
る。すなわち、上記メモリ回路４０は、書込み動作と読
出し動作とが非同期に行ない得るｌｉ” Ｉ Ｆ Ｏメ
モリから成り、クロックジェネレータ７からのドツトク
ロックＩ ＮＴ 、 ＤＣにて上記表示データが書込ま
れ、ＰＬＬ回路３０からのドツトクロックＥＸＴ 、Ｄ
Ｃにより読出しが行なわれている。上記ＰＬＬ回路３０
ては、外部水平同期信号ＥＸＴ 、ＨＤの周波数ｆｌｌ
ＥＸ１’の１０２４倍の周波数を有するドツトクロ・
ツクＥＸＴ、ＤＣを形成して上記メモリ回路４０に供給
している。ここで、水平走査周波数ｆ ｈＥＸＴを１５
７３４ＫＨｚとすると、上記ＰＬＬ回路３０は、１６１
１２ ＭＨｚのドツトクロックＥＸＴ、ＤＣを形成し、
クロックジェネレータ７による１ ６ Ｍｌ−１ｚのｉ
・ソ）・クロック：ＩＮ’ｒ、Ｄｃに対し僅かに周波数
誤差をもっているが、この誤差はメモリ回路４０により
吸収することができる。また上記水平走査周波数ｆｈＩ
：ｘ１が変動しても、同様にメモリ回路４０にて吸収す
ることができる。 上記メモリ回路４０から読出される表示データは、第１
の信号入力端子８に供給される複合テレビジョン信号に
完全に同調したものとなる。 次に、上述の実施例におけるキャラクタクロック形成回
路１０の具体的な回路構成およびその動作について第５
図の回路図を用いてさらに詳細に説明する。 第５図において、第１の信号入力端子１０１には上述の
クロックジェネレータ７から２ＭＨｚのキャラクタクロ
ックＩＮＴ 、ＣＣが供給され、また、第２の信号入力
端子１０２には同じ＜４ＭＨｚのＣＩ） ＵクロックＣ
ＰＵＣが供給される。また、第３の信号入力端子１０３
には上述のＣＲＴ Ｃ５から水平同期信号ＩＮ’ｌ”、
ＨＤ２が供給され、第４の信号入力端子１０４には同じ
く垂直同期信号号入力端子１０５には同期分離回路２０
から外部水平同期信号ＥＸＴ、ＨＤが供給され、第６の
信号入力端子１０６には同じく外部垂直同期信号ＥＸＴ
、ＶＤが供給される。そして、上記第１の信号入力端
子１０１に供給されるキャラクタクロックＩＮＴ、ＣＣ
が第１および第２のＤ・フリ・ノブフロップ１１１，１
１２を介して外部同期モードのキャラクタクロックＥＸ
Ｔ、ＣＣとして信号出力端子１０９より出力されるよう
になっている。 ここで、上記同期分離回路２０は、その信号入力端子２
０１に外部同期信号として供給されるＮＴＳＣ方式の複
合テレビジョン信号について、第１の同期分離器２１０
にて複合同期信号ＣＯＭＰ、５ＹＮＣを抜き取り、さら
に、この複合同期信号中の垂直同期信号ＥＸＴ、ＶＤを
第２の同期分離器２２０にて抜き取るとともに、上記複
合同期信号中の等化パルスを第１および第２のモノステ
ーブルマルチバイブレーク２３１．２３２にて除去して
水平同期信号ＥＸＴ、ＨＤを形成するようになっている
。 そして、上記第１の信号入力端子１０１からキャラクタ
クロックがデータ入力として供給されている第１のＤ・
フリップフロップ１１１は、第３のＤ・フリップフロッ
プ１１３のＱ３出出力量がセット入力さして供給されて
おり、上記第３のＤ・フリップフロップ１１３のＱ３出
出力量の論理値に応じて次のような動作を行なうように
なっている。すなイっち、上記第１のＤ・フリップフロ
ップ１１１は、上記Ｑ３出出力量が論理ｒＯＪのときに
は、そのＱ】出力信号が論理「１」に固定され、上記Ｑ
３出出力量が論理Ｉｌｌのときには第１の信号入力端子
１０１から供給されるキャラクタクロックＩＮＴ、ＣＣ
に同期したＱ、出力信号を出力する。上記第ｊのＤ・フ
リップフロップ１１１のＱｌ出力信号は、第２のＤ・フ
リップフロップ１１２にデータ入力として供給されてい
る。 なお、上記第１および第２のＤ・フリップフロップ１１
１，１１２は、第２の信号入力端子１０２から４ＭＩ−
ＩｚのＣＰＵクロックＣＰＵＣがクロック入力として供
給されており、上記ＣＰＵクロックＣＰＵＣに同期した
動作を行なうようにしである。ただし、この実施例にお
いて、上記第１の信号入力端子１０１に供給されるキャ
ラクタクロックＩＮＴ、ＣＣは、上記ＣＰＵクロックＣ
Ｉ） Ｕ Ｃとともにクロックジェネレータ７にて形成
されたもので予じめシステムクロックに同期しているの
で、上記第１および第２のＤ・フリップフロップ１１１
．１１２のクロック入力として必すしも供給する必要は
ない。 そして、上記第２のＤ・フリップフロップ１１２は、上
記第３のＤ・フリップフロップ１１３のＱ３出出力量に
より動作制御された上記第１のり、フリップフロップ１
１１のＱユ出力信号をデータ入力として動作してそのＱ
２出力信号を外部同期モードのキャラクタクロックとし
て信号出力端子１０９から出力する。 また、上記第３のＤ・フリップフロップ１１３は、上記
第２のＤ・フリップフロップ１１２から出力されるキャ
ラクタクロックＥＸＴ、ＣＣにて動作する」二連のＣＲ
ＴＣ５による水平同期信号■Ｎ Ｔ、 ＩＩ Ｉ） ２
と垂直同期信号ＩＮＴ、ＶＤ２とが０１（、ゲート１２
１を介してクロック入力として供給されている。すなわ
ち、第３の信号入力端子１０３から水平同期信号ＥＸＴ
、ＨＤ２が上記ＯＲケ−１−１２１を介して上記第３の
Ｄ・フリップフロップ１１３に供給されている。才だ、
第４の信号入力端子１０４に供給される垂直同期信号Ｅ
Ｘｉ、” 、 Ｖ Ｄ２は、インパーク１３１を介して
フリップフロップ１４１にクロック入力として供給され
ており、このフリップフロップ１４１のＱ出力信号が上
記ＯＲゲート１２１を介して上記第３のＤ・フリップフ
ロップ１１３にクロック入力として供給されている。な
お、上記第３のＤ・フリップフロップ１１３のデータ入
力端子は接地されている３３さらに、上記第３のＤ・フ
リップフロップ１１３には、上述の同期分離回路２０に
て得られる各外部同期信号ＥＸＴ 、ＨＤ、ＥＸＴ 、
ＶＤがＮ０１１．ゲー１−１２２を介してセット入力と
して供給されている。すなイつち、第５の信号入力端子
１０５に供給される外部水平同期信号ＥＸＴ、ＨＤは、
ＡＮＤゲート１５１、ＯＲゲー＋−１２３、ＡＮＤゲー
ト１５２を介して上記Ｎ（ＪＲゲート１２２に供給され
ている。 また、第６の信号入力端子１０６に供給される外部垂直
同期信号ＥＸＴ 、ＶＤは、インバータ１３２、ＮＯＲ
ゲート１２４、ＡＮＤゲー１−１５３を介して上記ＮＯ
Ｒゲート１２２に供給されている。 上記第１ないし第３のＤ・フリップフロップ１１１．１
１２，１１３は、クロックジェネレータ７にて与えられ
る内部同期したキャラクタクロックＩＮＴ 、ＣＣを外
部同期させるためのもので、次のように動作する。 すなわち、第３のＤ・フリップフロップ１１３のＱ３出
出力量が論理「１」になっているとすると、第２のＤ・
フリップフロップ１１２から信号出力端子１０９を介し
て出力される千ヤラクククロソクＥＸＴ、ＣＣによりＣ
ＲＴ Ｃ５が動作し、上記ＣＲＴＣ５から水平同期信号
Ｉ Ｎ ｉ” 、 Ｉ−Ｉ Ｄ ２が出力されたときに
上記水平同期信号ＩＮＴ、ＨＤ２の立下りエツジにて第
３のＤ・フリップフロップ１１３がトリカーされて、Ｑ
３出出力量が論理「０」となる。上記Ｑ３出出力量が論
理「０」になると、第２のＤ・フリップフロップ１１２
は、第１の信号入力端子１０１からのキャラクタクロッ
クＩ Ｎ ｉ’ 、 ＣＣの立下りエツジのタイミング
でそのＱ２出出力量が論理「０」に固定される。従って
、上記Ｑ２出出力量がキャラクタクロックＥＸＴ、ＣＣ
として与えられているＣＲ，Ｔｅ３は、この動作状態の
ままで停止する。その後、第５の信号入力端子１０５か
らの外部水平同期信号ＥＸＴ、ＨＤによって上記第３の
Ｄ・フリップフロップ１１３がセットされ、Ｑ３出出力
量が論理ｒｌＪになると、上記第２のＤ・フリップフロ
ップ１１２は、再びキャラクタクロックＥＸＴ、ＣＣを
出力する。 また、ＣＩ（、Ｔｅ３から垂直同期信号ＩＮＴ’、Ｖ］
）２が出力されると、Ｄ・フリップフロップ１４１が上
記垂直同期信号Ｉ Ｎ Ｔ −Ｖ Ｄ２によりセットさ
れる。上記Ｄ・フリ・ンプフロ・ンプ１４１は、そのＱ
出力信号にて上記第３のＤ・フリ・ノブフロップ１１３
をトリガーしてＱ３出出力量を論理「０」にする。すな
わち、上記第２のＤ・フリ・ノプフ計ノブ１１２からの
キャラクタクロックＥＸＴ、ＣＣの出力を停止せしめる
。さらに、上記Ｄ・フリップフロップ１４１は、そのＱ
出力信号にて上記ＡＮＤゲート１５２のケート制御して
いるとともにそのＱ出力信号にて上記ＡＮＤゲート１５
３のゲート制御を行っており、上記（、ＲＴＣ５から垂
直同期信号Ｉ ＮＴ 、 ＶＤ２が出力されたときに上
記第２のＡＮＤゲート１５２を閉成して外部水平同期信
号ＥＸＴ 、ＨＤによる第３のＤ・フリップフロップ１
１３のセットを禁止するとともに、ＡＮＤゲート１５３
を開成して、外部垂直同期信号ＥＸＴ 、ＶＤにより上
記第３のＤ・フリップフロップ１１３をセットせしめる
ような制御動作を行なっている。 さらに、第５図に示す具体例において、第１の信号入力
端子１０１に供給されるキャラクタクロツクは、第１な
いし第３のカウンタ１６１，１６２，１６３を縦続接続
して成るカウンタ回路１６０にカウンタ回路として供給
されている。このカウンタ回路１６０は、上記第３のＤ
・フリップフロップ１１３のＱ３出出力量がクリア入力
とじて供給されており、上記第２のＤ・フリップフロッ
プ１１２から出力されるキャラクタクロックＥＸＴ、Ｃ
Ｃがある一定時間以上に亘って停止された場合に、上記
キャラクタクロックＢＸＴ、ＣＣを強ＦｌｒｌＪ的に再
び出力させる働きをする。 ずなわぢ、上記カウンタ回路１６０は、上記第３のＤ・
フリップフロップ１１３のＱ３出カ信号が論理「０」に
なると、カウント動作状態になり、上記第１の信号入力
端子１０１から供給されるキャラクタクロックＩＮＴ、
ＣＣをカウントし、ＣＲ，ＴＣ５からの水平同期信号Ｅ
Ｘ Ｔ 、 ＨＤｚに対して８μｓ以上に亘って上記
キャラクタクロックＥＸＴ 、ＣＣの出力が停止された
場合には上記ＮＯＲゲート１２３．ＡＮＤゲート１５２
、ＮＯＲゲート１２２を介して上記第３のＤ・フリップ
フカウンタ回路１６０は、ＣＲＴＣ５からの垂直同期信
号Ｉ Ｎ Ｔ 、 ＶＤ２ に対して、７６８ｐＳ以上
に亘ってキャラクタクロックのＥＸＴ、ＣＣ出力が停止
されると、ＮＡＮＤゲート１５４、ＯＲゲート１２５、
ＮＯＲゲート１２２を介して上記第３のＤ・フリップフ
ロップ１１３に七シト入力を供給する。 ココで、一般的なコンピュータシステムにおいてはダイ
ナミックＲＡＭのりフレッシュをヒデオＲ，ＡＭのＣＲ
，ＴＣにリフレッシュと兼用して行なうので、上記ＣＲ
ＴＣを長時間に亘って停止し続けるとダイナミックＲ，
ＡＭの内容が破壊されてしまう。従って、上記ＣＲ，Ｔ
Ｃは、一定時間以上に亘って停止させることができない
。そこて、上述の具体例では、７６８μｓ以上に亘って
Ｃｌ（、Ｔ Ｃ５の動作が停止されることがないように
しである。 また、外部水平同期信号ＥＸＴ 、ＶＤが第６図Ａに示
すように欠落していた場合に、キャラクタクロ・ツクＥ
ＸＴ、ＣＣの停止期間を制限しないと第６図Ｂに示すよ
うに次の水平同期信号まで停止して、１水平走査期間］
Ｈだけすれた同期状態になってしまう′。しかし、こ
の具体例のように、キャラクタクロックＥＸＴ、ＣＣの
停止期間を８μｓに制限すれば第６図Ｃに示すように、
ＩＨのずれを生ずることなく常に正規の同期状態を維持
することができる。 さらに、この具体例において、上記キャラクタクロック
の停止期間８μｓは、ＣＲＴＣ５からの水平同期信号Ｉ
ＮＴ、ＨＤ２が論理ｒ（ＩＪとなってから正規の水平同
期信号すなわち外部水平同期信号ＥＸＴ、ＨＤまでの時
間ＴＡを６μｓに設定し、上記正規の水平同期信号ＥＸ
Ｔ 、ＨＤからキャラクタクロックが強制的に出力され
るまでの時間ＴＢを２μｓに設定しである。すなわち、
ＣＲＴＣ５は正規の水平走査期間ＩＨＮＴＳＣよりも６
μｓだけ短かくセットされているので、正規の水平同期
信号ＥＸＴ、ＩＩＤよりも６μｓだけ早く水平同期信号
Ｉ Ｎ Ｔ 、 ＨＤ２が論理「０」になり、そして連
続して８μｓ経過しても外部水平同期信号ＥＸＴ 、Ｈ
Ｄが検出されないとキャラクタクロックＥＸＴ、ＣＣが
スタートするようになっている。 ここで、上記時間ＴＡ 、 ＴＢをそれぞれ例えば４μ
ｓに設定したとすると、第７図Ａに示すようにＣ几ＴＣ
５の水平同期信号Ｉ Ｎ ’１’ 、 Ｉ（Ｄは正規の
水平同期信号ＥＸＴ、ＨＤよりも４μｓだけ早く論理「
０」となり、キャラクタクロックＥＸＴ、ＣＣが停止さ
れる。そして、正規の水平同期信号ＥＸＴ、ＨＤが来る
べき時間よりも４μｓ経過しても外部水平同期信号ＥＸ
Ｔ 、ＨＤが検出されないと、キャラクタクロックＥＸ
Ｔ、ＣＣが強制的に出力され、５９．５μｓ後にＣｌ１
ｔＴＣ５から水平同期信号ＩＮＴ、’ＨＤが出力される
。上記ＣＲＴＣ５から出力される水平同期信号ＩＮＴ、
ＨＤは、外部水平同期信号ＥＸＴ、Ｉ（Ｄと計算上一致
する。 従って、上記外部水平同期信号ＥＸＴ 、ＨＤがジッタ
により僅かに変動してＣＲＴＣ５の水平同期信号ＩＮＴ
、ＨＤよりも遅れたとすると、第７図Ｂに示すように上
記水平同期信号ＥＸＴ、ＩＩＤのクイミンクで再び同期
動作が開始される。しかし、逆に外部水平同期信号ＥＸ
Ｔ、ｌ−ＩＤがＣ？ＲＴＣ５の水平同期信号ＩＮＴ、Ｈ
Ｄよりも早く発生ずると第７図Ｃに示すように再び同期
状態になるまで数Ｈ期間必要とし、しかもＩＨすれた同
期状態になってしまう。すなわち、外部水平同期信号Ｅ
ＸＴ、１−ＩＤのジッタによって安定した同期動作を行
なうことができなくなってしまう。また、上記時間ＴＡ
、ＴＢをＴ Ａ （Ｔ Ｂとなるように設定した場合に
は、常に上記第７図Ｃに示した同期状態となってしまい
、外部水平同期信号ＥＸＴ 、 ＨＤの僅かな乱れによ
り同期がはれてしまい、しかも再び同期したとしても１
（のずれを伴う結果になる。 従って、この具体例では、上述のように上記時間ＴＡ＜
ＴＢとなるように設定して、安定した同期動作を行ない
得るようにしである。なお、垂直同期信号についても上
述の水平同期信号と同様なことがいえる。 上述の如き同期動作により、通常のＮＴＳＣ方ことがで
きる。 さらに、上記第５図に示した具体例ではビデオテープレ
コーダ（以下、単にＶＴＲ，という。）により変速再生
を行って得られるビデオ信号のようにバーノイズを含ん
だ複合テレビジョン信号に対しても、有効に働き得るよ
うにしである。 すなわち、Ｖ’ｌ’Ｒの変速再生時には所謂バーノイズ
が画面の横方向に生じ、このときの信号は全くノイズ成
分でしかない。上記バーノイズは画面の上部と下部すな
わち垂直同期信号ＥＸＴ 、ＶＤの前後に定常的に発生
することが多い。これに対し、コンピュータシステムか
ら出力されるヒデ”オテータによる画像表示は、通常の
有効画面内で行なわれる。 そこで、この具体例では、第３の信号入力端子１０３に
供給されるＣＲＴＣ５からの水平同期信号Ｉ Ｎ Ｔ
、 ＨＤ２を第２のカウンタ回路１７０にてカウントし
て、上記ビデオデータによる画像の表示領域を検出し、
この表示領域以外では外部同期を外してＣＲＴＣ５の動
作を自走せしめるように制御する。 上記力・ジッタ回路１７０は、２個のカウンタ１７１．
１７２にて構成されており、上記第６の信号入力端子１
０６に供給される外部垂直同期信号ＥＸＴ 、ＶＤをセ
ット入力とするフリップフロップ１４２が論理「１」の
Ｑ出力信号、論理ｒ（ＩＪのＱ出力信号を出力すると、
カウンタ動作状態となる。そして、上記カウント回路１
７０の第１のカウンタ１７１はプリセットカウンタが用
いられている。上記第１のカウンタ１７１にプリセット
入力を供給する第４および第５のＤ・フリップフロップ
１１４，１１５のＱ４．Ｑ５の出力信号がともに論理「
０」であるとすると、上記第１のカウンタ１７１は、初
期値が１０」にプリセットされ、上記ＣＢ、Ｔ Ｃ５か
らの水平同期信号ＩＮＴ。 １］Ｄ２の立上りエツジをカウントする。そして、第２
のカウンタ１７２は３２Ｈ目に第６のＤ・フリップフロ
ップ１１６をトリガーしてそのＱ６出出力量により上記
ＡＮＤゲート１５１を開成せしめて外部水平同期信号Ｅ
ＸＴ、ＨＤの通過を許可する。さらに、上記第２のカウ
ンタ１７２は、ＮＡＮＤゲー１−１５５を介して２ ！
ｌ ５１−１目に上記第６のＤ・フリップフロップ１１
６をセットして上記ＡＮＤゲート１５１を閉成せしめ外
部水平同期信号ＥＸＴ、ＨＤの通過を禁止するとともに
、上記Ｄ・フリップフロップ１４２をリセットして上記
カウンタ回路１７０を初期状態に戻す。また、上記第６
のＤ・フリップフロップ１１６は、そのＱ６出出力量を
ＡＮＤゲート１５６に供給するとともに第７のＤ・フリ
ップフロップ１１７にデータ入力として供給している。 さらに、上記第６のＤ・フリップフロップ１１６はその
Ｑ６出出力量を第８のＤ・フリップフロップ１１８にク
ロック入力として供給している。そして、上記第７のＤ
・フリップフロップ１１７は、第５の信号入力端子１０
５から外部水平同期信号ＥＸＴ、ＨＤがクロック入力と
して供給されており、そのＱ７出出力量を上記ＡＮＤゲ
ート１５６に供給している。 才だ、上記第８のＤ・フリップフロップ１１８は、上記
外部水平同期信号ＥＸＴ 、ＨＤがデータ入力として供
給されており、そのＱ８出カ信号を」二記第４の１〕・
ノリツブフロップ１１４にクロック入力さして供給して
いる。 上記第６のＤ・フリップフロップ１１６は、上記フリッ
プフロップ１４２が外部垂直同期信号ＥＸＴ 、ＶＤよ
りセットされ、上記第２のカウンタ回路１７０にてＣｎ
１Ｔｃ５の水平同期信号■ＮＴ、 ｉ、、Ｉ Ｄの立上
りをカウントしている間、論理「１」のＱ６６出力信を
出力する。また、このとき第６のＤ・フリップフロップ
１１６のＱ６出カ信号は論理「０」となっている。 従ッテ、ＡＮＤＮＯゲート１は論理「ｏ」の出力をイン
バータ１３４を介して上記第３のＤ・フリップフロップ
１１３にリセット入力とじて供給している。 そして、上記第２のカウンタ回路１７０が３２Ｈ目をカ
ウントすると上記第６のＤ・フリップフロップ１１６の
Ｑ６６出力信が論理ｒＯＪになり、上記第６のＮＡＮＤ
ゲート１５６の出力が論理「ロソプ１１３は、上記ＡＮ
Ｄゲ〜１−１５６からの論理「１」の出力がインバータ
１３４を介してリセット入力として供給されるとともに
、上記ＡＮＤゲート１５２，１５２、ＮＯＲゲート１２
２’２介してカセット入力として供給されるので、リセ
ット端子は論理「０」、セント端子は論理「１」となり
、論理「０」のＱ３出カ信号を上記第１のＤ・フリップ
フロップ１１１にセット入カとして供給する。従って、
第２のＤ・フリップフロップ１１２によるキャラクタク
ロックＥＸＴ 、ＣＣの出力が停止し、ｃ几Ｔｃ５が停
止する。この状態で外部水平同期信号ＥＸ’［”、ＨＤ
が第７のＤ・フリップフロップ１１７にクロック入力と
じて供給されると、その立上りエツジにて上記第７のＤ
・フリップフロップ１１７のＱ７出カ信号が論理１−１
」となる。従って、上記ＡＮＤゲート１５６の出力は論
理ｒＯＪになり、上記第３のＤ・ノリツブフロップ１１
３がリセットされ、ＣＲＴＣ５の動作が開始される。す
なわち、この時点て上記Ｃ］、（、Ｔ Ｃ５からの水平
同期信号ＩＮＴ、ＨＤ２の立上りと外部水平同期信号Ｅ
ＸＴ、ＨＤの立上りがキャラクタクロックＥＸＴ、ＣＣ
のクロック幅内の誤差で同期され、上記ＣＲＴＣ５は、
外部垂直同期信号ｊＤＸＴ、ＶＤから数えて３２１−Ｉ
目から２５５Ｉ（目までの間に亘って外部同期した動作
を行ない、それ以外は上記外部同期信号ＥＸＴ、ＨＤ。 ＥＸＴ、ＶＩ）の影響を被むることなく、自走した動作
を行なう。 ここで、上記第２のカウンタ回路１７０により検出され
る３ ２１−１目のタイミングと上記外部水平同期信号
ＥＸＴ、ｆ（Ｌ）のタイミングとが第８図Ａに示すよう
に近づくと、上記ＡＮＤゲート１５６の出力が極めて細
いパルスになってしまい、上記外部水平同期信号ＥＸＴ
、ＨＤが第８図Ｂに示すようにジッタにより変動した
場合に同期の開始タイミングが一定にならす、±ＩＨだ
けずれてしまう虞れがある。 そこで、この具体例では、外部水平同期信号ＥｘＴ、ｔ
−ｔＤをデータ入力とする上記第８のＤ・フリップフロ
ップの９７出力信号にて第４のＤ・フリップフロップ１
１４をトリガーして、この第４のＤ・フリップフロップ
１１４の動作状態を反転せしめるようにしている。 すなわち、上述の説明では第４および第５のＤ・フリッ
プフロップ１１４，１１５の各Ｑ４．Ｑ５出力信号は論
理「０」に仮定していたが、上記第８のＤ・フリップフ
ロップ１１８のＱ８出方信号をクロック入力として上記
第４のＤ・フリップフロップ１１４に供給することによ
り、第４のＤ・フリップフロップ１１４のＱ４出カ信号
は論理「１」となる。従って、上記第２のカウンタ回路
１７０は、第１のカウンタ１７１が、初期値に「１」に
プリセットされるので、上記第６のＤ・フリップフロッ
プ１１６をＩＨだけ早＜トリカーすることになる。これ
により、外部水平同期信号ＥＸＴ、ｎＤ（！：ｃｎ、Ｔ
ｃ５の水平同期信号ｆ Ｎ ｉ” 、 ＨＤ２との差は
、２μｓ変化する。すなイっち、上記第６のＤ・フリッ
プフロップ１１６のＱ、Ｉ出力信号が論理「１」になる
タイミングが３２１−Ｉ目から３１１１目に変化するの
で、（ＪＴＣ５は正規の水平走査周期よりも２μｓだけ
長い周期で自走し、外部水平同期信号ＥＸＴ、）ＩＤと
の関係が２μｓだけ変化する。 そして、次のフィールドでも同様に外部水平同期信号Ｅ
ＸＴ、ｌ−ＩＤが論理「０」の状態で上記第４のＤ・フ
リップフロップ１１４がトリガーされると、再び上記第
４のＤ・フリップフロップ１１４が第８のＤ・フリップ
フロップ１１８のＱ８出力信号によりトリ力される。す
ると、上記第４のＤ・フリップフロップ１１４のＱ４出
力信号は論理「０」となり第５のＤ・フリップフロップ
１１５のＱ５出力信号が論理「１」となり、上記第２の
カウンタ回路１７０は３０ Ｈ目で上記第６のＤ・フリ
ップフロップ１１６を１−リガーする。上記第４および
第５のＤ・フリップフロップ１１４゜１１５は、２ｂ１
１のバイナリ−カウンタを構成しており、論理ＩＯ，０
」〜ｒ１．ｌＪ才での最大４ Ｉ−１変化することが可
能であり、３２Ｈ目から２９ Ｈ目まで同期開始タイミ
ングを変化させることＨＤに対しては２μｓＸ４＝ｇμ
ｓたけ変化可能で上記３２Ｈ目から２９Ｈ目までの間で
安定点が存在し、この安定点まで同期開始タイミンクを
変化して同期動作を行なうこＬができる。このようにし
て安定点から同期を開始すれば、外部水平同期信号ＥＸ
Ｔ、ＨＤがシックにより変動しても、第９図のタイムチ
ャートに示すように確実に外部同期をとることができる
。 なお、上記第４および第５のＤ・フリップフロップ１１
４，１１５に、さらに１ビット分のＤ・フリップフロッ
プを付加して、８進カウンクを構成し、その出力を上記
第１のカウンタ１７１のプリセット端子Ｃに供給すれば
３２１−１から２５１−Ｉの範囲で同期開始タイミンク
を変化させることができ、外部水平同期信号ＥＸＴ、Ｈ
ｊ〕の差が２μ５Ｘ８＝＋ ６μｓに変化し、よりジッ
タによる誤動作の虞れの少ない回路構成とすることがで
きる。 さらに、上述の実施例におけるＰＬＬ回路３゜およびメ
モリ回路４０の具体的な回路構成およびその動作につい
て第１０図の回路図を用いてさらに詳細に説明する。な
お、第１０図には、上述の１？ ／ Ｓ変換器６にてシ
リアルテークに変換された表示テークのうちの赤色Ｒ信
号についての信号処理部のみを示してあり、他の色Ｇ、
Ｂ信号については全く同じ回路を用いるので説明を省略
する。 第１０図において、第１の信号入力端子４０１には上述
の第５図に示した具体例における第３のＤ・フリップフ
ロップ１１３のＱ３出出力量が供給され、このＱ３出出
力量がメモリ回路４０の２個のＦ Ｉ Ｆ Ｏメモリ４
３１，４３２にクリア入力として供給されている。才だ
、第２の信号入力端子４０２には同じ上述の具体例にお
りる第２のＤ・フリップフロップ１１２のＱ２出出力分
が供給されており、このＱ２出出力分が上記２個のＦＩ
ＦＯメモリ４３１，４３２に書込みクロックとして供給
されている。さらに、第３の信号入力端子４０３には上
述のＰ／Ｓ変換器６からシリアルデーりのＲ信号が供給
されており、このＲ信号がシリアルパラレル８／Ｐ変換
器４１０にデータ入力として供給されている。また、第
４の信号入力端子４０４には上述のクロックジェネレー
タ７から回部同期した１６ＭＨｚのドツトクロックＩＮ
Ｔ、ＤＣが供給されており、このドツトクロックがＩＮ
Ｔ、ＤＣ上記Ｓ／Ｐ変換器４１０にクロック入力として
供給されている。そして、第５の信号入力端子３０１に
は上述の同期分離回路２０にて得られる外部水平同期信
号ｇｘＴ、ｎＤが供給されており、この外部水平同期信
号ＥＸＴ、ＩＩＤはＰＬＬ回路３０の位相比較器３１０
に供給されるとともに、Ｄ・フリップフロップ３５０に
リセット入力として供給されている。 上記Ｓ／Ｐ変換器４１０は、第３の信号人力舊１シ子４
０３を介して供給されるシリアルテークの１も信号をパ
ラレルデータに変換する。このＳ／Ｐ変換器４１０にて
パラレルデータに変換したＲ信号は、上記第２の信号入
力端子４０２に供給されるＱ２信号をクロックとして作
動するランチ回路４２０にてラッチされ１バイト毎に２
個のＦ■ＦＯメモリ４３１．４３２に書込まれる。 この具体例において、上記ＦＩＦＯメモリ４３１，４３
２は、それぞれ８バイトの記憶内容を有し、２個で１６
文字分のＲ信号を記憶できるようになっている。 上記メモリ回路４０を構成している各ＦＩＦＯメモリ４
３１．４３２には、上記Ｄ・フリップフロップ３５０の
Ｑ出力信号によりゲート制御されている第１のＮＡＮＤ
ゲート３６２を介してＰＬＬ回路３０のカウンタ回路３
４０から読出しクロックが供給されている。上記読出し
クロックに従って各Ｆ Ｉ Ｆ Ｏメモリ４３１，４３
２から読出されるパラレルデータのＲ信号は、Ｐ／Ｓ変
換器４４０を介してパラレルデータに変換され上述のデ
ータセレクク６０に供給される。 また、上記ＰＩ、ｌ、回路３０は、電圧制御型発振器Ｖ
ＣＯ３３０の発振出力をカウンタ回路３４０にて １゜
２４分周し、この分周出力を上記位相比較器３１０にて
外部水平同期信号ＥＸＴ、ＨＤと位相比較し、この位相
比較出力をローパスフィルタ３２０を介して上記ＶＣＯ
３３０に制御電圧と外部水平同期信号Ｅｘ’ｒ、ｔ−Ｈ
）の位相に固定された発振出力を得ている。従って、上
記外部水平同期信号ＥＸＴ、ＨＤの周波数／ｈＥＸＴを
１５．７３ ＫＨ２とすれば、上記ＶＣＯ３３０の発振
周波数は１６．１］４ＭＨｚとなる。このＶＣ１０３３
０（７，）発振出力が上記メモリ回路４０の８／Ｐ変換
器４４０にクロック入力として供給されている。さらに
、この具体例におけるＰＬＬ回路３０のカウンタ回路３
４０は、３個の４ｂｉｔ カウンタ３４１，３４２．
３４３を縦続接続して成る。そして、上記ＶＣ０３３０
の発振出力がクロック入力として供給されている第１の
カウンタ３４１は−し分周出力６ Ｑ ｒｏを第２のカウンタ３４２にクロック入力として
供給している。また、上記第１のカウンタ３４１は、そ
の−分周出力ＱＩＣをインバータ３６３を介して上記第
）ｏ）ＮＡＮＤケ−１−３６２に供給している。さらに
、上記第１のカウンタ３４１は、］
１ １そのｉ分周出力Ｑ ＩＡ 、
４分周出力ＱＩＢおよびｉ分周出力Ｑ＋ｃを第２のＮ’
ＡＮＤゲート３６１を介して上記メモリ回路４０のＰ／
Ｓ変換器４４０にロー１・入力として供給している。ま
た、上記第２の・フリップフロップ３５０にクロック入
力としてのカウンタ３４３にクロック入力として供給し
ている。そして、上記第３のカウンタ３４３は、そ３１
０に供給している。 この具体例の動作を示すタイムチャー１・を第１１図Ａ
および第１１図Ｂに示しである。 第１１図Ａは上記ＣＩＩ、ＴＣ５のクロ・ツクがスクー
トするときの動作を示しており、第１の信号入力端子４
０１に供給されるＱ３出力信号が論理「１」になって第
２の信号入力端子４０２にＱ２出力信号ずなわぢ内部同
期モードのキャラクタクロックＥＸ’ｒ 、ＣＣの反転
出力が供給されると、上記Ｑ２出力信号の立上りエツジ
を書込みクロックとして、各ＦＩＦＯメそり４３１．４
３２にラッチ回路４２０からＲ信号が書込まれる。上記
ＦＩＦＯメモ１Ｊ４３１，４３２への書込み動作は、コ
ンピュータシステムのクロンクジエネレータ７にて与え
られるシステムクロックに全て同期して行なわれる。 そして、上記Ｑ３出力信号が論理「１」となって約４μ
ｓ後にカウンタ回路３４０の第２のカウンタ３４２から
論理「１」のＱ２Ｃ出力信号がＤ・フリップフロップ３
５０にクロック入力として供給され、このＤ・フリップ
フロップ３５０のＱ出力信号により第１のＮＡＮＤゲ−
１−３６２が開成される。すると、上記カウンタ回路３
４０の第１のカウンタ３４１のＱＩＣ出力信号が上記第
１のＮＡＮＤゲート３６２を介して上記ＦＩＦＯメモリ
４３１．４３２に読出しクロックとして供給される。第
１１図Ｂは、このときの動作状態を示している。すなわ
ち、上記Ｆ Ｉ Ｉ” ０メモＩＪ ４３１ 、４３２
は、第１のＮＡＮＤゲート３６２を介して供給される読
出しクロックの立下り工・クジのタイミンクで信号の読
出しが行なわれる。そして、この］” Ｉ Ｆ Ｏメモ
リ４３１．４３２から読出されるＲ信号がＳ／Ｐ変換器
４４０にてシリアルデータに変換される。上記ＦＩＦＯ
メそり４３１．４３２の信号読出し動作は、ＰＬＬ回路
３０にて形成される外部同期した１６ＭＨｚのドツトク
ロックＥＸＴ、ＤＣのタイミングで全て行なわれる。 ここで、この実施例では、上述の如くコンピュータシス
テムからの表示データの外部同期をとるために、水平走
査期間ＩＩ（ＩＮＴが予め６μｓ短くなるように（、Ｒ
ＴＣ５をプログラム設定されており、従って、上記表示
データの映像期間Ｔｖも４μｓ早めに出力されるので、
上述の如く、ＦＩＦＯメモ１Ｊ４３１，４３２からの信
号の読出し動作を書込み動作よりも４μｓだけ遅らせて
いる。また、この具体例においてメモリ回路４０を構成
している２個のＦＩＦＯメモリ４３１，４３２は、それ
ぞれ８バイト分の記憶内容を有しているので、一方のメ
モリに８バイト分の表示データを書込んだ時点で、信号
の読出しを開示すればコンピュータシろテム側の内部ク
ロックと外部同期信号によのずれをＩＨ以内で最大±８
バイトまで吸収することができる。そして、１バイトの
Ｒ信号は０５μｓであるから、上述の具体例のように書
込み動作と読出し動作とを４μｓだけすらずことによっ
て、上記各クロックのずれを±４μｓの範囲に亘って上
記ＦＩＦＯメモリ４３１，４３２により吸収することが
できる。 なお、上述の実施例では、コンピュータシステム側の表
示データをインターレースさせていないが、例えば第１
２図に示すように、ＣＲＴＣ５から出力される各同期信
号Ｉ Ｎ’ｒ 、 Ｉ−ＩＤｚ 、 ＩＮＴ、ＶＤ２が
供給される第１のフィールド判別回路８１と、同期分離
回路２０にて得られる各外部同期信号Ｅ ＸＴ 、 Ｈ
Ｄ 、 ＥＸＴ 、 Ｖ Ｄカ供給すレル第２のフィー
ルド判別回路８２と、上記各判定回路８１．８２からの
判定出力を比較する比較回路８３とを設けることにより
、インターレースモードの表示データを外部同期させる
こともできる。 すなわち、上記比較回路８３は、各フィールド判別回路
ｓｉ、ｓｉによる判別結果が一致していない場合にキャ
ラクタクロック形成回路１０の垂直同期を一度外して、
次のフィールドで新たに同期をかけるように上記キャラ
クタクロック形成回路１０の動作制御を行なうことによ
り、インターレースモードで正しく外部同期をとること
ができる。 なお、本発明は上述の如きＮＴＳＣ方式のテレビジョン
信号として表示データを取扱う場合ばかりでなく、ＰＡ
Ｌ方式やＳｇＣＡＭ方式等の各方式に適合したＣＲＴＣ
を備えたコンピュータシステムにも適用できることは云
うまでもない。 〔発明の効果〕 上述の実施例の説明から明らかなように、本発明にヨレ
ば、コンピュータシステムから出力される表示データの
有効表示領域についてのみ上記表示データに外部同期を
かけるので、ＶＴＲにより変速再生を行って得られるバ
ーノズを含んだ複合テレビジョン信号に対しても、上記
有効表示領域内で確実に外部同期をかけることができ、
画像の重ね合せを行なうことが可能になる。 ４図面の簡単な説明 第１図はコンピュータシステムの一般的に構成を示すブ
ロック図である。第２図は上記コンピュータシステムに
おけるＣＲＴＣから読み出されるビデオデータのタイム
チャートである。 第３図は本発明を上記第１図に示したコンピュータシス
テムに適用した場合の一実施例の基本的な構成を示すブ
ロック図である。第４図は上記実施例の外部同期モード
における原理的な動作を示すブロック図である。第５図
は上記実施例に用いたキャラクタクロック形成回路の具
体的な回路構成を示す回路図である。第６図Ａ、第６図
Ｂ、第６図Ｃは、上記実施例における外部同期動作を説
明するためのタイムチャー１・である。第７図Ａ。 第７図Ｂ、第７図Ｃは上記実施例における外部同期動作
の誤動作状態を説明するための各タイムチャートである
。第８図Ａおよび第８図Ｂは、上記実施例における外部
同期信号のシックによる悪影響を説明するための各タイ
ムチャートである。第９図は上記実施例におけるＣ Ｒ
Ｔ Ｃの自走動作状態と外部同期動作状態とを説明する
ためのタイムチャーＩ・である。第１０図は上記実施例
におけるＩ） Ｌ Ｌ回路およびメモリ回路の具体的な
回路構成を示す回路図である。第１１図Ａおよび第１１
図Ｂは上記第１Ｏ図に示した具体例の動作を説明するた
めのタイムチャートである。 第１２図はインターレースモードのビデオデータを出力
するコンピュータシステムの一実施例を示すブロック図
である。 １・・・・・・・・・・・・・・・ ＣＩ） Ｕ２・・
・・・・・・・・・・・・・ ビデオＲＡＭ５・・・・
・・・・・・・・・・・ ＣＩ（、Ｔｅ３・・・・・・
・・・・・・・・・クロックジェネレータ１０・・・・
・・・・・・・・キャラクタクロック形成回路２０・・
・・・・・・・・・・同期分離回路３０・・・・・・・
・・・・・ ＰＬＬ回路４０・・・・・・・・・・・・
メモリ回路１６０．１７０・・・・・・カウンタ回路
１６１．１６２，１６３，１７１，１７２・・・カウン
タ６１４−
Claims (2)
- （１） コンピュータシステムのシステムロックに同
期した動作クロックにて動作される読出制御手段によ勺
ビデオデータを繰返し読出して出方するようにしたコン
ピュータシステムにおいて、上記読出制御手段にて正規
の走査周期よシも短い走査周期でビデオデータの読出し
を行ない、上記続出２８ＩＪ御手段への動作クロックの
供給を停止して上Ｎ６己読出制御手段によるビデオデー
タの読出し動作の開始タイミングを外部同期信号に同期
せしめる手段金膜けるとともに、上記ビデオデータが上
記システムクロックに同期した書込みクロックにて書込
まれるとともに上記外部同期信号に同期した読出しクロ
ックにて読出されるメモリ手段を設けて成る表示タイミ
ング制御回路。 - （２）上記読出制御手段への動作クロックの供給を停止
してから正規の走査周期に対応するタイミングまでの時
間ＴＡＫ該時開時間よシも短い時間Ｔｓを加えた時間Ｔ
Ａ＋ＴＥ 経過後に、上記動作クロックの供給を強制
的に再開するようにしたことを特徴とする特許請求の範
囲第１項に記載の表示タイミング制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57181881A JPS5971088A (ja) | 1982-10-16 | 1982-10-16 | 表示タイミング制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57181881A JPS5971088A (ja) | 1982-10-16 | 1982-10-16 | 表示タイミング制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5971088A true JPS5971088A (ja) | 1984-04-21 |
Family
ID=16108497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57181881A Pending JPS5971088A (ja) | 1982-10-16 | 1982-10-16 | 表示タイミング制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5971088A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60240287A (ja) * | 1984-05-07 | 1985-11-29 | アールシーエー トムソン ライセンシング コーポレーシヨン | 同期化装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5717990A (en) * | 1980-07-05 | 1982-01-29 | Fujitsu Ltd | Character and graphic screen superposition synchronizing system |
| JPS57109986A (en) * | 1980-12-26 | 1982-07-08 | Matsushita Electric Ind Co Ltd | Display device for picture |
-
1982
- 1982-10-16 JP JP57181881A patent/JPS5971088A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5717990A (en) * | 1980-07-05 | 1982-01-29 | Fujitsu Ltd | Character and graphic screen superposition synchronizing system |
| JPS57109986A (en) * | 1980-12-26 | 1982-07-08 | Matsushita Electric Ind Co Ltd | Display device for picture |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60240287A (ja) * | 1984-05-07 | 1985-11-29 | アールシーエー トムソン ライセンシング コーポレーシヨン | 同期化装置 |
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