JPS5938801A - Backup system of sequence control - Google Patents

Backup system of sequence control

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Publication number
JPS5938801A
JPS5938801A JP15054482A JP15054482A JPS5938801A JP S5938801 A JPS5938801 A JP S5938801A JP 15054482 A JP15054482 A JP 15054482A JP 15054482 A JP15054482 A JP 15054482A JP S5938801 A JPS5938801 A JP S5938801A
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JP
Japan
Prior art keywords
controller
main controller
data base
control
transfer
Prior art date
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Pending
Application number
JP15054482A
Other languages
Japanese (ja)
Inventor
Kiyoshi Mochizuki
望月 清
Tatsuya Izumina
泉名 達也
Toru Abe
徹 阿部
Koichi Kajiura
梶浦 孝一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Azbil Corp
Original Assignee
Azbil Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Azbil Corp filed Critical Azbil Corp
Priority to JP15054482A priority Critical patent/JPS5938801A/en
Publication of JPS5938801A publication Critical patent/JPS5938801A/en
Pending legal-status Critical Current

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Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/07Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16Error detection or correction of the data by redundancy in hardware
    • G06F11/20Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Feedback Control In General (AREA)

Abstract

PURPOSE:To make it possible that an auxiliary controller follows completely the operation of a faulty main controller, by allowing the data base transferred to a corresponding switching part to include command information to another main controller after the control operation of the main controller. CONSTITUTION:The data base, which includes command information to a main controller MDC2 or MDC1, just after the control operation is transferred from the main controller MDC1 or MDC2 to a variable memory RAMs1 or RAMs2 of a corresponding switching part SW1 or SW2. If a trouble occurs before the transfer of the data base, an auxiliary controller BDC starts the substituting operation retroactively to the time of the preceding transfer of the data base. If a trouble occurs after the transfer of the data base, the auxiliary controller BDC starts the substituting operation retroactively to the time of the transfer of the data base even if the command transmission is already performed.

Description

【発明の詳細な説明】 本発明は、複数台の主コントローラに対し、予備として
1台の副コントローラを備えるシーケンス制御装置のバ
ックアップ方式に関するものである。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a backup system for a sequence control device that has one sub-controller as a backup for a plurality of main controllers.

近来は、数台の主コントローラ(対し、1台の副コント
ローラを備えるデユープレックス方式が一般に採用さn
てはいるもの\、主コントローラのいずれかに障害を生
じ副コントローラへの制御切替を行なう際、待機中の副
コントローラが新ら九に制御動作を開始するため、制御
動作の開始状況が不特定であり、制御動作の引継ぎが円
滑とならない欠点を生じており1、本出願人の別途出願
による「シーケンス制御のバックアップ方式」(特願昭
57−120143 )により、主コントローラに障害
を生じたとき、これの生じた時点から遡及した時点の動
作ステップエフ、副コントローラが主コントローラの代
行動作開始を行なうものとする方式が提案されている。
Recently, a duplex system with several main controllers (as opposed to one sub-controller) has generally been adopted.
However, when a failure occurs in one of the main controllers and control is switched to the sub-controller, the standby sub-controller starts a new control operation, so the start situation of the control operation is unspecified. This has the disadvantage that the control operation cannot be taken over smoothly1.The "backup method for sequence control" (Japanese Patent Application No. 120143/1983), which was filed separately by the applicant, is effective when a failure occurs in the main controller. A method has been proposed in which the sub-controller starts the act on behalf of the main controller.

しかし、複数台の主コン)El−ラが、制御演算送信を
行なってから障害を生じ次際、指令の受信を行なった他
のコン)p−2が指令に基づく制御動作を行なうのに対
し、障害を生じた王コントローラの動作を代行する副コ
ントローラが遡及した時点の動作ステップから代行動作
を開始するため、現時点のプロセス値変動等によp1障
沓を生じた主コントローラが指令の送信を行なったと良
の状態に副コントロー2の動作状況が必ず一致するもの
になるとは限らず、副コントローラの代行動作と他の王
コントロー2の動作状況との間が不整合状態となるおそ
れを生ずる。
However, when multiple main controllers (El-Ra) malfunctioned after transmitting control calculations, the other controller (P-2) that had received the commands performed control operations based on the commands. Since the sub-controller acting on behalf of the faulty main controller starts the action from the retroactive step, the main controller that has caused the p1 fault due to current process value fluctuations, etc. will not be able to send commands. The operation status of the sub-controller 2 does not always match the state in which the sub-controller 2 performs the operation successfully, and there is a possibility that the substitute operation of the sub-controller and the operation status of other main controllers 2 will be in a mismatched state.

本発明は、従来のか\る欠点を根本的に排除する目的を
有し、複数の主コントローラと、6主コントローラから
データベースの転送を受けるメモースの転送を受けて障
簀ヲ生じ次主コントローラの動作を代行する副コントロ
ーラとからな9、主コントローラのいずれかに障害を生
じた時点から遡及した時点の動作ステップエフ副コント
ローラが動作の代行を開始するシーケンス制御方式にお
いて、6主コントローラが制御演算を行なってから対応
する切替部に対するデータベースの転送をの情報も含ま
せることに工9、副コントローラが障害を生じた主コン
)+=−ラの動作を完全に踏襲するものとした極めて効
果的な、シーケンス制御のバックアップ方式を提供する
ものである。
The present invention has an object of fundamentally eliminating such drawbacks of the conventional art, and has a plurality of main controllers and six main controllers that receive database transfers. In the sequence control method in which the sub-controller starts acting on behalf of the operation, the main controller performs control calculations. This is an extremely effective method that completely follows the operation of the main controller in which the sub-controller has failed. , which provides a backup method for sequence control.

以下、実施例を示す図によって本発明の詳細な説明する
Hereinafter, the present invention will be explained in detail with reference to figures showing examples.

第1図は構成を示すブロック図であp1主コントローラ
MDC,、MDC寓、副コントローラBDCお工び切替
部SW1 、SW怠とが設けであると共K、この例で鉱
、主コントローラMDC,。
FIG. 1 is a block diagram showing the configuration. In this example, the main controller MDC, MDC, the sub-controller BDC, the switching section SW1, and the switch switch are provided. .

MDC!の動作状態を監視し、切替部SWs 。MDC! The operating state of the switching unit SWs is monitored.

SWi K対して指令を与えるディレクタDRTが設け
てあり、各々にはマイク四プロセッサ等のプロセッサC
P U ml e CP U ma a CP U b
 e CP U I。
A director DRT is provided to give commands to the SWi K, and each has a processor C such as a microphone 4 processor.
PU ml e CP U ma a CP U b
e CPU U I.

CPUd  が備えらn、固定メモリROMm1 @R
OMmRAMm1内b * ROMg * ROMdへ
格納さ牡た命令に基づき各々が所定の動作を実行するも
のとなっている。
CPUd is equipped with fixed memory ROMm1 @R
Each of them executes a predetermined operation based on the instructions stored in b*ROMg*ROMd in OMmRAMm1.

また主コントローラMDC1、MDCzは、インターフ
ェイスI / F ml 、I / F mz および
アナログ信号とディジタル信号との変換機能等を有する
入出力回路I / Oml、  I / Omzを介し
、プロセスにおける流量計等のセンサSSt  、8S
、の出力を受は取ると共に、プロセスにおけるそ一タ弁
MV> 、MVt IC対する制御出力の送出全行なっ
ており、センサsst 、 SS鵞の出力に基づく制御
演算を可変メモ!JRAMmt 、RAM町に対するデ
ータのアクセスを行ないながら実行し、これによって制
御出力の出力値を決定のうえ、こ牡によってアクセスに
対する制御動作を行なっている。
The main controllers MDC1 and MDCz also control flowmeters, etc. in the process via interfaces I/F ml, I/F mz and input/output circuits I/Oml and I/Omz, which have functions such as converting analog signals and digital signals. Sensor SSt, 8S
In addition to receiving the output from the valves MV and MVt in the process, it also sends out control outputs to the ICs, and records the control calculations based on the outputs of the sensors sst and SS. JRAMmt is executed while accessing data to the RAM town, thereby determining the output value of the control output, and then controlling the access with the controller.

なお、主コントローラMDCs  、MDCzには、プ
ロセッサCPUml 、 CPUmx の動作を監視す
るためのウォッチドッグ夛イマWDTs 、VDT意が
設けてあり、これによる監視出力と、プロセッサCP 
U m 1  、CP Umxが定期的に行なう自己診
断の結果と金、ORゲートGm1 、Gmz を介して
切替部SW1  、SWz  へ送出すると共に、可変
メモリRA M m l6.RAMm1内の制御上必要
とするデータベースfバッファメモリB F M m 
1  r B F M m z含分して切替部SWI 
、  SWz へ送出するものとなっている。
Note that the main controllers MDCs and MDCz are provided with watchdogs WDTs and VDTs for monitoring the operations of the processors CPUml and CPUmx.
The results of the self-diagnosis periodically performed by U m 1 and CP Umx are sent to the switching units SW1 and SWz via OR gates Gm1 and Gmz, and are also sent to the variable memory RAM ml6. Database f buffer memory B F M m required for control in RAM m1
1 r B FM m z included switching section SWI
, SWz.

このほか、主コントローラMDC! 1MDC!および
副コントローラBDCvr−は〜伝送回路8Rml* 
SRms 、SRbが設けてあり、これらを介し、伝送
路IJjl:l制御上必要とする指令の授受を行なうも
のとなっている。
In addition, the main controller MDC! 1MDC! and the sub-controller BDCvr- is ~transmission circuit 8Rml*
SRms and SRb are provided, through which commands necessary for controlling the transmission line IJjl:l are exchanged.

一方、切替部SW’1.SWnは、インターフェイスI
/Fs1 、I/Fms ’fr介してバッファメモリ
BFMm+ v BFMm* からのデータベースを周
期的に受は取り、こfLを可変メモリRAM5t IR
A M s 2 ヘ逐次更新のうえ格納しており、主コ
ンドロー9 M D Ct  。MDC鵞の障害発生に
備えている0 これらに対し、副コントローラBDCは、常時待機状態
にあるが、主コントローラMD C1”t ′ft:、
ldM D C鵞の障害発生に応じてORゲー)Gmt
t7tliG m *から送出さ扛る障害信号を、イン
ターフェイスI / F a 1  ま友はI / F
 s 鵞を介してプロセッサCP U m tまたはC
PUI!が受は取ったとき、インターフェイスI / 
F vr 1またはI /F s *お工び副コントロ
ーラBDCのインターフェイスI / F b 1を経
て、可変メモリRA M 111ま友はRAM5lから
データベースの転送を受け、こnを自己の可変メモ’)
RAMbへ格納のうえ、この内容にしたがって制御動作
を開始し、インターフェイスI/Fb意お工び入出力回
路I/ Omt 、 l10m5と同様の入出力回路I
 / Ob を介し、センサSStまたはSS鵞からの
出力を受は取ると共に、制御演算を行なって制御出力の
出力値を決定し、これをモータ弁MV 1またはMVt
 K対して送出するものとなっている。
On the other hand, switching unit SW'1. SWn is interface I
/Fs1, periodically receives the database from the buffer memory BFMm+ v BFMm* via I/Fms'fr, and transfers this fL to the variable memory RAM5tIR.
A M s 2 is updated and stored sequentially, and the main controller 9 M D Ct is stored. The sub-controller BDC is always on standby, but the main controller MD C1"t'ft:,
ldM D C OR game depending on the occurrence of a problem) Gmt
The fault signal sent from t7tliG m* is sent to the interface I/F a1.
Processor CPU m t or C via s
PUI! When the receiver is received, the interface I /
F vr 1 or I/F s * Through the interface I/F b 1 of the sub-controller BDC, the variable memory RAM 111 receives the database transfer from the RAM 5l, and stores this as its own variable memo')
After storing it in RAMb, control operation is started according to this content, and the input/output circuit I/Omt, which is similar to l10m5, is installed in the interface I/Fb.
/Ob, receives and receives the output from the sensor SSt or SS, performs control calculations to determine the output value of the control output, and applies this to the motor valve MV1 or MVt.
It is intended to be sent to K.

このほか、ディレクタ、D RTは、インターフェイス
I / F s s 、  I / F a s  お
工び自己のインターフェイスI/Fd′t−介し、OR
ゲー)Gmt。
In addition, the director and DRT are connected to the interface I/Fs, I/F as through its own interface
Game) Gmt.

Q m 2 からの障害信号を監視する一方、障害信号
が生じたときには、切替部SWl ま穴は8Wx 閘し
、可変メモ!JRAMs1またはRA M 112 内
の制御上必要とするデータベース金剛コン)o−ラBD
Cに対して転送させるための転送指令を送出すると共に
1インターフエイスI / F dを介して切替部SW
I ま几はSW茸内のスイッチ81 を友はSSを制御
し、今まで主コントローラMDC1’tたはM D C
*の制御出力を選択してい次状態から、副コントローラ
BDCの制御出力を選択する状態へ切替えを行なわせる
ものとなっており、これらの状況は、逐次可変メモlJ
RAMdへ格納さn1現在どのコントローラが制御動作
を実行中がの情報が保持さ牡るものとなっている。
While monitoring the fault signal from Q m 2, when a fault signal occurs, the switch SWl hole is 8Wx and variable memo! Database required for control in JRAMs1 or RAM 112) o-ra BD
Sends a transfer command to transfer the data to the switching unit SW via one interface I/F d.
The switch 81 inside the SW mushroom controls the SS, and until now the main controller MDC1't or MDC
The control output of * is selected and the next state is switched to the state where the control output of the sub-controller BDC is selected.
Information about which controller is currently executing the control operation is stored in RAMd n1.

なお、ディレクタのインターフェイス I/Fd2)−
ラU、各” ン) ロア MD Ct  s MD C
m 、B D Cの各インターフェイスI / F m
l、I / F ms、I/Fb、に対し制御信号が送
出され、これによって障害発生に応する動作の停止およ
び代行動作の開始が指令されるものとなっている。
In addition, the director interface I/Fd2)-
RaU, each"n) Lower MD Ct s MD C
m, BDC each interface I/F m
A control signal is sent to I/F ms, I/Fb, and commands are given to stop the operation and start the substitute operation in response to the occurrence of a fault.

たソし、主副各コントローラMDCI −MDC鵞お工
びBDCにおける制御動作は、センサ881、SS鵞の
出力をサンプリングする周期が定められており、このサ
ンプリング周期に応じて制御演算と制御出力の送出とが
行なわれるものとなっている0 第2図嬬、主コントローラMDCI 、MDC嘗の主要
な動作状況を示すフローチャートであ広可変メモリRA
Mm1− RAMmx内のデータベースお工びセンサS
St、SS1の出力に基づく制御演算を行なったうえ、
他の主コントローラに対する指令の情報も含め、1演・
算結果を〃可変メモ!j’RAMmへ格納Iし、ついで
気データベースを転送〃により、可変メモリRAMm1
 、RAMm5のデータベースを指令の情報も含めてバ
ッファメモリBFMml 、BFMmlへ転送し、こf
’LK工って切替部SWI 、sw2に対するデータベ
ースの転送を可能としてから、必要に応じて他の主コン
トローラに対する一指令送信Iを行なった後、モータ弁
MN t、MV、に対する蟻制御出力送出〃を行なう。
For the control operation in the main and sub-controllers MDCI-MDC and BDC, a cycle for sampling the outputs of the sensor 881 and SS is determined, and control calculations and control outputs are performed according to this sampling cycle. Figure 2 is a flowchart showing the main operating conditions of the main controller MDCI and MDC.
Mm1- Database processing sensor S in RAMmx
After performing control calculations based on the outputs of St and SS1,
1 performance, including information on commands to other main controllers.
Variable memo of calculation results! j'RAMm and then transfer the database to the variable memory RAMm1.
, transfer the database in RAMm5, including command information, to the buffer memories BFMml and BFMml, and then
'LK makes it possible to transfer the database to the switching parts SWI and sw2, and then sends one command I to other main controllers as necessary, and then sends the control output to the motor valves MNt and MV. Do the following.

したがって、切替部SVI/’l、 SW*  の可変
メモリRA M s 1 、RA M @ zへ転送さ
れるデータベースに指令情報を含む六制御演算〃直後の
ものとなり、若し、1データベースを転送〃ニジ以前に
障害を生ずれば、前回の気データベースを転送〃の時点
に遡及して副コントローラBDCが代行動作を開始し、
副コントローラBDCから1指令送信〃が行なわnるも
のとな−リ1.障害を生じた主コントローラからは未だ
1指令送信〃が行なわtていないため、障害を生ずる以
前の主コントローラによる指令との間に、副コントロー
9BDCからの指令が矛盾を生ずることはなくなる。
Therefore, the databases transferred to the variable memories RAM s 1 and RAM @ z of the switching units SVI/'l and SW* are the ones immediately after the six control calculations including the command information, and if one database is transferred. If a failure occurs before the next step, the sub-controller BDC will start acting on your behalf retroactively to the time of the previous Qi database transfer.
One command shall be sent from the sub-controller BDC.1. Since one command has not yet been transmitted from the faulty main controller, the commands from the sub-controller 9BDC will no longer conflict with the commands from the main controller before the fault occurred.

tた、−データベースを転送〃以後に障害を生じた場合
には、障害を生じた主コントローラがら、すでに気指令
送信〃が行なわ扛ていても、副コントローラBDCは、
気データベースを転送〃の時点に遡及して代行動作を開
始するため、障害を生じ友主コントローラからの気指令
送信〃と同一内容の気指令送(iir“を副コントロー
ラBDCが行なうため、障害を生じた主コントローラの
動作を副コントローラBDCが完全に踏襲するものとな
り、この場合も矛盾を生じない。
- If a failure occurs after the database is transferred, the secondary controller BDC will
Since the proxy operation is started retroactively to the point in time when the Qi database was transferred, a failure occurs and the sub-controller BDC sends the Qi command (IIR) with the same content as the Qi command transmission from the main controller. The sub-controller BDC completely follows the operation of the main controller that has occurred, and no contradiction occurs in this case as well.

すなわち、主コントローラMDC1tたはM D C2
が如何なる時点において障害を生じても、障害を生じた
主コントローラの動作を副コントローラがそのま\踏襲
するものとなり、他の主コントローラとの間において動
作上の整合性が維持される0たソし、第1図において、
主コントローラMDCs % MDClを更に多数とし
、こ扛に応じて切替部SW!、SWz k増設してもよ
く、ディレクタDTRの機能を切替部SWI 、 SW
2へ収容するものとしても同様であり、本発明は種々の
構成を有する制御装置へ適用することができる。
That is, the main controller MDC1t or MDC2
Even if a failure occurs at any point in time, the secondary controller will continue to follow the operations of the failed main controller, and consistency in operation with other primary controllers will be maintained. In Figure 1,
The number of main controllers MDCs % MDCl is increased further, and the switching unit SW! , SWz k may be added, and the function of the director DTR can be changed to the switching unit SWI, SW
The same applies to the case where the control device is accommodated in the control device 2, and the present invention can be applied to control devices having various configurations.

以上の説明により明らかなとお9本発明に1れば、複数
の主コントローラが相互間において指令の授受上行なう
場合にも、代行動作を行なう副コントローラと他のコン
トローラとの間において、動作上の整合性が維持される
ため、各種用途のンーケンス制御において顕著な効果が
得らする。
As is clear from the above explanation, according to one aspect of the present invention, even when a plurality of main controllers exchange commands among themselves, there is a Since consistency is maintained, significant effects can be obtained in sequence control for various applications.

【図面の簡単な説明】 図は本発明の実施例を示し、第1図は構成を示すブロッ
ク図、第2図は生コントローラの主要な動作状況を示す
フローチャート。 MDCs 、MDCz  ・・ ・・主コントローラ、
BDC・・・・副コントローラ、SWx −SW2 ・
・・・切替部、CPUmt 、CPUmx 、cpU、
b’s、。 CPUl11、CPU5!・・・・プロセッサ、ROM
m+ % ROMrr+2 、ROMb、ROMm1 
% ROM5g・・・・固定メモリ、RAMm5 、R
AMm2、”RAMb1RAM8K、RAMI霊・・・
・可変メモリ、WDTml、WDTml ・・・・ウォ
ッチドッグタイマ、BFMm11BFMm2・・・・バ
ッファメモリ、I / Fml 、I/ Fm*、工/
Fb1、・−I/Fb、、I/Fsl 、 I/FII
x HH脅1インターフェイス、I 10mt 、’I
 / Oma、l10b・−・・入出力回路、St 、
8m  ・・・・スイッチ、SSl、SS、・・・・セ
ンサ、MVt −MV意・・・・モータ弁。 特許出願人 山武ハネウェル株式会社 代理人山川政樹(ほか1名) 13−
BRIEF DESCRIPTION OF THE DRAWINGS The drawings show an embodiment of the present invention, FIG. 1 is a block diagram showing the configuration, and FIG. 2 is a flowchart showing the main operating status of the raw controller. MDCs, MDCz... Main controller,
BDC... Sub controller, SWx - SW2 ・
...Switching unit, CPUmt, CPUmx, cpU,
b's. CPU11, CPU5!・・・Processor, ROM
m+% ROMrr+2, ROMb, ROMm1
% ROM5g・・・Fixed memory, RAMm5, R
AMm2, "RAMb1RAM8K, RAMI spirit...
・Variable memory, WDTml, WDTml... Watchdog timer, BFMm11BFMm2... Buffer memory, I/Fml, I/Fm*, engineering/
Fb1, -I/Fb,, I/Fsl, I/FII
x HH threat 1 interface, I 10mt, 'I
/ Oma, l10b --- input/output circuit, St,
8m...Switch, SSl, SS,...Sensor, MVt -MVt...Motor valve. Patent applicant: Yamatake Honeywell Co., Ltd. Agent Masaki Yamakawa (and one other person) 13-

Claims (1)

【特許請求の範囲】[Claims] 制御演算を行ないかつ相互間において制御上の指令授受
を行なう複数の主コントローラと、該容土コントローラ
からデータベースの転送を受けるメモIJ’を備える前
記各主コントローラと対応して設けられた切替部と、前
記各主コントローラのいず扛かに障害を生じたときこn
と対応する前記切替部から前記データベースの転送を受
けて障害をnかに障害を生じた時点から遡及した時点の
動作ステップより前記副コントローラが前記動作の代行
を開始するシーケンス制御のバックアップ方式において
、前記各主コントローラが前記制御演算を行なってから
対応する前記切替部に対する前記データベースの転送を
行なったうえ、前記指令の送信を行なうことを特徴とす
るシーケンス制御のバックアップ方式。
A plurality of main controllers that perform control calculations and exchange control commands between each other, and a switching unit provided corresponding to each of the main controllers, which is provided with a memo IJ' that receives a database from the soil-containing controller. , when a failure occurs in any of the above-mentioned main controllers.
In a sequence control backup method, the secondary controller starts acting on behalf of the operation from an operation step retroactive from the time when the failure occurred after receiving the transfer of the database from the switching unit corresponding to the failure. A sequence control backup method, wherein each of the main controllers performs the control calculation, transfers the database to the corresponding switching unit, and then transmits the command.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5088021A (en) * 1989-09-07 1992-02-11 Honeywell, Inc. Apparatus and method for guaranteed data store in redundant controllers of a process control system

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