JPS5936770B2 - デ−タ処理装置に於ける周辺装置からのリクエスト信号を受信してサ−ビスする装置 - Google Patents

Description

【発明の詳細な説明】 開示の概要 一つのマイタロプロセツサによつて制御されたシステム
の複数の周辺装置は、サービス・リクエスト信号を開始
（Ｉｎｉｔｉａｔｅ）し、そしてそのサービス・リクエ
スト信号は単一のゆだねられたリクエスト゜ライン（Ａ
ｓｉｎｇｌｅｄｅｄｌｃａｔｅｄｒｅｑｕｅｓｔｌｌｎ
ｅ）によつてシステム制御（ＳｙｓｔｅｍｃＯｎｔｒＯ
ｌｌｅｒ）に送られる。

斯かるリクエスト信号は、一つの優先挙準（ＡｐｒｉＯ
ｒｉｔｙｂａｓｌｓ）に従つて該システム制御によつて
受け容れられ、唯一つのサービス・リタエスト信号だけ
が、所与の時刻に於て接偶される（ＨＯｎＯｒｅｄ）。
一旦接偶されると、該システム制御はその周辺装置をア
ドレスし、それからの一つのベクトル・リクエスト・ワ
ードを受け容れる。しかる後このベクトル・リクエスト
・ワードは該システム制御によつて一つのインデタスと
して用いられて、マイクロルーチンのマイタロアドレス
を選択し、周辺装置のリクエストをサービスするのに用
いられる。発明の背景 本発明は、一つのバツチ・データ投入システム（Ａｂａ
ｔｃｈｄａｔａｅｎｔｒｙｓｙｓｔｅｍ）に関しており
、更に詳しくは、斯かる−システムの複数の周辺装置か
らの複数のリクエスト信号を受け取り、サービスする装
置に関する。

基本的に、バツチ・データ投入システムはスタンド・ア
ロン・キーパンチ・データ投入能力（ＳｔａＩｌｄ−Ａ
ｌＯｎｅｋｅｙＰＬｌｒｌＣｈｄａｔａｅｎｔｒｙｃａ
ｐａｄｉｌｌｔｙ）を与え、斯かるシステムでは、デー
タを演算システム（ＡＣＯｎｌｐｕｔｌｎｇＳｙＳｔｅ
ｍ）又はシステムに投入させる前に、それを嵩高のカー
ド又は紙テープに“パンチ″する必要は最早やない。

むしろ、バツチ・データ投入システムは、データが投入
され、表示され、工業的標準ディスゲット（Ｄｌｓｋｅ
ｔｔｓ）の如き多様な情報交換メデイアに蓄積されるの
を許す。斯くて、一旦データが蓄積されてしまうと、別
の演算システムにカードレス・データ投入（Ｃａｒｄｌ
ｅｓｓｄａｔａｅｎｔｒｙ）を直ちに行なうことができ
、或いは該バツチ・データ投入システムにデータを投入
し戻すことができ、そこでデータは表示され、リフオー
マツトされ（ＲｅｆＯｒｍａｔｔｅｄ）、修正され（Ｍ
Ｏｃｌｉｆｉｅｄ）得る。データ表示は、プリンタ又は
陰極線管（ＣＲＴ）であつても良く、或いはそれらの両
方であつても良い。データ投入は、端末機又は遠隔キー
ボード（１０ｃａ１０ｒｒｅｍ０ｔｅｋｅｙｂ０ａｒｄ
）を介しても良く、或いはディスゲット・リーダの如き
周辺装置を介しても良い。一旦データ投入システムに投
入されてしまうと、そのデータは通信リンク（ＣＯｍＩ
ＴｌＵｎｉＣａｔｉＯｎｌｉｎｋ）によつて別個の演最
システムに対して直接に通信されることも出来る。上述
より判るように、一つのバツチ・データ投入システムは
、多くの周辺装置の動作とインタフエイスと係わりを持
つ。

これらの周辺装置は、一つの゛システム制御”によつて
制御され、そしてそれは確立したデータ処理原則（Ｅｓ
ｔａｂｌｉｓｈｅｄｄａｔｅｐｒＯｃｅｓｓｌｎｇｐｒ
ｉｎｃｌｐｌｅｓ）によつて動作する〇即ち、複数のイ
ンストラクシヨンは、一つのシステム制御のメモリから
取り出され（Ｒｅｔｒｌｅｖｅｄ）該システム制御内に
位置づけられた一つのマイクロシーケンサ（又はコンピ
ユータ制御ユニツト）によつて決定された通りの一つの
順序と優先順位（ＡｓｅｑｕｅｎｃｅａＩｌｄｐｒｉＯ
ｒｉｔｙ）とで実行される。このマイクロシーケンサは
、或る特定の事象が生じたとき（例えば電源がオンにな
り、又はエラ・フリツプ・フロツプがセツトされる等）
、手動的な制御を通じてオペレータによつてセツトされ
た通り、或いは該システムのハードウエアによつて決め
られた通りに典型的には複数のインストラクシヨンの一
つの通常の順序をたどる。このインストラクシヨンの通
常の順序を中断し、システム制御が制御信号に応答して
、外部装置がそれにデータを供給し、それからデータを
読取り、その動作を終了したり、或いはインストラクシ
ヨンの流れの予じめ定められた場所にブランチ（ジアッ
プ）する役割を果せるようにする手段もまた、通常は設
けられている。先行技術のデータ投人システムの周辺装
置は、通常は一つ又は二つの方法によつて、このシステ
ム制御と連絡している。

第一の方法に於ては、該システム制御は、それらの周辺
装置を、インストラクシヨンの通常の順序の一部として
規則的に指名して（ＰＯｌｌ）サービス・リクエストが
存在するか否かを確認する。若しそれが存在すれば、そ
のリクエストは一つの゛割込（Ｉｎｔｅｒｒｕｐｔ）”
として処理され、そしてより高い優先順位の割込が存在
しなければ、該システム・シーケンサは、インストラク
シヨンの流れの特定の位置にブランチ又はジアップして
、所望のサービス・ルーチンのメモリ・アドレスが探さ
れ又は発生される。斯くて、一旦そのメモリ・アドレス
が同定されると、該システム・シーケンサはそこに探し
当てたインストラクシヨンを呼び出して来て（Ｆｅｔｃ
ｈｅｓ）、それらをインストラクシヨンの流れに挿入し
、周辺装置によつて要求された所望のサービスを遂行せ
しめる。このポーリング（ＰＯｌｌｌｎｇ）は、システ
ムのインテリジエンス（メモリ・アドレス及びメモリ）
の大部分がシステム制御内に留まるので、周辺装置の設
計を極めて簡単に（従つてまた廉価に）留まらせると云
う利点がある。

しかし乍ら、ポーリングは、一つの周辺装置のリクエス
トに対する応答時間を低下させると云う欠点をも有する
。該装置は先づ指名（ＰＯｌｌ）され、そしてそれはか
なりの持ち時間をとる。その上、たとえ指名された後で
あつても、匍脚タロツクの数サイクルがそのメモリ・ア
ドレスを探し当てるのに（そしてそのプロセスは実質的
なソフトウエアの裏打ちを必要とする）、そしてそこに
探し当てたインストラクシヨンを呼び出して来るのに消
費される。先行技術のデータ投入システムが該システム
制御と連絡する第二の方法は、直接メモリ・アクセス（
ＤＭＡ）として知られている。

このアプローチに於ては、周辺装置は、指名されるのを
待つことなしに、システム制御に割込むことを許される
。斯くて、ポーリング法に関連する効率の悪さ（持ち時
間とアドレス時間）は排除される。しかし、このＤＭＡ
アプローチは周辺装置をより複雑にさせる。これは、そ
の周辺装置が遂行させようと思うサービスのみならず、
システム制御のメモリ内の特定のサービス・ル＼チッの
場所（アドレス）をも知つていなければならないからで
ある。ＤＭＡアプローチの変形は所謂優先ベクトル割込
（ＰｒｉＯｒｉｔｙｖｅｃｔＯｒｅｄｉｎｔｅｒｒｕｐ
ｔｓ）、即ち、所望の優先スケジユールに従つて複数の
応答が可能な割込を与える。これらのシステムは、複合
ソフトウエアの裏付けを典型的に必要とし、処理装置時
間がそれに対応して増大する。最近の或る開発は、斯か
る複合ソフトウエアの必要をなくした（ルソの米国特許
第４０９０２３８参照）が、ＤＭＡシステムのインテリ
ジエント周辺装置（Ｉｎｔｅｌｌｉｇｅｎｔｐｅｒｉｐ
ｈｅｒａｌｄｅｖｉｃｅｓ）が必要であると云う個有の
欠点を持つている。発明の要約 本発明の主たる目的は、一つのマイクロプロセツサによ
つて制御されたシステムの周辺装置が、効率的で有効な
態様で、リクエストし該システムからのサービスを受け
ることのできる一つの配列を提供することである。

本発明の他の一目的は、比較的簡単な周辺装置で用いら
れ得る一つのリクエスト及びサービス配列を提供するこ
とである。

本発明の更なる他の一目的は、周辺装置のポーリングを
排除する一つのリクエスト及びサービス配列を提供する
ことである。

本発明のその上更なる一目的は、一つの優先基準で動作
し、より高い優先順位の周辺装置がより低い優先順位の
装置に優先してサービスをリクエストしてサービスを受
けることができる一つのリクエスト及びサービス配列を
提供することである。

本発明の一つの付加的な目的は、一つの複雑なバッチ・
データ投入システムの全体的設計と構造とを両立させて
、プリンタ、キーボード、ＣＲＴデイスプレイ、ディス
ゲット装置、カード・パンチ／リーダ、データ移送制御
等のあらめる型式の端末機及び遠隔周辺装置が、あらゆ
る種類のデータを投入し、表示し、移送し或いは蓄積す
るのを許す、一つのリクエスト及びサービス配列を提供
することである。本発明のこれらの及びその他の目的は
、複数の周辺装置又はライン・モジユールからのリクエ
ストを受け取り且つサービスすることのできる一つのバ
ツチ・データ投入システムに於て用いるところの本発明
の特定の例証的具体例に於て実現されている。

このバツチ・データ投入システムは、つのシステム制御
と、一つのメイン・メモリとを有し、各ライン・モジユ
ールは該システム制御に対して直接のリクエスト・ライ
ンを持つている。一つのライン・モジユールは、そのリ
クエスト・ライン上に一つの論理信号を入れることによ
つてサービスを該システム制御内に位置づけられた一つ
の優先符号化論理ユニツトによつて決定された通りリク
エストし、より高い優先順位のライン・モジユールから
のリクエストが係属していなければ、そのライン・モジ
ユールのリクエストは、一つの例証としての方法が次に
記述されるように接偶される。先づ、ライン・モジユー
ルのための一つのアドレスが、該システム制御の優先符
号化論理ユニツトによつて符号化されて、全てのライン
・モジユールによつて共有される一つのポート番号バス
上に入れられる。

第二に、このポート番号バス上に有効なアドレスが存在
すると、アドレスされた特定のライン・モジユールを可
能化して、その“リクエスト・ベクトル”を該システム
制御に移送するべく準備ができる。

リクエスト・ベクトルは、所定のライン・モジユールが
要求した特定のサービスを表わすデータ・ワードである
。第三に、該システム制御（全てのライン・モジユール
に共通）から受信された一つの１可能化ベクトル０信号
によつて決定された如く、適当な時刻に、このライン・
モジユールのリクエスト・ベクトルは一つの二方向デー
タ・バス上にクロツクされ、そしてこの二方向データ・
バスもまた全てのライン・モジユール及びシステム制御
に対して共通である。

第四に、このライン・モジユールからのリクエスト・ベ
クトルの受領の際、システム制御はこのリクエスト・ベ
クトルの選択されたビツトと、システム制御内で発生さ
れた他のビツトとを結合して、システム制御内の一つの
６レジスタ・スタツク”に関する一つのインデクス・ワ
ードを形成する。

第五に、斯くて形成されたインデクス・ワードは、メイ
ン・メモリかシステム制御メモリ内のリクエストされた
サービスのアドレスが予じめロードされた該レジスタ・
スタツク内の特定の位置を示す。

第六に、斯くてインデクスされたアドレスはシステム制
御のマイクロシーケンサに移送され、そこでそれは特定
のアドレスに於て探し当てられた］インストラクシヨン
を取り出して来ることをマイクロシーケンサに指図する
。

第七に、斯くて取り出されたインストラクシヨンは実行
され、それを要求した特定のライン・モジユールについ
て所望のサービスを実行せしめる。

このシステム・コントローラは、プロセツサ・タロツク
・サイクルの最小数内で、前述のステツプを実行するよ
うに適合されている。本発明による装置によれば、最高
優先順位を有する周辺装置を確実に第１にサービスする
手段が提供され、しかもハードウエア構成が過度に複雑
化することはなく、一方高レベルの効率が維持されてい
る。その上本発明の方式を既存の装置に適用しても、何
らシステムの汎用性ないし拡張可能性を損うことはない
。本発明の上述の及びその他の目的、特徴並びに利点は
、添付図面に示された本発明の好適な一具体例について
の以下の詳細な記述からより明瞭となろう。

好適な具体例の詳細な説明 以下の詳細な記述は、一つのバツチ・データ投入システ
ムの一部を構成している一つのオペレータ．コンソール
（マスター・ワークステーシヨン）に内蔵された一つの
システム制御に用いられた本発明の応用に関している。

しかし乍ら、本発明は一っのバツチ・データ投入システ
ムに於ける実施に限定されるものではなく、本発明の他
の具体例、例えば一つ以上の周辺装置とインタフエイス
しなければならないあらゆるマイクロプロセツサ又はコ
ンピユータによつて制御されたシステムに応用すること
も可能である。図面を参照すると、第１図はバツチ・デ
ータ投入システムに於て用いられる一つのマスター・ワ
ークステーシヨン１００の外観の斜視図であつて、その
中に本発明を含むシステム制御が内蔵されている。

第１図が示しているように、このマスター・ワークステ
ーシヨン１００は、一つのデスク型スタンド１０１、可
動のキーボード・アツセンブリ１０２，ＣＲＴデイスプ
レイ１０３、及び一つ又は二つのディスゲット駆動手段
１０４とから成つている。システム制御を含んでいる実
際のハードウエア及び回路は、デスク型スタンド１０１
の直下の後ろ寄りに位置づけられた印刷回路板上に装着
されている。適切なワイヤ装備（Ｗｉｒｅｂａｒｎｅｓ
ｓｅｓ）ｙ及びケーブル組立体が多数の印刷回路板相互
を接続し、キーボード組立体１０２，ＣＲＴデイスプレ
イ１０３、ディスゲット駆動手段１０４等のマスター・
ワークステーシヨン１００の他の要素との相互接続に用
いられている。

マスター・ワークステーシヨン１００内に納められ、又
はその上に装着された全ての素子及び回路の全てに必要
な電力を与えるために、一つの電源もまたデスク型スタ
ンド１０１の下側に内蔵されている。第１図に示された
素子の各々、即ち、キーボード組立体１０２，ＣＲＴデ
イスプレイ１０３、及びディスゲット駆動手段１０４は
、システム制御とインタフエイスし且つ連絡しなければ
ならない周辺装置である。

カード・パンチ／リーダ、プリンタ、通信ユニツト（通
信リンクによつて他の一つの位置にデータを移送する）
などの他の周辺装置もまた、該システム制御に接続され
、したがつてまたそれとインタフエイスされねばならな
い。更に、システム制御を持たず、キーボード組立体、
ＣＲＴデイスプレイ、及びディスゲット駆動手段を含む
付加的なワークステーシヨンもまた、システム制御を中
に持つたマスター・ワークステーシヨン１００とインタ
フエイスし、連絡し得る。上述の周辺装置およびシステ
ム制御が連絡する他のあらゆる物は、以後“ライン・モ
ジユール”と称する。これらのライン・モジユールは、
システム制御から様々なサービスを周期的にリクエスト
する。例えば、所与のライン・モジユールは、それに移
送されるべきデータ、それから読取られるべきデータ、
或いは終了されるべき特定のルーチンをリクエストでき
る。システム制御がこれらの様々なリクエストに応答し
、サービスする態様が、勿論本発明の主題である。第２
図を参照すると、本発明を含む主要な要素を示すプロツ
ク図が示されている。

ライン・モジユール２００ａ，２００ｂ・・・・・・２
００ｐはデータ及び制御ライン２０２の接続網によつて
システム制御２２０に接続されている。この接続網２０
２内には、各ライン・モジユール２００ａ，２００ｂ・
・・・・・２００ｐに関して夫々一つずつ割当てられた
リクエスト・ライン２０４ａ，２０４ｂ，・・・・・・
２０４ｐが含まれている。またこの接続網２０２には一
つの４ライン・ポート番号バス２０６が含まれており、
それは全てのライン・モジユールによつて共用されてい
る。同様に一つの９ライン・データ・バス２０８が接続
網２０２に含まれており、そしてライン・モジユールの
全てによつて共有されている。様々なタイミング及びク
ロツク信号もまた、接続網２０２を通じて、タイミング
及びクロツク・ライン２１０によつてこれらのライン・
モジユールに送られる。これらのタイミング及びクロツ
ク信号の内のたつた一つだけが゛可能化ベクトル”と称
され、それが以下に考察される本発明にとつて原理的に
重要性がある。第２図にはまた、本発明を含むシステム
制御２２０の様々な機能的な素子が示されている。

これらの割当てられたリクエスト・ライン２０４ａ，２
０４ｂ，・・・・・・２０４ｐ（各リクエスト・ライン
は異なつた一つのライン・モジユールに接続されている
）は優先順位符号化論理ユニツト２２２に送られ、そこ
で最高の優先順位のライン・モジユールのポート番号が
決定される。こ＼に記述される本発明の好適な具体例に
於ては、最高の優先順位のライン・モジユールは最高の
番号を持つたものと定義される。斯くて、第２図に於て
、ライン・モジユール２はライン・モジユール１よりも
より高い優先順位であり、ライン・モジユールｐは全て
の内で最高の優先順位を持つ。また、本発明の好適な具
体例に於ては、システム制御２２０とインタフエイスで
きるライン・モジユールの数は１６であり、斯くてポー
ト番号は一つの４ビツト・ワードとして表わされ得る。
サービス信号のリタエストは、リクエストしているライ
ン・モジユールによつて、タロツク及びジエネレータ・
タイミング回路２２６からの一つのクロツク信号に応答
して、優先順位符号化論理ユニツト２２２に与えられる
。

この優先順位符号化論理ユニツト２２２は、リクエスト
しているライン・モジユールの何れが最高の優先順位を
持つているかを確認し、最高順位のライン・モジユール
を同定する４ビツト・ワード又はポート番号を生ずる。
このボート番号は、ボート番号バス２０６に送られ、そ
こでそれは接続網２０２を介して全てのライン・モジユ
ールに接続される。一旦このポート番号バス２０６にポ
ート番号が送られると、このポート番号はそれが表わす
ライン・モジユールへのアドレスとして役立ち、且つサ
ービスのためのそのリクエストが接偶されたことをその
ライン・モジユールに対して知らせる表示として役立つ
そのサービスのリクエストが接偶されたことをライン・
モジユールが感知するや否や、それはシステム制御２２
０のクロツク発生器及びタイミング回路２２６により周
期的に発生されている゛可能化ベクトル”信号に応答し
て、９ピットベクトル・リクエスト”ワードをデータ・
バス２０８上にクロツクされるようにさせる。

この゛可能化ベクトル”信号は、タイミング及びクロツ
ク・ライン２１０の内の一つによつて、ライン・モジユ
ールに送られる。この１ベクトル・リクエスビ″ワード
は、マイタロルーチンのマイクロルーチンのマイクロア
ドレスを選択するインデクスとしてシステム制御２２０
により用いられる７情報ビツトを含み、そしてそのマイ
クロルーチンはライン・モジユール・リクエストをサー
ビスするのに用いられる。このライン・モジユール内に
は、生じ得るリクエストの各タイプに関連した独特のベ
クトルがある。パリテイ・チエツクの目的で、更に２ビ
ツトがこの６ベクトル・リクエスト”ワードと共に用い
られるが、このような使用は本発明にとつては重要では
ない。１ベクトル・リクエスト０ワードの７情報ビツト
はシステム制御内で発生された三つの付加的なビツトと
結合されて、１０ビツトアドレスを形成し、それは一つ
のスタツク・アドレス・レジスタ２２８内に蓄積される
。

これらの付加的な３ヒトは論理ビツト″１０１ｊ′であ
り、それらの発生は第２図のプロツク２３０に於て機能
的に示されている。７ベクトル・リクエスト・ビツトと
付加的な３ビツト″１０１”との結合は、スタツク・ア
ドレス・レジスタ・マルチプレクサ２３２内で生ずる。

本発明の好適な具体例に於ては、第２図には示されてい
ない他の多くのソース入力（ＳＯＬｌｒＣｅｉｎｐｕｔ
ｓ）が、スタツク・アドレス・レジスタ・マルチプレク
サ２３２に接続されている。

これは、システム制御がスタツタ・アドレス・レジスタ
２２８内にロードされるべき多くのソース（ＳＯｕｒｃ
ｅｓ）を選択するのを許し、かくてシステム制御２２０
が本発明に直接関係のない他の多くの機能を遂行するこ
とを許す。選択論理２３４は、スタツク・アドレス・レ
ジスタ・マルチプレクサ２３２の入力に結合された様々
なソースの内の何れがその１０出力ラインに送られるか
を決定する。レジスタ・スタツク２３６は、例示として
はとりわけ１０２４ワード（１ワード当り１８ビツト）
ランダム・アクセス・メモリ（ＲＡＭ）であるが、それ
はマイクロルーチンの位置のマイクロアドレスを蓄積す
るのに用いられ、そしてそれはライン・モジユールから
受信されたベクトル・リクエスト、即ちライン・モジユ
ール・リクエストをサービスするのに用いられるべきマ
イクロルーチンに対応する。本発明の好適な具体例に於
ては、これらのマイクロアドレスは、８進法アドレス０
１２００〜０１３７６で常に蓄積される。これらの８進
法アドレスが２進法アドレスに転換されるとき（各８進
法デイジツトはその２進法の同等数に転換される）、最
初の３ビツトは、頭のＯ（ＩｎｉｔｉａｌＯ′ｓ）を除
けば常に６１０１”である。例えば８進法アドレス０１
２００は０００００１０１０００００００であり、８進
法アドレス０１３７６は０００００１０１１１１１１１
０である。斯くでベクトル・リクエストワードの７情報
ビツトにビツト０１０１”を加えることによつて、上述
の如くレジスタ・スタツク２３６に於けるマイクロアド
レスの一般的位置は同定される。このマイクロ・アドレ
スは、システム制御の開始シーケンスの間、外部蓄積メ
デイアからレジスタ・スタツク２３６内に典型的にはロ
ードされ、電力が保持されている限りそこに蓄積された
ま＼に留まる。このレジスタ・スタツク２３６は、選択
論理２３４から或る信号の受領によつて可能化されると
き、スタツク、アドレス・レジスタ２２８によつて特定
されたアドレスに於てそこに蓄積されたデータの１８ビ
ツトは、ソース・バス２３８に移送される。

これら１８ビツトの内、１６ビツトはデータ・ビツト又
は情報ビツトであり、２ビツトはパリテイ・ビツトであ
る。第２図に於ては、このソース・バス２３８は機能的
に一つのバスとして示されているが、実際にはそれはＤ
保持レジスタ２４０に向けられた１６出力を持つたマル
チプレクシング配列である。Ｄ保持レジスタ２４０に向
けられるべきソース・バス２３８に対する適切な入力選
択は、選択論理２３４によつてなされる。斯くて、以下
に考察される本発明の目的については、スタツク・アド
レス・レジスタ２２８内に蓄積された１０ビツト・ワー
ド（そのワードはリクエストしているライン・モジユー
ルの１ベクトル・リクエスト０ワードの７情報ビツトに
３ビツビ１０１”を加えたものから成る）がレジスタ・
スタツク２３６内へのインデクス又はアドレスとして役
立つ。このアドレスによつて示された位置に於て、ライ
ン・モジユールのリクエスト・ベクトルに対応するマイ
クロルーチンのマイクロアドレスが蓄積される。選択論
理２３４からの適当な可能化信号の受領の際、レジスタ
・スタツタ２３６の出力に於てこのマイクロアドレスが
現われる。適当な時刻に於て、このマイクロアドレスは
ソース・バス（マルチプレクサ）２３８を通じて送られ
、Ｄ保持レジスタ２４０内にクロツクされる。このＤ保
持レジスタ２４０内に蓄積された所望のマイクロルーチ
ンのマイクロアドレスでもつて、該システム・コントロ
ーラ２２０はそのアドレスにジアップすることを準備さ
せ、そこに探し当てたマイクロルーチンのマイクロイン
ストラクシヨンを取り出すことを開始する。これらのマ
イクロインストラクシヨンは、それが遂行する機械語イ
ンストラクシヨン（Ｍａｃｈｌｎｅｉｎｓｔｒｕｃｔｉ
Ｏｎ）が何であるかを、例えばレジスタをシフトせよ、
フリツプ・フロツプをセツトせよ、ゲートを可能化せよ
等を正確に告げる。このマイタロインストラクシヨン・
アドレスへのこのジアップは、そのマイクロアドレスが
マイクロシーケンサ２４２内に一旦ロードされると、従
来のマイクロプロセツサ技術を用いて達成される。要約
すれば、これらの技術はマイクロシーケンサ２４２にマ
イクロアドレスの順序を発生させ、そしてそれはシステ
ム制御が追随すべきマイクロインストラクシヨンの所望
の順序を生ずる。他のオプシヨンの中でも、一旦最初の
マイクロアドレスが与えられると、このマイクロシーケ
ンサ２４２は、次のマイタロインストラクシヨンのため
のマイクロアドレスをインクレメントし或いはデクレメ
ントする能力を有する。

斯くて、マイタロインストラクシヨンの所望の順序が、
知られている最初のマイクロアドレスに於て逐次的に蓄
積されていれば、このマイクロシーケンサは最初のマイ
クロアドレスだけを用いてそれらの全てを〜正しい順序
で取り出すことができる。

このことは本発明に関するマイクロインストラクシヨン
の大多数についてそうである。即ち、ライン・モジユー
ルがシステム制御からリクエストし得る様々なサービス
を規定するこれらのマイクロインストラクシヨンは、マ
イクロストアレイジ領域２４４内に逐次的に蓄積される
。より長いルーチンが望まれるときは、このマイクロイ
ンストラクシヨンはシステム制御２２０に、極めて複雑
なインストラクシヨンのセツトが蓄積され得るメイン・
メモリ２５０を参照させることができる。或いは、この
マイタロインストラクシヨンはマイクロシーケンサ２４
２に送り返されて、そこでそれは他のインストラクシヨ
ン・セツトのための新たな開始マイクロアドレスとして
役立ち得る。マイクロシーケンサ２４２がＤ保持レジス
タ２４０から受信したマイクロアドレスにどのように作
用するかについての上述の全ての記載は、基本的なマイ
クロプロセツサ技術を表わしているにすぎず、本発明の
新規な部分を表わしているものではない。それは、本発
明が動作し得る環境を明確にするために、簡単に記述さ
れた。マイクロシーケンサ２４２は、指定されたマイク
ロインストラクシヨンをマイクロプロセツサ２５４に送
られるようにさせ、そしてそれはそのマイクロインスト
ラクシヨンを実行し、それによつて問題のライン・モジ
ユールのリクエストをサービスする。

第３図は、最高優先順位のライン・モジユールのアドレ
スを発生する本発明の部分のより詳細なプロツク図を示
している。

第２図の要素に対応する第３図のこれらの要素は、対応
する第２図の要素と同様に番号が付されている。１６本
の割当てられたリクエスト・ライン２０４ａ，２０４ｂ
，・・・・・・２０４ｐは、各ライン・モジユールから
優先順位符号化論理ユニツト２２２に導かれている。

この優正順位符号化論理ユニツト２２２は、最高優先順
位のライン・モジユールのボート番号を決定し、それを
４ビツト・ポート番号に符号化する。斯かる符号化は、
本発明の好適な具体例に於ては、第４図に示された如き
商業的に入手可能な集積回路を用いることにより実現さ
れる。第４図が示しているように、二つの８ライン・ト
ウ・３ライン優先順位符号化論理４０２ａ及び４０２ｂ
は、第２及び３図の優先順位符号化論理ユニツトを与え
るべくカスケード接続（ＣａｓｃａｄｅｄｔＯｇｅｔｈ
ｅｒ）されている。

より高い優先順位のライイン・モジユールは符号化論理
４０２ａに接続され、より低い優先順位のライン・モジ
ユールは符号化論理４０２ｂに接続されている。符号化
論理４０２ｂの可能化入力４０４ｂは符号化論理４０２
ａの可能化出力４０６ａに接続されており、それ故より
上位の又はより高い優先順位のリクエスト・ラインの何
れかにリクエストが現われるときは常により下位の優先
順位の符号化論理４０２ｂは不能化され、そしてそのＧ
Ｓ出力４０８は、論理１レベルにされる。これは、４ビ
ツト・ポート番号３０６の最も高位のビツト（ＭＳＢ）
をも論理１レベルにさせる。更に、より低い優先順位の
符号化論理４０２ｂの三つの出力ライン４１０ｂは、該
回路が不能化されたとき又はその入力の何れにも信号が
ないとき、同様に論理１又は高レベル状態に保持する。
それ故、三つのＮＡＮＤゲート４１２ａ，４１２ｂ１及
び４１２ｃは、より高い優先順位の符号化論理４０２ａ
の三つの出力ライン４１０ａに関してインバータとして
作用する。これら三つの出力ラインＺ。，Ｚ２、及びＺ
２は、最高優先順位の入力ラインの８進法の逆（ＣＯｔ
ａｌｉｎｖｅｒｓｅ）を示すように設計されており、そ
の正味の結果（ＮｅｔｒｅｓｕＩｔ）は四つのポート番
号ビツト３０６がリクエスト信号が存在する最高優先順
位の入力ラインの２進符号化された１０進法の相当値を
持つ。より高い優先順位の符号化論理４０２ａに対する
入力ラインの何れにもリクエスト信号が存在しないとき
は、その三つの出力ライン４１０ａの全ては論理１レベ
ルに留まり、その可能化出力ライン４０６ａは、より低
い優先順位の符号化論理４０２ｂを可能化させ、ＧＳ出
力４０８は論理０レベルにされ、そして三つの出カラー
′″４１０ｂは、リクエストが存在し得る最高優先順位
の人力ラインの８進法の逆を持つ。再び、ＮＡＮＤゲー
ト４１２ａ，４１２ｂ１及び４１２ｃはインバータとし
て作用するので、その正味の結果は、リクエスト信号が
存在している最高位の入力ラインの番号が四つのポート
番号ビツト・ライン３０６上に２進法形式で現われる。
この符号化論理４０２ａ及び４０２ｂは、例えばテキサ
ス・インスツルメント社によつて製造されている７４１
４８型の優先順位符号化論理として知られているもので
あり得る。再び第３図を参照して、優先順位符号化論理
ユニツト２２２の四つの出力ライン３０６は、マルチプ
レクサ３０２に送られ、そしてそのマルチプレクサはポ
ート・レジスタ２２４の一部をなしている。

このマルチプレクサの機能は、二つの可能な入力源の一
つを選択して、これらの源を該ポート・レジスタ２２４
内の引続くマルチプレクサに接続することである。第一
の入力源は優先順位符号化論理ユニツト２２２の出力で
ある。第２の人力源は蓄積マルチプレクサ３０１の出力
の一方に由来する。この第二の入力源は、優先順位符号
化論理ユニツト２２２への１６入力の何れにもリクエス
ト信号が存在しないときは常に選択される。該マルチプ
レクサ３０２は、本発明の好適な具体例に於ては、市場
で入手可能な四重の２ライン・トウ一・１ライン・デー
タ・セレクタ／マルチプレクサ（Ｑｕａｄｒｕｐｌｅ２
−１１ｎｅ−ＴＯ−１−１１ｎｅｄａｔａｓｅ１ｅｃｔ
０ｒ／Ｍｕｌｔｉｐｌｅｘｅｒ）を用いることによつて
装備される。このマルチプレクサ３０２の制御は、信号
が発生される選択ライン３０５によるものであり、そし
てそれは第４図の優先順位符号化論理４０２ａ及び４０
２ｂの二つの可能化出力４０６ａ及び４０６ｂの論理Ｎ
ＯＲ機能である。第３図は、ポート・レジスタ２２４が
実際に三つのマルチプレクサの組合わせであることを示
している。

第一のマルチプレクサ３０２については既に述べた。第
２のマルチプレクサ３０４は、マルチプレクサ３０２と
同じタイプの商業的に入手可能な集積回路を用いて装備
されるが、それはマルチプレクサ３０２の４出力の何れ
かを選択するか、又はチェーン・スタツタ（図示せず）
からの４出力を選択する。少し後に述べるこのチェーン
・スタツクは、本発明の一部ではないが、ライン・モジ
ユール以外の源から由来するリクエストをサービスする
ことに関係がある。第三のマルチプレクサ３０７は、第
二のマルチプレクサ３０４の出力である四つのラインの
何れかを選択するか、或いはプロセツサ・バス２４６か
らの４ビツトを選択する。こ＼に開示された本発明の目
的のために、このマルチプレクサ３０７は第二のマルチ
プレクサ３０４からの出力を常に選択するが、しかしラ
イン・モジユールへのデータの書込みの如き他の応用に
於ては、システム制御はプロセツサ・バス２４６上の適
当な４ビツトを選択するのにマルチプレクサ３０７を用
い、そしてそのアドレスは第一のマルチプレクサ３０２
によつてポート番号バス２０６によりライン・モジユー
ルに送られる。しかし、こ＼での目的に関するマルチプ
レクサ３０７の意義は、特定のライン・モジユール・ア
ドレスを、そのライン・モジユールによつてリクニスト
されたサービスが完了する迄、ボート番号バス２０６上
に保持することである。内蔵素子３２６によつて達成さ
れるこの゛蓄積”機能の故に、４ビツト・アドレスがポ
ート番号バス２０６上に常に存在する。ライン・モジユ
ールの何れからもリクエストが受取られないときは、優
先順位符号化論理ユニツト２２２は最低優先順位のライ
ン・モジユールに、アドレス００００が発生されるよう
にさせる。第３図の回路の動作を第５図のタイミング図
を見乍ら次に述べる。第５図のタイミング図は、システ
ム制御によつて用いられる５位相クロツク信号を示して
おり、各位相は前の位相の終りと一致して始まる固定し
た等しい持続時間を持つている。この５位相が集まつて
システム制御の総計のサイクル時間を構成する。各位相
信号及びそれらの組合わせは、在来のクロツク源及び組
合わせ論理（ＣＯｍｂｉｎａｔｌＯｎａｌｌＯｇｉｃ）
を用いて発生される。

この発生は第２及び３図のクロツク発生器及びタイミン
グ素子２２６に於て機能的に生ずる。本発明に関係ある
主要なタイミング信号の内の一つは、前に述べだ可能化
ベクトル”信号である。第５図が示しているように、こ
の信号は、システム制御のサイクル時間の位相２及び３
の間通常は高であり、位相４，５及び１の間低である。
この高の後縁に於て（位相３の終り）、ライン・モジユ
ール・リクエスト信号がリクエストしているライン・モ
ジユールから優先順位符号化論理ユニツトヘクロツクさ
れる。ライン・モジユールのサービスのための一つのリ
クエストが接偶されたとき（後に説明される）或いはシ
ステム制御がライン・モジユールへまたはそれからデー
タ移送を実行するとき（こ＼では当てはまらない）、上
述のパターンの゛可能化ベクトル”信号は修正される。
詳述すれば、ライン・モジユールのリクエストが接偶さ
れたとき、６可能化ベクトル”信号は一つのサイクルの
位相２で始まり次のサイクルの位相３で終るまで高に留
まり（第５図参照）、その後にサービスのためのライン
・モジユール・リクエストが再び検査される。その名前
が暗示しているように、゛可能化ベクトル”信号の機能
は、ライン・モジユールから優先順位符号化論理ユニツ
トへのリクエスト信号をクロツクすることに加えて、ア
ドレスされたライン・モジユールのリクエスト・ベクト
ルがシステム制御へ移送されるのを可能にさせることで
ある。

このアドレス・ライン・モジユールは、この６可能化ベ
クトル”信号を、そのリクエストに関連したベクトルを
データ・バス２０８（第３図）上に置くのに用いる。換
言すれば、リスエスト・ベクトルは、゛可能化ベクトル
”信号が高になり、且っ問題のライン・モジユールがポ
ート番号バスを介して優先順位符号化論理ユニツトによ
つてアドレスされる度毎に、データ・バス上に現われる
。しかし乍ら、システム制御がライン・モジユールのリ
クエスト信号を接偶しない限り、データ・バス２０８上
のリクエスト・ベタトルは無視され（スタツク・アドレ
ス・レジスタ・マルチプレクサ２３２によつて選択され
ない）、゛可能化ベクトル”信号は位相３の終りに低下
する。システム制御が、そのリクエスト信号を接偶した
とき、選択論理２３４（第３図）は適当な符号を発生し
て、スタツク・アドレス・レジスタ・マルチプレクサ２
３２がその源としてデータ・バスとそれに加えて３ビツ
トの固定データとを選択し、そして結果的な１０ビツト
・ワードをスタツク・アドレス・レジスタ２２８に送り
、そこでそれは蓄積される。

この１０ビツト・ワードがスダグク・アドレス・レジス
タにクロツクされる時刻は、ライン・モジユールのリク
エストが接偶されたサイクルの位相３と位相４との間の
移り変りの時刻である。スタツク・アドレス・レジスタ
・マルチプレタサ２３２は、入力ライン３３０によつて
示された如く、システム制御内の他の源からスタツク・
アドレス・レジスタ２２８へ情報を送るよう動作する。

しかし、この開示の目的に関しては、このスタツク・ア
ドレス・レジスタ・マルチプレクサ２３２が役立つ唯一
の機能は、ライン・モジユール・データ・バス２０８か
らの７情報ビツトと三つの発生されたビツト６１０１”
とを、ライン．モジュール・リクエストが接偶され且つ
可能化ベクトル信号が高であるときに選択することであ
る。このライン・モジユール・リクエスト信号は、本発
明の好適な具体例に於ては、ライン・モジユール内に位
置づけられたラツチング回路によつて発生させる。この
ラツチング回路によつて発生された高レベル信号は、リ
クエストが存在しないことを示し、また低レベル信号は
リクエストがなされたことを示す。タイミング及び制御
ライン２１０（第２図）の内の一つを介して全てのライ
ン・モジユールに送られている゛可能化ベクトル゛信号
の後縁は、このラツチを更新する（Ｕｐｄａｔｅ）のに
用いられ、斯くてそのリクエスト信号と対応するリクエ
スト・ベクトルとを除去し又は修正することに関してラ
イン・モジユールに大きな融通性を与える。前にも述べ
たように、最高の優先順位のライン・モジユールのリク
エストのみが、優先順位符号化論理ユニツト２２２によ
つて認識される。

しかしたとえ一つのライン・モジユール・リクエストが
他のライン・モジユール・リクエスト中で最高の優先順
位を持つていても、システム制御はそれを接偶しない。
一つのライン・モジユールのリクエストは、優先順位符
号化論理ユニツト２２２によつて決定されたその４ビツ
ト・ポート番号をポート・レジスタ２２４のマルチプレ
クサ３２４ｂの蓄積素子３２６内にクロツクさせること
によつてのみ６接偶”される。ライン・モジユール・リ
クエストのクロツキング又は接偶は、ライン・モジユー
ル以外の源からのより高い優先順位のリクエストがシス
テム制御によつてサービスされていない限り、第５図に
示された如く一つのサイタル期間内に生ずる。

即ち、システム制御はタスク・スケジユラ（Ｔａｓｋｓ
ｕｈｅｄｕｌｅｒ）を持つており、それは全てのリタエ
ストを優先順位の基準で処理する。例えば、システム制
御２２０内には多数の誤り標識（ＥｒｒＯｒｆｌａｇ）
（フリツプ・フロツプ又は他の蓄積装置）が設けられる
ことができ、それらは先行するマイクロルーチン実行の
間セツトされることができ、例えば一つのフラグはパリ
テイ・エラが感知されたことを示すことができる。これ
らの誤り標識はライン・モジユール・リクエストよりも
高い優先順位であり、従つて、一つの誤り標識がセツト
されていれば、選択論理２３４はクロツク信号を禁止し
、そしてそのクロツク信号は、さもなければライン・モ
ジュール・リクエストをポート・レジスタ２２４の蓄積
部分内にクロツクする。即ち、誤り標識の存在は、ライ
ン・モジユール・リクエストの゛接偶”を排除する。同
時に、ライン・モジユール・リクエストは、タイマ、高
優先順位チエーン、チエーン、及びバツクグランド・リ
クエストなどの該システム制御内の他のリクエストより
も高い優先順位であり得る。同様に、タイマ・リクエス
トは高優先順位チエーン、及びバツクグランド・リクエ
スト等々よりも高い優先順位であり得る。チエーン・リ
クエストは、他のリクエストがそれらを越えた優先順位
を持つていたために一時的にテーブルされたリクエスト
である。斯かるテーブルされたリクエストは、チエーン
・スタツク（レジスタ）内に置かれ、それはフアストイ
ン、ラストアウト基準（Ａｆｉｒｓｔ−１ｎ，１ａｓｔ
−０ｕｔｂａｓｉｓ）で全てのエントリがサービスされ
るのを許す。第６図のプロツク図を参照すると、スタツ
ク・アドレス・レジスタ２２８（第３図から）の出力が
レジスタ・スタツク２３６のアドレス入力として役立つ
ことが理解されよう。

このスタツタ・アドレス・レジスタ内に蓄積された番号
（ぞの番号は最高優先順位のライン・モジユールからの
ベクトル・リクエスト・ワードに三つの発生されたビツ
ビ１０１”を加えたものである）は、該レジスタ・スタ
ツク内に蓄積された情報の部分を同定し、そしてそれは
ソース・バス２３８に送られる。レジスタ・スタツタ２
３６の装備は商業的に入手可能な双極ＲＡＭの使用によ
つて達成される。レジスタ・スタツタ２３６にそれから
データを読取るべきこと（それにデータを書込むべきこ
とに対抗して）を指示する適当な制御信号が、リクエス
ト信号が接偶され、且つ可能化ベクトル信号が生ずる（
第５図のタイミング図参照）ときは常に選択論理２３４
によつて発生される。斯くて、該レジスタ・スタツクが
読取りモードに置かれると、特定のアドレスに蓄積され
たデータは、アドレス信号がレジスタ・スタツクのアド
レス入力ラインに現われるや否や１８出力ライン６０２
上に現われる。レジスタ・スタツク２３６から、このリ
クエストされたサービス・ルーチンのマイタロアドレス
は、ソース・バス（マルチプレクサ）２３８を通じてＤ
保持レジスタ２４０に送られる。

レジスタ・スタツク２３６の１８出力ラインの内の二つ
はパリテイ・ビツトであり、それらはソース・バス２３
８を通じてＤ保持レジスタ２４０に送られないことを第
６図から理解されたい。このソース・バス２３８は、在
来Ｑ８ライン・トウ・１ライン・データ・セレクタ／マ
ルチプレクサを使用することによつて、本発明の好適な
具体例に於て装備される。

それらの適切な動作のために要求される唯一の信号は、
８入力ソースの何れが選択されるべきかを特定する３選
択入力である。ソース・バス（マルチプレクサ）２３８
を制御するのに用いられるこのセレクタ入力は選択論理
２３４によつて発生される。該レジスタ・スタツクの制
御信号の場合にそうであつたように、これらの選択信号
は、リクエスト信号が接偶され、且つ可能化ベクトル信
号が生じたときは常に、在来の論理技術を用いて発生さ
れる。Ｄ保持レジスタ２４０は、例えば四つのクオード
Ｄフリツプ・フロツプを用いて装備される。

斯かる四つの装置は１６ビツトのデータを保持する容量
を与える。入力データは位相１クロツク信号の前縁でそ
の出力に移送される（第５図参照）。第６図が示すよう
に、Ｄ保持レジスタ２４０の出力は、システム制御の様
々な素子に接続されている。例えば、或る応用に関して
はマイクロプロセツサはデータを受け入れるが、データ
がライン・モジユールに送られるような他の応用に関し
てはそのデータはライン・モジユール・バス・トランシ
ーバ（図示せず）によつて受け入れられ、そしてそれは
ライン・モジユール・データ・バス２０８によつてそれ
をライン・モジユールに送る。しかし乍ら、システム制
御が遂行する次のマイクロルーチンのマイクロアドレス
をＤ保持レジスタが含む場合には、こ＼に開示された本
発明の場合がそうであるが、そのデータは常にマイクロ
シーケンサ２４２によつて受け入れられる。このマイク
ロシーケンサは、所望のマイクロルーチンの最初のマイ
クロインストラクシヨンが位置づけられているマイクロ
ストアレンジ２４４に於ける開始位置を見出すのに、こ
のアドレスを用いる。そして、その名が暗示しているよ
うに、このマイクロシーケンサが所望のルーチンの開始
位置←旦知ると、それは該マイクロル一Ｊンを完了する
のに必要なマイクロインストラクシヨンの全てを遂行す
る。システム制御が実行することを要求されている様々
なインストラクシヨンを取り出して実行するためにマイ
クロシーケンサによつて用いられた方法は標準的なマイ
クロプロセツサ技術に相当する。従つて、当該技術に熟
達したものは、Ｄ保持レジスタ２４０に蓄積されたマイ
クロアドレスに従つて動作するマイクロプロセツサを所
望の態様で装備することができよう。第６図は、この目
的を達成するのに用いられ得る一つの配列を示しており
、本発明の好適な具体例がそれと共に用いられるシステ
ムに於て用いられた配列を示している。第６図に於ては
、市場で入手可能な三つの４ビツト２９０９型マイクロ
プログラム・シーケンサ集積回路（モトローラ、アドバ
ンスト・マイクロ・デバイシズ及び他の製造業者から入
手し得る）を用いて装備されている。このマイクロシー
ケンサ２４２は、マイクロストアレイジ・メモリ２４４
、マイクロレジスタ保持回路６１０、及びジアップ制御
及びシーケンサ選択回路６０８と共に作用する。マイク
ロストアレイジ２４４は１０２４ワードのＰＲＯＭと１
０２４ワードのＲＡＭとよりなり、各ワードは１８ビツ
ト長である。このＰＲＯＭ部分はＳｉｇｎｅｔｉｃｓ社
製のＮ８２５ｌ３６の如き５箇の商業的に入手可能な１
０２４Ｘ４双極ＰＲＯＭを用いて装備される。このＲＡ
Ｍ部分は、Ｓｉｇｎｅｔｉｃｓ社製の９３４１５の如き
１８個の商業的に入手可能な１０２４×１双極静止ＲＡ
Ｍ（ＢｉｐＯｌａｒｓｔａｔｉｃｋｇ、Ｍｓ）を用いて
装備され得る。マイクロレジスタ保持回路６１０は、マ
イクロインストラクシヨンが実行されつ＼ある間、それ
を保持するために用いられるレジスタである。

最後に、ジアップ制御及びシーケンサ選択回路６０８は
、次のインストラクシヨンについてのシーケンサの動作
を決定するために用いられる。マイクロインストラクシ
ヨン入力６０９に加えて、他の入力６１２は状態コード
及び外部ジアップ信号を含む。その出力は二つの符号化
されたビツトを含み、それらはマイクロシーケンサ２４
２内に位置づけられた内部マルチフッブザ６１４を制御
する。このジアップ制御及びシーケンス選択回路の装備
は、商業的に入手可能なり型フリツプ・フロツプ及びそ
れに調和した論理ゲートを用いて達成される。こ＼に開
示された発明はその特定の具体例及び応用によつて記述
されて来たが、当業技術者によつてなされ得る多くの改
変がある。

従つて前記特許請求の範囲内に於て、本発明はこ＼に詳
細に記述されたものとは別の態様で実施し得ることが理
解さるべきである。

【図面の簡単な説明】

第１図は、本発明の好適な具体例が内蔵されたマスター
・ワークステーシヨンの絵画的な図である。 第２図は、本発明を含んでいる主要素子のプロツク図で
ある。第３図は、ライン・モジユール・アドレスを発生
し、該ベクトル・リクエスト信号を該スタツク・アドレ
ス・レジスタにゲートする第２図の回路の部分のより詳
細な図である。第４図は、第３図の優先順位符号化論理
ユニツトに関する例示的な回路を示す。第５図は、主要
な信号と第３図に関連した事象が生ずる順序を示すタイ
ミング・シーケンス図である。第６図は、マイクロイン
ストラクシヨンを探し出し、それをマイクロシーケンサ
に送る第２図の回路の部分のより詳細な図である。符号
の説明、１００：マスタ一・ワークステーシヨン、１０
１：デスタ型スタンド、１０２：キーボード・アツセン
ブリ、１０３：ＣＲＴデイスプレイ、１０４：デイスケ
ツト駆動手段、２００ａ〜２００ｐ：ライン・モジユー
ル、２０２：接続網、２０４ａ〜２０４ｐ：リタエスト
・ライン、２０６：ポート番号バス、２０８：データ・
バス、２１０：クロツク・ライン、２２０：システム制
御、２２２：優先順位符号化論理ユニツト、２２４：ポ
ート・レジスタ、２２６：ジユネレータ・タイミング回
路、２２８：スタツク・アドレス・レジスタ、２３０：
プロツク、２３２：スタツク・アドレス・レジスタ・マ
ルチプレタサ、２３４：選択論理、２３６：レジスタ・
スタツク、２３８：ソース・バス（マルチプレクサ）、
２４０：Ｄ保持レジスタ、２４２：マイクロシーケンサ
、２４４：マイクロストアレイジ、２４６：プロセツサ
・バス、２５０：メイン・メモリ、２５４：マイクロプ
ロセツサ、３０２，３０４：マルチプレクサ、３０５：
選択ライン、３０６：ポート番号ビツト、３０７：蓄積
マルチプレタサ、３２４ｂ：マルチプレクサ、３２６：
蓄積素子、３３０：入力ライン、４０２ａ，４０２ｂ：
８ライン・トウ・３ライン優先順位符号化論理、４０４
ｂ：可能化入力、４０６ａ：可能化出力、４０８：ＧＳ
出力、４１０ａ，４１０ｂ：出力ライン、４１２ａ，４
１２ｂ，４１２ｃ：ＮＡＮＤゲート、６０２：１８出力
ライン、６０８：シーケンサ選択回路、６０９：マイク
ロインストラタシヨン入力、６１０：マイタロレジスタ
保持回路、６１２：入力、６１４：内部マルチプレクサ
。

Claims (1)

1. 【特許請求の範囲】 １ 複数の周辺装置からのリクエストをサービスする処
   理手段が設けられており、ここにおいてそれぞれの周辺
   装置は、サービスをリクエストする際に周辺装置からリ
   クエスト信号を送るためそれぞれ１つのリクエストライ
   ンを有し、かつそれぞれの周辺装置は、周辺装置を識別
   する装置アドレスと可能化ベクトル信号に応答して、周
   辺装置からリクエストすべきサービスを表わすベクトル
   リクエスト信号を形成する装置において、リクエストラ
   インに接続された優先論理手段が設けられており、この
   優先論理手段は、１つまたはそれ以上のリクエストライ
   ンを介して受信したリクエスト信号に応答して、サービ
   スをリクエストしている周辺装置のうち最高の優先順位
   を有するものを表わす装置アドレス信号を形成し、周期
   的に可能化ベクトル信号を形成する手段が設けられてお
   り、装置アドレス信号と可能化ベクトル信号を周辺装置
   に供給する手段が設けられており、周辺装置からリクエ
   ストされたサービスに適合した動作を定義するインスト
   ラクションを蓄積する蓄積手段が設けられており、これ
   らインストラクションを蓄積した蓄積手段内の位置を表
   わすアドレス情報を蓄積するレジスタスタック手段が設
   けられており、それぞれベクトルリクエスト信号に応答
   してインデックス信号を形成する手段が設けられており
   、これらインデックス信号は、アドレス情報を含んだレ
   ジスタスタック手段内の位置を表わし、このアドレス情
   報は、リクエストベクトルのリクエストをサービスする
   インストラクションを蓄積した蓄積手段内の位置を表わ
   し、かつインデックス信号を処理手段に供給する手段が
   設けられていることを特徴とする、データ処理装置に於
   ける周辺装置からのリクエスト信号を受信し、サービス
   する装置。 ２ 優先論理手段が、リクエストを行つている周辺装置
   の中から最高の優先順位を持つた１つのものを表わす装
   置アドレスデータワードを生じる符号化手段を有し、こ
   の装置アドレスデータワードを一時的に蓄積するレジス
   タ手段、および装置アドレスデータワードを周辺装置に
   与える手段を有する、特許請求の範囲第１項記載の装置
   。 ３ ベクトルリクエスト信号が多ビットデータワードを
   含み、またインデックス信号形成手段が、固定２進デー
   タワードを供給する手段、固定２進データワードと各ベ
   クトルリクエスト多ビットデータワードの少なくとも一
   部とを結合してインデックス信号ワードを形成する手段
   、および、インデックス信号ワードを一時的に蓄積する
   スタックアドレスレジスタ手段を有し、またアドレス情
   報が、固定２進データワードビットによつて特定された
   位置の範囲内でレジスタスタック手段に蓄積される、特
   許請求の範囲第１項記載の装置。