JPS59142627A - Transmission system of system control signal - Google Patents
Transmission system of system control signalInfo
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- JPS59142627A JPS59142627A JP1680583A JP1680583A JPS59142627A JP S59142627 A JPS59142627 A JP S59142627A JP 1680583 A JP1680583 A JP 1680583A JP 1680583 A JP1680583 A JP 1680583A JP S59142627 A JPS59142627 A JP S59142627A
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- reset
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
Abstract
Description
【発明の詳細な説明】
この発明は、複数の通信処理装置をコネクタ接続してな
るシステムにおいて、相互にシステム制御信号を転送す
るシステム制御信号の伝送方式に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a system control signal transmission method for mutually transferring system control signals in a system in which a plurality of communication processing devices are connected by connectors.
従来、かかる通信処理装置におけるシステム制御信号は
データとして送受信されておシ、従って、受信した側は
このデータを解析し、その処理内容を実行することにな
る。しかしながら、システムの制御信号をデータとして
送受信することは、受は側装置のランダムアクセスメモ
リのプログラムが暴走した場合には１．その制御信号の
解析ができず、システム制御が不可能になることを意味
している。Conventionally, system control signals in such communication processing devices are transmitted and received as data, and therefore, the receiving side analyzes this data and executes the processing contents. However, transmitting and receiving system control signals as data is difficult if the program in the random access memory of the receiving device goes out of control. This means that the control signal cannot be analyzed and system control becomes impossible.
例えば、第１図は、従来のシステム構成及びその接続関
係を示し、通信処理装置Ａから通信処理装置Ｂにシステ
ムリセットを指示する例である。For example, FIG. 1 shows a conventional system configuration and its connection relationship, and is an example in which communication processing device A instructs communication processing device B to reset the system.
この通信処理装置Ａ％Ｂは共にマイクロプロセッサＭＰ
がメインメモリＭＭに書かれているプログラムを実行す
る事によって通信処理を行なうものである。即ち、通信
処理袋ｆｉＡは、システムリセットを指示するデータを
非同期送受信回路ＵＡＲＴ １、ライントライバＤ１コ
ネクタＣ１，ｅｌｌを介してデータ通信回線（インター
７エースケーブル）Ｌに送出する。コネクタＣ４、Ｃａ
、ラインレシーバＲを介して受信した通信処理装置Ｂ
はこれを解析し、マイクロプロセッサＭＰｇのリセット
を行なっていた、即ち、通信処理装置Ｂはマイクロプロ
セッサＭＰａによりメモリＭＭＢへのアクセス番地をＯ
にもどし、初期設定を行なうような処理をしている。Both communication processing devices A%B are microprocessors MP.
The communication processing is performed by executing a program written in the main memory MM. That is, the communication processing bag fiA sends data instructing system reset to the data communication line (inter7 ace cable) L via the asynchronous transmitting/receiving circuit UART1, line driver D1 connector C1, ell. Connector C4, Ca
, communication processing device B received via line receiver R
analyzed this and reset the microprocessor MPg. In other words, the communication processing device B resets the access address to the memory MMB by the microprocessor MPa.
It performs processing such as restoring the settings and performing initial settings.
しかしながら、通信処理装置ｌＢ側内でプログラムが暴
走した場合には、データを解析することができず、従っ
てシステム制御が不可能になる欠点があった。However, if the program runs out of control within the communication processing device IB, the data cannot be analyzed and therefore system control becomes impossible.
第３図は従来のコネクタ（第１図のＣ１−Ｃりにおける
端子の割付けの例を示す。左側は信号名、右側にピン番
号をつけて相互接続する状態を示している。FIG. 3 shows an example of terminal assignment in a conventional connector (C1-C in FIG. 1).The left side shows signal names, and the right side shows pin numbers to show how they are interconnected.
この発明は従来の上記事情に鑑みてなされたものであり
、従ってこの発明の目的は、かかる従来の欠点を解決す
ること、即ちプログラムが暴走してもシステム制御を可
能にする新規なシステム制御信号伝送方式を提供するこ
とにある。The present invention has been made in view of the above-mentioned conventional circumstances, and therefore, an object of the present invention is to solve such conventional drawbacks, that is, to provide a new system control signal that enables system control even if a program runs out of control. The goal is to provide a transmission method.
上記目的を達成する為に、この発明のシステム制御信号
伝送方式は、インターフェースで接続し九通信処理装置
のリセットを行なうにあたり、各処理装置はシステムリ
セット指示回路とライントライバ及び／又はラインレシ
ーバを有し、且つ前記インターフェース接続部の未使用
端子にシステムリセット指示端子を割りつけ、システム
のリセット信号を他の制御信号の転送と共に行なうこと
を特徴としている。In order to achieve the above object, the system control signal transmission method of the present invention connects nine communication processing devices via an interface, and each processing device has a system reset instruction circuit, a line driver, and/or a line receiver. The present invention is characterized in that a system reset instruction terminal is assigned to an unused terminal of the interface connection section, and a system reset signal is transferred together with other control signals.
次にこの発明をその好ましい一実施例について第２図と
第４図にもとすき具体的に説明する。Next, a preferred embodiment of the present invention will be explained in detail with reference to FIGS. 2 and 4.
第２図はこの発明の一実施例を示すブロック構成図であ
る。図において、参照符号Ａ、Ｂは通信処理袋＠を示し
、特に、通信処理装置Ａは内部バスにシステムリセット
指示フリップフロップ回路Ｆとラインドライブ回路１）
ｓを有し、且つ通信処理袋［ＢはマイクロプロセッサＭ
Ｐａのリセット端子Ｒ８Ｔを駆動するラインレシーバＲ
３を有し、該ラインレシーバＲｉはコネクタＣ６に接続
されている。このＡ側、Ｂ側の通信処理装置ともコネク
タ端子は従来の端子割付けでは未使用であった端子へ割
りつけている。同、第２図中ｆＶ１１Ｖｉｚ 、 ＮＪ
Ｍｍは主メモリ、ＭＰＩ 、 ＭＰａはマイクロプロセ
ッサ、ＵＡＲＴＩ ＳＵＡＲＴｇは非同期送受信回路、
Ｃ１−％−Ｃ４は２５ビンのコネク ３−
タ、Ｄｌはライントライバ、Ｒ＋１はラインレシーバを
それぞれ示す。FIG. 2 is a block diagram showing an embodiment of the present invention. In the figure, reference symbols A and B indicate communication processing bags @, and in particular, communication processing device A instructs the internal bus to reset the system by flip-flop circuit F and line drive circuit 1).
s, and a communication processing bag [B is a microprocessor M
Line receiver R that drives reset terminal R8T of Pa
3, and the line receiver Ri is connected to connector C6. The connector terminals of both the A-side and B-side communication processing devices are allocated to unused terminals in the conventional terminal allocation. Same, fV11Viz in Figure 2, NJ
Mm is the main memory, MPI, MPa is the microprocessor, UARTI SUARTg is the asynchronous transmitting/receiving circuit,
C1-%-C4 represents a 25-bin connector, Dl represents a line driver, and R+1 represents a line receiver.
第４図にこの発明の端子割りっけの例を示す。FIG. 4 shows an example of terminal splitting according to the present invention.
通信処理装置人が通信処理装置Ｂにシステムリセットを
指示する場合には、通信処理装置Ａはリセット指示フリ
ツブフルツブＦを１″にする。このフリップフロップＦ
の出力は、第４図に示す端子割りっけの例に示すような
コネクタＣｘ、Ｃｔａの２２ピンとコネクタＣ＋＋、Ｃ
ａの２３ビンを通して通信処理装置Ｂで受信される。通
信処理装置ＢのラインレシーバＲ１１により受信された
信号１１″はマイクロプロセッサＭＰ＄＋をリセットす
る。その結果、マイクロプロセッサＭＰｍは０番地から
の初期設定プログラムを実行して初期設定を行ない待機
状態になる。When the communication processing device person instructs the communication processing device B to reset the system, the communication processing device A sets the reset instruction flip-flop F to 1''.
The output is from the 22 pins of connectors Cx and Cta and the connectors C++ and C as shown in the example of terminal allocation shown in Figure 4.
It is received by communication processing device B through 23 bins of a. The signal 11'' received by the line receiver R11 of the communication processing device B resets the microprocessor MP$+.As a result, the microprocessor MPm executes the initial setting program from address 0, performs initial settings, and enters the standby state. Become.
この発明は以上の如く構成され、作用するものであシ、
この発明によれば、マイクロプロセッサ■ｈのプログラ
ムが暴走していてもシステム制御信号を伝えることがで
き、システムリセットの実行に容易に対処することがで
きる。即ちシステム ４−
の安定化、電源の無効消費などを防ぐ効果がある。This invention is constructed and operates as described above.
According to the present invention, even if the program of the microprocessor 1h runs out of control, a system control signal can be transmitted, and it is possible to easily deal with the execution of a system reset. In other words, it has the effect of stabilizing the system 4- and preventing invalid power consumption.
以上この発明をその好ましい一実施例について説明した
が、それは単なる例示的なものであり、ここで説明され
た上記実施例によってのみ本願発明が限定されるもので
はなく、その範囲内における種々の変形、変更を含むこ
とは勿論である。例えば、上記実施例においては、通信
処理装置Ａを送信側に、通信処理装置Ｂを受信側にして
説明したが、これを逆としてもよいし、又、通信処理装
置Ａ、Ｂ共に送信部、受信部の両機能を備えることもで
きるし、その力が一般的である。更に又、システムリセ
ット指示回路としてこの実施例ではフリップフロップ回
路が用いられているが、代りにモノステーブルマルチバ
イブレータ、その他を使用してもよいことは明らかであ
る。Although this invention has been described above with respect to one preferred embodiment thereof, it is merely an example, and the present invention is not limited only to the above-mentioned embodiment described herein, and various modifications can be made within the scope thereof. , of course, including changes. For example, in the above embodiment, communication processing device A is described as being on the transmitting side and communication processing device B as being on the receiving side, but this may be reversed. It is also possible to have both functions of a receiving section, and that power is common. Furthermore, although a flip-flop circuit is used as the system reset instruction circuit in this embodiment, it is clear that a monostable multivibrator or the like may be used instead.
第１図は従来の通信処理装置の構成図、第２図はこの発
明の一実施例を示すブロック構成図、第３図は従来のコ
ネクタビン端子側多つけの例を示す図、第４図はこの発
明の端子割りっけの例を示す図である。
ＡＳＢ・・−通信処理装置、Ｌ１１ψ・インターフェー
ス、Ｆ・・・システムリセット指示回路（フリツプフ四
ツブ）、Ｄ・・−ライントライバ、Ｒ・・・ラインレシ
ーバ、Ｃ１〜Ｃ４働・・コネクタ、ＵＡＲＴＩ 、 Ｕ
ＡＲＴ２−−−非同期送受信回路、ＭＰＩ。
ＭＰｇ・・・マイクロプロセッサ、ｌｌＪＭｘ 、ＭＭ
＊・・・メインメモリ
特許出願人 日本電気株式会社
代 理 人 弁理士 熊谷雄太部
第１図
７−
Ａ ４！ＩＩ ８４
６！’ＩＡ ４＃ＩＩ
Ｂ ４ｆｌｌ＋第４
図Fig. 1 is a block diagram of a conventional communication processing device, Fig. 2 is a block diagram showing an embodiment of the present invention, Fig. 3 is a diagram showing an example of a conventional connector bin with multiple terminals attached, and Fig. 4. FIG. 2 is a diagram showing an example of terminal division according to the present invention. ASB...-Communication processing device, L11ψ/interface, F...System reset instruction circuit (four flip-flops), D...-Line driver, R...Line receiver, C1 to C4 working...Connector, UARTI , U
ART2---Asynchronous transmitter/receiver circuit, MPI. MPg...Microprocessor, llJMx, MM
*...Main memory patent applicant NEC Corporation Representative Patent attorney Yutabe Kumagai Figure 1 7-A 4! II 84
6! 'IA 4#II
B 4fll + 4th
figure
Claims (1)
スで相互に接続するシステムにおいて、システムリセッ
ト指示回路とライントライバ及び／又はラインレシーバ
をそれぞれの通信処理装置に備え、且つ前記インターフ
ェース接続部の未使用端子にシステムリセット指示端子
を割シつけ、システムのリセット信号を他の制御信号の
転送とともに送信することを特徴とするシステム制御信
号伝送方式。In a system in which two or more communication processing devices are interconnected by a data communication interface, each communication processing device is provided with a system reset instruction circuit and a line driver and/or a line receiver, and the interface connection portion is unused. A system control signal transmission method characterized in that a system reset instruction terminal is assigned to a terminal and a system reset signal is transmitted together with other control signals.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1680583A JPS59142627A (en) | 1983-02-02 | 1983-02-02 | Transmission system of system control signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1680583A JPS59142627A (en) | 1983-02-02 | 1983-02-02 | Transmission system of system control signal |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59142627A true JPS59142627A (en) | 1984-08-15 |
Family
ID=11926364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1680583A Pending JPS59142627A (en) | 1983-02-02 | 1983-02-02 | Transmission system of system control signal |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59142627A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1983
- 1983-02-02 JP JP1680583A patent/JPS59142627A/en active Pending
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