JPS59116989A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS59116989A JPS59116989A JP57232404A JP23240482A JPS59116989A JP S59116989 A JPS59116989 A JP S59116989A JP 57232404 A JP57232404 A JP 57232404A JP 23240482 A JP23240482 A JP 23240482A JP S59116989 A JPS59116989 A JP S59116989A
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- JP
- Japan
- Prior art keywords
- cpu
- circuit
- ram
- refresh
- refreshes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は情報処理装置に関する。
従来、マイクロ・コンピュータにおける主記憶装置とし
てはダイナミックＲＡＭが広く使用されている。しかし
ながらダイナミックＲＡＭはリフレッシュの必要性を有
している。従来方式によるリフレッシ−動作の一例を第
１図を用いて説明する。
てはダイナミックＲＡＭが広く使用されている。しかし
ながらダイナミックＲＡＭはリフレッシュの必要性を有
している。従来方式によるリフレッシ−動作の一例を第
１図を用いて説明する。
リフレッシュ動作はメモリ・リフレッシュ回路９によっ
て行なわれる。メモリ・リフレッシュ回路９はリフレッ
シ−・コントロール回路６とカウンタ７によって構成さ
れている。リフレッシュ・コントロール回路６の制御に
よってマルチプレクサ５は入力としてリフレッシュ番地
を示すカウンタ７の出力を選択し、ＲＡＭ２にリフレッ
シ一番地を出力する。ＲＡＭ２はリフレッシュ番地によ
り指定されたメモリ・セル上のデータをリフレッシュす
る。一方、ＣＰＵＩの命令はＲＡＭＺ上に格納されてい
る。従って、ＣＰＵＩは命令を実行するためには命令を
ＲＡＭＺ上から読まなければならない。すなわちＣＰＵ
１は実行する命令が格納されている番地をアドレス・バ
ス４に出力する。この時マルチプレクサ５は入力として
アドレス・バス４を選択しており、命令が格納されてい
る番地ｔＲＡＭ２へ出力する。番地で指定されたＲＡＭ
２上の命令がデ−タ・バス３上へ出力され、ＣＰＵＩは
その命令を読み出し、解読し、そして命令を実行する。
て行なわれる。メモリ・リフレッシュ回路９はリフレッ
シ−・コントロール回路６とカウンタ７によって構成さ
れている。リフレッシュ・コントロール回路６の制御に
よってマルチプレクサ５は入力としてリフレッシュ番地
を示すカウンタ７の出力を選択し、ＲＡＭ２にリフレッ
シ一番地を出力する。ＲＡＭ２はリフレッシュ番地によ
り指定されたメモリ・セル上のデータをリフレッシュす
る。一方、ＣＰＵＩの命令はＲＡＭＺ上に格納されてい
る。従って、ＣＰＵＩは命令を実行するためには命令を
ＲＡＭＺ上から読まなければならない。すなわちＣＰＵ
１は実行する命令が格納されている番地をアドレス・バ
ス４に出力する。この時マルチプレクサ５は入力として
アドレス・バス４を選択しており、命令が格納されてい
る番地ｔＲＡＭ２へ出力する。番地で指定されたＲＡＭ
２上の命令がデ−タ・バス３上へ出力され、ＣＰＵＩは
その命令を読み出し、解読し、そして命令を実行する。
すなわち、リフレッシュ動作の間ＣＰＵはＲＡＭ上より
命令を読出し、実行することは不可能であり、実際には
ＣＰＵは待ち状態でリフレッシュ動作の完了を待ってい
る。従って、ＣＰＵの実働率の低下を招くという欠点が
あった。
命令を読出し、実行することは不可能であり、実際には
ＣＰＵは待ち状態でリフレッシュ動作の完了を待ってい
る。従って、ＣＰＵの実働率の低下を招くという欠点が
あった。
本発明は上記欠点を除去し、ＣＰＵ１待ち状態にするこ
となくりフレッシュ動作が可能であり、ＣＰＵの実働率
を向上させた情報処理装置を提供するものである。
となくりフレッシュ動作が可能であり、ＣＰＵの実働率
を向上させた情報処理装置を提供するものである。
本発明の情報処理装置は、ＣＰＵと、該ＣＰＵの命令を
記憶しているＲＯＭと、データを記憶するためのダイナ
ミックＲＡＭと、該ダイナミックＲＡＭをリフレッシュ
するメモリ・リフレッシュ回路と、前記ＣＰＵの前記Ｒ
ＯＭ選択時に前記ダイナミックＲＡＭ ’ｚリフレッシ
ュするように前記ダイナミックＲＡＭ’ｉ前記ＣＰＵか
ら遮断する遮断回路とを含んで構成される。
記憶しているＲＯＭと、データを記憶するためのダイナ
ミックＲＡＭと、該ダイナミックＲＡＭをリフレッシュ
するメモリ・リフレッシュ回路と、前記ＣＰＵの前記Ｒ
ＯＭ選択時に前記ダイナミックＲＡＭ ’ｚリフレッシ
ュするように前記ダイナミックＲＡＭ’ｉ前記ＣＰＵか
ら遮断する遮断回路とを含んで構成される。
次に、本発明の実施例について図面を用いて説明する。
第２図は本発明の一実施例のブロック図、第３図は第２
図に示すＣＰＵのマシンサイクルを説明するための図で
ある。
図に示すＣＰＵのマシンサイクルを説明するための図で
ある。
第２図において、１１はＣＰＵであり、例えば第３図に
示すようにマシン・サイクルの第１マシン・ステートＳ
１では命令の読出しを行い、第２マシン・ステートＳ２
ではＳｌで得た命令の解読全行う。
示すようにマシン・サイクルの第１マシン・ステートＳ
１では命令の読出しを行い、第２マシン・ステートＳ２
ではＳｌで得た命令の解読全行う。
第３．４．５マシン轡ステート８３ ＋ ８４ ｒ ８
５ではＳ２で解読された命令の実行がなをれる。１２は
データを記憶するためのダイナミックＲＡＭである。２
０はＣＰＵ１１の命令を格納するためのＲＯＭである。
５ではＳ２で解読された命令の実行がなをれる。１２は
データを記憶するためのダイナミックＲＡＭである。２
０はＣＰＵ１１の命令を格納するためのＲＯＭである。
ＲＡＭ１２及びＲＯＭ２０の記憶番地はアドレス・バス
１４で指定され、指定されたＲＡＭ１２及びＲＯＭ２０
の記憶番地の内容はデータ・パス１３全通して、ＣＰＵ
１１とデータ、命令のやりとＣｔ−行う。２２はＲＡＭ
１２をＣＰＵＩＩ及びＲＯＭ２０から遮断するための遮
断回路であり、マルチプレクサ１５及びバッファ２１に
よって構成されている。１９はＲＡＭ１２′ｆｒ、リフ
レッシュするための回路であり、リフレッシュ・コント
ロール回路１６及び力６ンタ１７によって構成されてい
る。１５はアドレス・バス１４と、リフレッシュのため
のカラン夛１７の出力とを切換えるためのマルチプレク
サであり、リフレッシュ・コントロール回路１６によっ
て制御される。２１はＲＡＭ１２とデータ・バス１３１
接続するためのバッファであり、リフレッシュ−コント
１’−ル回路１６によって制御される。リフレッシュ・
コントロール回路１６は、例えばＣＰＵＩＩの第１およ
び第２マシン・ステートラ検出し、カウンタ１７．マル
チプレクサ１５．バッファ２１に指示するための制御回
路である。１７はリフレッシュする記憶番地を指示する
ためのカウンタである。
１４で指定され、指定されたＲＡＭ１２及びＲＯＭ２０
の記憶番地の内容はデータ・パス１３全通して、ＣＰＵ
１１とデータ、命令のやりとＣｔ−行う。２２はＲＡＭ
１２をＣＰＵＩＩ及びＲＯＭ２０から遮断するための遮
断回路であり、マルチプレクサ１５及びバッファ２１に
よって構成されている。１９はＲＡＭ１２′ｆｒ、リフ
レッシュするための回路であり、リフレッシュ・コント
ロール回路１６及び力６ンタ１７によって構成されてい
る。１５はアドレス・バス１４と、リフレッシュのため
のカラン夛１７の出力とを切換えるためのマルチプレク
サであり、リフレッシュ・コントロール回路１６によっ
て制御される。２１はＲＡＭ１２とデータ・バス１３１
接続するためのバッファであり、リフレッシュ−コント
１’−ル回路１６によって制御される。リフレッシュ・
コントロール回路１６は、例えばＣＰＵＩＩの第１およ
び第２マシン・ステートラ検出し、カウンタ１７．マル
チプレクサ１５．バッファ２１に指示するための制御回
路である。１７はリフレッシュする記憶番地を指示する
ためのカウンタである。
次にこの実施例の動作について説明する。
ＣＰＵＩＩは、例えば第３図に示すようなタイミングで
動作するとすれば、ＣＰＵＩＩのマシン−サイクルの第
１マシン・ステートＳ１において、ＣＰＵは実行すべき
命令の記憶されている番地をアドレス・バス１４に送り
ＲＯＭ２０より命令をデータ・バス１３を通して読出す
。第２マシン・ステートＳ２においてＣＰＵはＳｌで得
られた命令を解読する。一方、メモリ・リフレッシュ回
路１９はリフレッシュ・コントロール回路１６が８１，
５２ｔｌ−検出すると、ＲＡＭ１２のリフレッシュ動作
を行う。
動作するとすれば、ＣＰＵＩＩのマシン−サイクルの第
１マシン・ステートＳ１において、ＣＰＵは実行すべき
命令の記憶されている番地をアドレス・バス１４に送り
ＲＯＭ２０より命令をデータ・バス１３を通して読出す
。第２マシン・ステートＳ２においてＣＰＵはＳｌで得
られた命令を解読する。一方、メモリ・リフレッシュ回
路１９はリフレッシュ・コントロール回路１６が８１，
５２ｔｌ−検出すると、ＲＡＭ１２のリフレッシュ動作
を行う。
その時の各回路の動作は、マルチプレクサ１５はリフレ
ッシュ・コントロール回路１６の制御によりカウンタ１
７からの出力を選択し、バッファ２１はＲＡＭ１２とデ
ータ・バス１３を遮断する。また、カウンタ１７はリフ
レッシ−・コントロール回路１６によって制御されるリ
フレッシュ番地を示している。そして、ＲＡＭ１２はり
フレッシュ番地をマルチプレクサ１５より受取り、その
メモリ・セルをリフレッシュする。第３．４．５マシン
・ステートｓ３．ｓ、、ｓ５において、ＣＰＵ１１はＳ
２で解読された命令を実行する。この時リフレッシュ・
コントロール回路１６はＳ、、 Ｓ、、 Ｓ５を検出し
、マルチプレクサ１５はアドレス・バス１４ｔ−選択ス
るようニ、バッファ２１はＲＡＭ１２とデータ・バス１
３を接続するように制御する。
ッシュ・コントロール回路１６の制御によりカウンタ１
７からの出力を選択し、バッファ２１はＲＡＭ１２とデ
ータ・バス１３を遮断する。また、カウンタ１７はリフ
レッシ−・コントロール回路１６によって制御されるリ
フレッシュ番地を示している。そして、ＲＡＭ１２はり
フレッシュ番地をマルチプレクサ１５より受取り、その
メモリ・セルをリフレッシュする。第３．４．５マシン
・ステートｓ３．ｓ、、ｓ５において、ＣＰＵ１１はＳ
２で解読された命令を実行する。この時リフレッシュ・
コントロール回路１６はＳ、、 Ｓ、、 Ｓ５を検出し
、マルチプレクサ１５はアドレス・バス１４ｔ−選択ス
るようニ、バッファ２１はＲＡＭ１２とデータ・バス１
３を接続するように制御する。
以上説明したように、本発明によれば、ＣＰＵ’を待ち
状態にすることはなくリフレッシュ動作が可能である。
状態にすることはなくリフレッシュ動作が可能である。
従って、ＣＰＵの実働率はリフレッシュ動作により低下
させられることはなく、高い実働率で動作させることの
できる情報処理装置が得られるのでその効果は太きい。
させられることはなく、高い実働率で動作させることの
できる情報処理装置が得られるのでその効果は太きい。
第１図は従来の情報処理装置の一例の主要部のブロック
図、第２図は本発明の一実施例のブロック図、第３図は
第２図に示すＣＰＵのマシンサイクルを説明するための
図である。 １．１１・・・・・・ＣＰＵ、２．１２・・・・・・Ｒ
ＡＭ、 ３．１３・・・・・・データ・バス、４．１
４・・・・・・アドレス・バス、５．１５・・・・・・
マルチプレクサ、６．１６・・・・・リフレッシュ・コ
ントロール回路、７．１７・・・・・カウンタ、９．１
９・・・・・・メモリ・リフレッシュ回路、２０・・・
・・・ＲＯＭ。 ２１・・・・・・バッファ、２２・・・・・・遮断回路
。 ：！ＦＯ，／ 閉 ＝５２３
図、第２図は本発明の一実施例のブロック図、第３図は
第２図に示すＣＰＵのマシンサイクルを説明するための
図である。 １．１１・・・・・・ＣＰＵ、２．１２・・・・・・Ｒ
ＡＭ、 ３．１３・・・・・・データ・バス、４．１
４・・・・・・アドレス・バス、５．１５・・・・・・
マルチプレクサ、６．１６・・・・・リフレッシュ・コ
ントロール回路、７．１７・・・・・カウンタ、９．１
９・・・・・・メモリ・リフレッシュ回路、２０・・・
・・・ＲＯＭ。 ２１・・・・・・バッファ、２２・・・・・・遮断回路
。 ：！ＦＯ，／ 閉 ＝５２３
Claims (1)
- ＣＰＵと、該ＣＰＵの命令を記憶しているＲＯＭと、デ
ータを記憶するた′めのダイナミックＲＡＭと、該ダイ
ナミックＲＡＭ ｆ：リフレッシュするメモリ・リフレ
ッシュ回路と、前記ＣＰＵの前記ＲＯＭ選択時に前記ダ
イナミックＲＡＭｔリフレッシュするように前記ダイナ
ミックＲＡＭｅ前記ＣＰＵがら遮断する遮断回路とを含
むこと１に特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57232404A JPS59116989A (ja) | 1982-12-23 | 1982-12-23 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57232404A JPS59116989A (ja) | 1982-12-23 | 1982-12-23 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59116989A true JPS59116989A (ja) | 1984-07-06 |
Family
ID=16938710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57232404A Pending JPS59116989A (ja) | 1982-12-23 | 1982-12-23 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59116989A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60260984A (ja) * | 1984-06-07 | 1985-12-24 | 松下電器産業株式会社 | 採点装置 |
-
1982
- 1982-12-23 JP JP57232404A patent/JPS59116989A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60260984A (ja) * | 1984-06-07 | 1985-12-24 | 松下電器産業株式会社 | 採点装置 |
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