JPS59111561A - 複合プロセツサ・システムのアクセス制御方式 - Google Patents
複合プロセツサ・システムのアクセス制御方式Info
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- JPS59111561A JPS59111561A JP57221684A JP22168482A JPS59111561A JP S59111561 A JPS59111561 A JP S59111561A JP 57221684 A JP57221684 A JP 57221684A JP 22168482 A JP22168482 A JP 22168482A JP S59111561 A JPS59111561 A JP S59111561A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
- G06F13/37—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a physical-position-dependent priority, e.g. daisy chain, round robin or token passing
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、複合プロセッサ・システムのアクセス制御方
式に関し、特に共有メモリや共通バスに対する排他制御
が不要で、かつ各プロセッサの使用権を平等にできるバ
スまたはメモリへのアクセス制御方式に関するものであ
る。
式に関し、特に共有メモリや共通バスに対する排他制御
が不要で、かつ各プロセッサの使用権を平等にできるバ
スまたはメモリへのアクセス制御方式に関するものであ
る。
従来より、複数のプロセッサからなる複合プロセッサ・
システムで、は、プロセッサ相互間で通信した際に課り
が生じた場合は問題があり、また共有メモリや共通バス
を使用する際に排他制御を行うため、長時間使用不可能
状態となり、結局各プロセッサで使用権の不平等が生じ
ている。
システムで、は、プロセッサ相互間で通信した際に課り
が生じた場合は問題があり、また共有メモリや共通バス
を使用する際に排他制御を行うため、長時間使用不可能
状態となり、結局各プロセッサで使用権の不平等が生じ
ている。
第１図は、従来の共有メモリ結合型複合プロセッサ・シ
ステムのブロック図である。
ステムのブロック図である。
共有メモリ結合型プロセッサ・システムでは、プロセッ
サ２１，３１． ローカル・メモリ２２゜３２、および
インターフェイス２３．３３からなるプロセシング・モ
ジュール２，３の複数台ト、共有メモリ１と、バス・ア
ービタ４とが、共通バス５を介して接続されている。各
プロセッサ２１゜３１は、ローカル・メモリ２２．３２
と全く同じように共有メモリ１に対してアクセスするこ
とができる。
サ２１，３１． ローカル・メモリ２２゜３２、および
インターフェイス２３．３３からなるプロセシング・モ
ジュール２，３の複数台ト、共有メモリ１と、バス・ア
ービタ４とが、共通バス５を介して接続されている。各
プロセッサ２１゜３１は、ローカル・メモリ２２．３２
と全く同じように共有メモリ１に対してアクセスするこ
とができる。
第２図は、第１図で実行されるプログラム・モジュール
相互間の通信方法を示す図である。プログラム・モジュ
ール２４．３４は、相異なるプロセシング・モジュール
２，３の中のローカル・メモリ２２．３２内に格納され
ており、各々のプロセッサ２１．３１により実行される
。プログラム・モジュール２４．３４相互間の通信は、
共有メモリ１内に格納された共通データ１１を介して行
われる。共通データ１１は、任意の時刻に任意のプログ
ラム・モジュールから自由にアクセスされるので、プロ
セッサ間通信の自由度はきわめて大きいが、その反面、
プログラムに誤りが存在した場合には、その箇所を検出
して訂正することが困難である。
相互間の通信方法を示す図である。プログラム・モジュ
ール２４．３４は、相異なるプロセシング・モジュール
２，３の中のローカル・メモリ２２．３２内に格納され
ており、各々のプロセッサ２１．３１により実行される
。プログラム・モジュール２４．３４相互間の通信は、
共有メモリ１内に格納された共通データ１１を介して行
われる。共通データ１１は、任意の時刻に任意のプログ
ラム・モジュールから自由にアクセスされるので、プロ
セッサ間通信の自由度はきわめて大きいが、その反面、
プログラムに誤りが存在した場合には、その箇所を検出
して訂正することが困難である。
次に、共有メモリ１は、２以上のプロセッサによって同
時にはアクセスできない。バス・アービタ４は、複数プ
ロセッサによる共有メモリ・アクセスが同時に起こらな
いように、共通バス５の排他制御を行う０また、プロセ
ッサ２１または３１は、共通データ１１をアクセスして
、更新する間他のプロセッサを排除して共通バス５を完
全に占有するような排他制御機能、を、プロセシング・
モジュール２または３内に具備している。このような排
他制御は、共有メモリ結合方式では必要不可欠ではある
が、従来の方式の場合は排他制御に要する共□通バス占
有時間が長くなりすぎるため、プロセッサの数が多いと
きには、各プロセッサの共通バス空き待ち時間はきわめ
て長くなっている。
時にはアクセスできない。バス・アービタ４は、複数プ
ロセッサによる共有メモリ・アクセスが同時に起こらな
いように、共通バス５の排他制御を行う０また、プロセ
ッサ２１または３１は、共通データ１１をアクセスして
、更新する間他のプロセッサを排除して共通バス５を完
全に占有するような排他制御機能、を、プロセシング・
モジュール２または３内に具備している。このような排
他制御は、共有メモリ結合方式では必要不可欠ではある
が、従来の方式の場合は排他制御に要する共□通バス占
有時間が長くなりすぎるため、プロセッサの数が多いと
きには、各プロセッサの共通バス空き待ち時間はきわめ
て長くなっている。
この結果、システム全体のオーバーヘッド増加を引き起
こす欠点がある。
こす欠点がある。
第３図は、従来の複合プロセッサ・システムにおけるバ
ス制御方法を示す図である。
ス制御方法を示す図である。
複数のプロセッサ２，３・・・・・６を同一バスδに接
続した複合プロセッサ・システムでは、第３図に示すよ
うなディジー・チェイン方式により制御が行われる。
続した複合プロセッサ・システムでは、第３図に示すよ
うなディジー・チェイン方式により制御が行われる。
いま、プロセッサ２．３・・・・・６のうちの１つがバ
ス使用要求信号ＢＲを出力すると、バス・アービタ４は
、バス使用可能状態か否かを判別し、使用可能であれば
バス使用許可信号ＢＧＯＵＴを出力する。バス使用許可
信号ＢＧＯＵＴは、ディジー・チェインにより、バス・
アービタ４に物理的に近いプロセッサ２から順に伝達さ
れ、バス使用要求信号ＢＲを出力したプロセッサに受は
取られる。１つのプロセッサがバス使用権を得た後に、
他のプロセッサからバス使用要求信号ＢＲが出力される
と、占有中のプロセッサからバス使用中ＢＢＵＳＹが出
力される。これらの信号ＢＲ，ＢＢＵＳＹは、バス・ア
ービタ４に受信され、バス・アービタ４はこれによりバ
ス使用状況を把握する。
ス使用要求信号ＢＲを出力すると、バス・アービタ４は
、バス使用可能状態か否かを判別し、使用可能であれば
バス使用許可信号ＢＧＯＵＴを出力する。バス使用許可
信号ＢＧＯＵＴは、ディジー・チェインにより、バス・
アービタ４に物理的に近いプロセッサ２から順に伝達さ
れ、バス使用要求信号ＢＲを出力したプロセッサに受は
取られる。１つのプロセッサがバス使用権を得た後に、
他のプロセッサからバス使用要求信号ＢＲが出力される
と、占有中のプロセッサからバス使用中ＢＢＵＳＹが出
力される。これらの信号ＢＲ，ＢＢＵＳＹは、バス・ア
ービタ４に受信され、バス・アービタ４はこれによりバ
ス使用状況を把握する。
第４図は、第３図のプロセッサのバス制御回路の論理構
成図である。
成図である。
プロセッサがバス使用要求Ｗ玉を出力すると、バスドラ
イバ１５を駆動して要求信号ＢＲを送出するとともに、
７リツプ・７ｐツブＦ２を使用許可信号ＢＧＩＮの人力
に同期してセットし、セット出力でバスドライバ１６を
駆動してバス使用中信号ＢＢＳＹを送出する。バス使用
許可信号ＢＧＩＮは、インバータ１９．遅延素子１８お
よびナンド回路１７を介して次のプロセッサに出力され
る。ただし、プロセッサがバスを使用しなくなって、要
求ＢＲを反転するか、あるいはリセット信号ＲＲ８ＥＴ
により７リツプ・７ｐツブＦ２をリセットした後、リセ
ット出力によりナンド回路１７を開くことにより、隣接
プロセッサに使用許可信号ＢＧＯＵＴｔ出力する。
イバ１５を駆動して要求信号ＢＲを送出するとともに、
７リツプ・７ｐツブＦ２を使用許可信号ＢＧＩＮの人力
に同期してセットし、セット出力でバスドライバ１６を
駆動してバス使用中信号ＢＢＳＹを送出する。バス使用
許可信号ＢＧＩＮは、インバータ１９．遅延素子１８お
よびナンド回路１７を介して次のプロセッサに出力され
る。ただし、プロセッサがバスを使用しなくなって、要
求ＢＲを反転するか、あるいはリセット信号ＲＲ８ＥＴ
により７リツプ・７ｐツブＦ２をリセットした後、リセ
ット出力によりナンド回路１７を開くことにより、隣接
プロセッサに使用許可信号ＢＧＯＵＴｔ出力する。
これによって、各プロセッサは自由にノくス使用要求信
号ＢＲを出力できるため、バス・アービタ養に物理的＆
〆近いプロセッサの方がバスの使用権を得る優先度が高
い。そのために、バス・アービタ養から物理的に遠い場
所に位置するプロセッサは、よす近いプロセッサにバス
使用許可信号ＢＧＯＵＴを阻止されてしまい、使用権を
得ることができず、したがってバス使用権はきわめて不
平等なものとなっている。
号ＢＲを出力できるため、バス・アービタ養に物理的＆
〆近いプロセッサの方がバスの使用権を得る優先度が高
い。そのために、バス・アービタ養から物理的に遠い場
所に位置するプロセッサは、よす近いプロセッサにバス
使用許可信号ＢＧＯＵＴを阻止されてしまい、使用権を
得ることができず、したがってバス使用権はきわめて不
平等なものとなっている。
本発明の目的は、これら従来の欠点を改善するため、速
やかにプログラムの誤りを検出して訂正でき、かつ排他
制御に要する共通バス占有時間を短縮でき、しかも各プ
ロセッサのバス使用権を平等化できる複合プロセッサ・
システムのアクセス制御方式を提供することにある。
やかにプログラムの誤りを検出して訂正でき、かつ排他
制御に要する共通バス占有時間を短縮でき、しかも各プ
ロセッサのバス使用権を平等化できる複合プロセッサ・
システムのアクセス制御方式を提供することにある。
本発明による複合プロセッサ・システムのアクセス制御
方式は、空きのときのみデータを書き込み、データがあ
るときのみ読み出しができるデータ受渡用のボートを設
けて、２重書きおよび同一データの２度読みによる誤り
を阻止し、かつボート自体に排他制御動作を行わせるこ
とに特徴がある。さらに、本発明では、複数のプロセッ
サが同時にバスの使用要求を出力したとき、１つのプロ
セッサにバス使用権を与えるが、他のプロセッサの使用
要求がなくなるまで、すでに使用権を得たプロセッサに
再度バス使用要求を出力させないようにすることに特徴
がある。
方式は、空きのときのみデータを書き込み、データがあ
るときのみ読み出しができるデータ受渡用のボートを設
けて、２重書きおよび同一データの２度読みによる誤り
を阻止し、かつボート自体に排他制御動作を行わせるこ
とに特徴がある。さらに、本発明では、複数のプロセッ
サが同時にバスの使用要求を出力したとき、１つのプロ
セッサにバス使用権を与えるが、他のプロセッサの使用
要求がなくなるまで、すでに使用権を得たプロセッサに
再度バス使用要求を出力させないようにすることに特徴
がある。
以下、本発明の実施例を、図面により説明する。
第５図は、本発明の実施例を示すデータ・７ｐ−結合型
プロセッサの概念図である。
プロセッサの概念図である。
第５図において、ボー）（ＰＯ）７は、データを１つだ
け格納できる箱のような概念である。ボート７が空きの
ときのみ、そこにデータを書き込むことができる。また
、１つのデータが格納されているときのみ読み出しが可
能であり、そのときボート７は空きになる。ボート７が
空き状態のときに読み出したり、または１つのデータが
格納されている満杯状態のときに書き込もうとすると、
アクセスは不・成功に終る。
け格納できる箱のような概念である。ボート７が空きの
ときのみ、そこにデータを書き込むことができる。また
、１つのデータが格納されているときのみ読み出しが可
能であり、そのときボート７は空きになる。ボート７が
空き状態のときに読み出したり、または１つのデータが
格納されている満杯状態のときに書き込もうとすると、
アクセスは不・成功に終る。
第６図は、第５図におけるプロセッサ間通信の方法を示
す図である。
す図である。
プログラム・モジュール２４．３４は、ボート７を介し
て共通データ７１を送受する。この方式における通信は
、書類の受は渡しに該当するものである。ボート７を介
することにより、１度書き込まれたデータが誤って書き
換えられることを防止でき、また誤った読み出しあるい
は書き込み操作を速やかに検出かつ訂正できる。すなわ
ち、データの書き込み、読み出し操作が不成功に終った
とき、誤った書き込み、読み出しであることを検出でき
る。
て共通データ７１を送受する。この方式における通信は
、書類の受は渡しに該当するものである。ボート７を介
することにより、１度書き込まれたデータが誤って書き
換えられることを防止でき、また誤った読み出しあるい
は書き込み操作を速やかに検出かつ訂正できる。すなわ
ち、データの書き込み、読み出し操作が不成功に終った
とき、誤った書き込み、読み出しであることを検出でき
る。
また、データ・フロー結合方式では、ポート７自体が排
他制御機能を持っているため、従来の共通メモリ結合方
式で必要としたような排他制御が不要となる。
他制御機能を持っているため、従来の共通メモリ結合方
式で必要としたような排他制御が不要となる。
第７図は、第６図によりパイプライン処理を行う場合の
説明図である。第７図（ａ）はその動作説明を示し、第
７図（ｂ）はタイムチャートを示す。
説明図である。第７図（ａ）はその動作説明を示し、第
７図（ｂ）はタイムチャートを示す。
プログラム・モジュール２４．３４は、ボート７を用い
てパイプライン処理が可能である。プログラム・モジュ
ール囚２４は、◆０〜す養の５つのボートに、その順序
でデータを書き込む命令を含み、モジュール■３４は、
それら５つのボートのうち２つのボートナＯ９す２から
データを読み出す命令を含んでいる場合、モジュール＠
３４はモジュール（Ａ）２４の書き込み命令が完全に終
了するまで待つ必要はなく、ボー）會Ｏ１會２のデータ
が書き込まれた時点で直ちに実行できる。すなわち、第
７図（ｋ＋）に示すように、ナ２のデータ書き込み命令
が開始された後、ナ２のデータ読み出しを開始する。
てパイプライン処理が可能である。プログラム・モジュ
ール囚２４は、◆０〜す養の５つのボートに、その順序
でデータを書き込む命令を含み、モジュール■３４は、
それら５つのボートのうち２つのボートナＯ９す２から
データを読み出す命令を含んでいる場合、モジュール＠
３４はモジュール（Ａ）２４の書き込み命令が完全に終
了するまで待つ必要はなく、ボー）會Ｏ１會２のデータ
が書き込まれた時点で直ちに実行できる。すなわち、第
７図（ｋ＋）に示すように、ナ２のデータ書き込み命令
が開始された後、ナ２のデータ読み出しを開始する。
第８図は、本発明の実施例を示すデータ・フルー結合型
プリセッサのシステム全体構成図である。
プリセッサのシステム全体構成図である。
プロセッサ２１．ローカル・メモリ２２．バッフ７２７
、制御ｌｅ！Ａ［２５および分散アービタ２６よりなる
プロセシング・モジール２が複数台と、バス・アービタ
養と、ならびに共有メモリ１．データ・７０−制御モジ
ュール８よりなるボート７が、共通バス５を介して接続
されている。
、制御ｌｅ！Ａ［２５および分散アービタ２６よりなる
プロセシング・モジール２が複数台と、バス・アービタ
養と、ならびに共有メモリ１．データ・７０−制御モジ
ュール８よりなるボート７が、共通バス５を介して接続
されている。
ボート７の共有メモリ１に対して、各プロセッサからデ
ータを書き込みまたは読み出すことができるが、その際
に、１度書き込まれたデータが誤って書き換えられない
ように、また瞑った読み出し、書き込み操作を速やかに
検出するように、データ・フロー制御モジュール８が管
理する。また、各プロセシング・モジュール２には、イ
ンターフェイス２３のかわりに、バッファ２７．制御機
構２５および分散アービタ２６を配置して、それぞれに
機能を分散させ、よりきめの細かい制御を行わせる。
ータを書き込みまたは読み出すことができるが、その際
に、１度書き込まれたデータが誤って書き換えられない
ように、また瞑った読み出し、書き込み操作を速やかに
検出するように、データ・フロー制御モジュール８が管
理する。また、各プロセシング・モジュール２には、イ
ンターフェイス２３のかわりに、バッファ２７．制御機
構２５および分散アービタ２６を配置して、それぞれに
機能を分散させ、よりきめの細かい制御を行わせる。
以下、本発明の中心となるデータ・フロー制御モジュー
ル８について述べる。
ル８について述べる。
第９図は、第８図のデータ・７ｐ−制御モジュールのブ
ロック構成図である。
ロック構成図である。
このモジュール８は、共通メモリｌの１バイトごとに１
ビツトのステータス情報を持っている。
ビツトのステータス情報を持っている。
ステータス情報は、ボート７が空き状態（°“０″）か
、満杯状態（“１′′）かを示す。空き状態での書き込
み（１１） 操作または満杯状態での読み出し操作が行われるとき、
そのステータス情報は反転し、共通バス（ＢＵＳ）５上
のデータ・ストローブ信号ＤＳＯ，ＤＳＬに応じてこの
モジュール８から共通メモリ（Ｍ Ｅ Ｍ）１にデータ
・ストローブ信号ＬＤＳ、ＵＤＳを出力する。これによ
り、実際に共通メモ！ｊ （ＭＥＭ）１のデータ自体の
アクセスが行われる。ボート７が空き状態での読み出し
操作または満杯状態での書き込み操作では、ＬＤＳ、Ｕ
ＤＳ信号は出力されず、データ自体のアクセスは行われ
ない。その代わりに、そのアクセスが不成功に終ったこ
とを示すＮＡ ＣＫ信号をアクセスしようとしたプロセ
シング・モジュールに出力する。この場合、ステータス
情報は変化しない。
、満杯状態（“１′′）かを示す。空き状態での書き込
み（１１） 操作または満杯状態での読み出し操作が行われるとき、
そのステータス情報は反転し、共通バス（ＢＵＳ）５上
のデータ・ストローブ信号ＤＳＯ，ＤＳＬに応じてこの
モジュール８から共通メモリ（Ｍ Ｅ Ｍ）１にデータ
・ストローブ信号ＬＤＳ、ＵＤＳを出力する。これによ
り、実際に共通メモ！ｊ （ＭＥＭ）１のデータ自体の
アクセスが行われる。ボート７が空き状態での読み出し
操作または満杯状態での書き込み操作では、ＬＤＳ、Ｕ
ＤＳ信号は出力されず、データ自体のアクセスは行われ
ない。その代わりに、そのアクセスが不成功に終ったこ
とを示すＮＡ ＣＫ信号をアクセスしようとしたプロセ
シング・モジュールに出力する。この場合、ステータス
情報は変化しない。
データ・フロー制御モジュール８は、第９図に示すよう
に、アドレス・デコード回路９．ステータス回路１０．
出カイｍ号分配回路１１および初期設定回路１２から構
成されている。次に、これらの各回路について、説明す
る。
に、アドレス・デコード回路９．ステータス回路１０．
出カイｍ号分配回路１１および初期設定回路１２から構
成されている。次に、これらの各回路について、説明す
る。
第１０図は、第９図のアドレス・デコード回路α２）
のブロック図である。
この回路は、データ・フロー制伺１モジュール８がサポ
ートするアドレス領域がアクセスされたことを示すＣ８
信号、それぞれ一定跡間遅延したＣ８１．ＯＯ，Ｃ８１
４−０およびＣ８１６０信号、およびステータス回路１
０中のステータス情報を格納するためのメモリを選択す
るＣ３ＯＬ、Ｃ３ｌＬ、Ｃ３ＯＵ、Ｃ３ｌＵ 信号を発
生する。例えば、１６ＫＸ１ビツトのＲＡ、 Ｍをステ
ータス・メモリ゛に用いれば、全体で６４ Ｋボート、
つまり共有メモリ１上で６４にバイトの領域をサポート
することができる。
ートするアドレス領域がアクセスされたことを示すＣ８
信号、それぞれ一定跡間遅延したＣ８１．ＯＯ，Ｃ８１
４−０およびＣ８１６０信号、およびステータス回路１
０中のステータス情報を格納するためのメモリを選択す
るＣ３ＯＬ、Ｃ３ｌＬ、Ｃ３ＯＵ、Ｃ３ｌＵ 信号を発
生する。例えば、１６ＫＸ１ビツトのＲＡ、 Ｍをステ
ータス・メモリ゛に用いれば、全体で６４ Ｋボート、
つまり共有メモリ１上で６４にバイトの領域をサポート
することができる。
第１０図において、比較回路９１は共有メモリ１のアド
レスＡＯ〜Ａ７とアクセスされたアドレスＡ１６〜Ａ２
３ （ＢＯ〜ＢＴ）とを比較して、一致したときチップ
・セレクト信＠Ｃ８を共有メモリ１に送出するとともに
、ステータス回路１０にもＣ３ＱＬ、Ｃ３ｌＬ、Ｃ３Ｏ
ｔＪ、Ｃ３ｌＵを送出する。共有メモリ１のアドレス（
Ｊ１アｌ°レス設定スイッチ９２により任意に定めるこ
とができ、例えばＯ〜１００００ 番地のうちボートの
対象として用いたい範囲を２０００−３０００ 番地と
する場合には、アドレス設定スイッチ９２によりＡＯ−
Ａ７をその範囲に設定する。なお、アクセスするメモリ
・アドレスに、ＡＯＮＡ１５とＡ１６〜Ａ２３の上位、
下位アドレスに分けられており、アドレス・デコード回
路Ｏでは下位アドレスＡ１６〜Ａ２３のみを比較照合す
る。
レスＡＯ〜Ａ７とアクセスされたアドレスＡ１６〜Ａ２
３ （ＢＯ〜ＢＴ）とを比較して、一致したときチップ
・セレクト信＠Ｃ８を共有メモリ１に送出するとともに
、ステータス回路１０にもＣ３ＱＬ、Ｃ３ｌＬ、Ｃ３Ｏ
ｔＪ、Ｃ３ｌＵを送出する。共有メモリ１のアドレス（
Ｊ１アｌ°レス設定スイッチ９２により任意に定めるこ
とができ、例えばＯ〜１００００ 番地のうちボートの
対象として用いたい範囲を２０００−３０００ 番地と
する場合には、アドレス設定スイッチ９２によりＡＯ−
Ａ７をその範囲に設定する。なお、アクセスするメモリ
・アドレスに、ＡＯＮＡ１５とＡ１６〜Ａ２３の上位、
下位アドレスに分けられており、アドレス・デコード回
路Ｏでは下位アドレスＡ１６〜Ａ２３のみを比較照合す
る。
第１１図は、第９図のステータス回路のブロック構成図
である。
である。
ステータス回路ｌＯは、各ボートのステータス情報の管
理とアクセス可否の判定を行う。各ボートに対し１ビツ
トずつ割り当て、この値がＯ″のときボートは空き状態
、°°１”のとき鈎杆状態を示す。ＮＡＣＫＯＬ、ＮＡ
ＣＫＩＬ、ＮＡＣＫＯＵ、およびＮＡＣＫＩＵ信号は、
ボートのステータスとアクセス内容とが合致し、ボート
・アクセスが不成功のときのみ“ＯＩ＋となる。この１
３号は、ゲー） Ｇ １を）ｊｎシて７リツプ・フロッ
プＦ１に供給される。一方、フリップ・フロップＦ１の
クロック信号には、１００ｎｓ遅延されたＣ８１００信
号を用いており、ＮＡＣＫＯＬ−ＮＡＣＫＩＵ が確定
した状態で、フリップ・フロップＦ１にラッチされるこ
とを保証している。この出力信号ＮＡＣＫは、出力信号
分配回路１１に供給されるとともに、ボー）Ｇ３を通し
てＲＡＭ１０３０の書き込み端子ＷＥに供給される。
理とアクセス可否の判定を行う。各ボートに対し１ビツ
トずつ割り当て、この値がＯ″のときボートは空き状態
、°°１”のとき鈎杆状態を示す。ＮＡＣＫＯＬ、ＮＡ
ＣＫＩＬ、ＮＡＣＫＯＵ、およびＮＡＣＫＩＵ信号は、
ボートのステータスとアクセス内容とが合致し、ボート
・アクセスが不成功のときのみ“ＯＩ＋となる。この１
３号は、ゲー） Ｇ １を）ｊｎシて７リツプ・フロッ
プＦ１に供給される。一方、フリップ・フロップＦ１の
クロック信号には、１００ｎｓ遅延されたＣ８１００信
号を用いており、ＮＡＣＫＯＬ−ＮＡＣＫＩＵ が確定
した状態で、フリップ・フロップＦ１にラッチされるこ
とを保証している。この出力信号ＮＡＣＫは、出力信号
分配回路１１に供給されるとともに、ボー）Ｇ３を通し
てＲＡＭ１０３０の書き込み端子ＷＥに供給される。
ボート アクセスが成功するとき、この信号が１０１＋
になるため、ＲＡＭ１０３０に信号“Ｏｎが入力するご
とにより、そのボートのステータス情報が反転する。ボ
ー）Ｇ３に、Ｃ８１４０信号が入力されているの（Ｊｌ
その信号が確定していることを保証するためである。ま
た、ＲＡＭ１０３０にデータを書き込むとき、出力端子
Ｄ はハイインビーダンｕｔ スになるため、アクセス開始時のステータスを正しく保
持できるように７リツプ・７０ツブＦｌｔ−用いている
。また、アクセスが不成功のときに、書き込み端子Ｗ１
に入力される信号は“ｌ”となるため、Ｒ，０Ｍ１０３
０はライト・モードにならず、ボートのステータス情報
は変化しない。なお、ステータス回路ｌＯは、点線で囲
まれた４つの部分１０１〜１０４に分割されており、１
０１，１０２のαυ 回路が下位アドレスのステータス照合を、また１０３．
１０４の回路が上位アドレスのステータス照合を、それ
ぞれ行っている。入力されるアドレスとチップ・セレク
ト信号Ｃ３ＯＬ、ＬＬ、ＯＵ、ＩＵを除けば、４つの部
分は全く同一の回路で構成されている。回路１０３では
、アドレス・デコード回路９からチップ・セレクト信号
Ｃ３ＯＵが、またバスからり一ド／ライト信号詐および
アドレスＡ１４−〜Ａ１が、またナンド回路Ｇ３からラ
イト・イネーブル信号ＷＥが、それぞれＲＡＭ １０３
０に入力する。アクセスされた上位アドレスＡＩ４〜Ａ
１に対応するボートのステータス情報力“１″のときに
、書き込み要求（Ｒ／Ｗ −１）が出されると、ＲＡＭ
１０３０のり。ｕｔＩＵＳ力とＶ［出力によりゲート
回路が開かず、ボー）Ｇｌにはｕ Ｏｎが入力される。
になるため、ＲＡＭ１０３０に信号“Ｏｎが入力するご
とにより、そのボートのステータス情報が反転する。ボ
ー）Ｇ３に、Ｃ８１４０信号が入力されているの（Ｊｌ
その信号が確定していることを保証するためである。ま
た、ＲＡＭ１０３０にデータを書き込むとき、出力端子
Ｄ はハイインビーダンｕｔ スになるため、アクセス開始時のステータスを正しく保
持できるように７リツプ・７０ツブＦｌｔ−用いている
。また、アクセスが不成功のときに、書き込み端子Ｗ１
に入力される信号は“ｌ”となるため、Ｒ，０Ｍ１０３
０はライト・モードにならず、ボートのステータス情報
は変化しない。なお、ステータス回路ｌＯは、点線で囲
まれた４つの部分１０１〜１０４に分割されており、１
０１，１０２のαυ 回路が下位アドレスのステータス照合を、また１０３．
１０４の回路が上位アドレスのステータス照合を、それ
ぞれ行っている。入力されるアドレスとチップ・セレク
ト信号Ｃ３ＯＬ、ＬＬ、ＯＵ、ＩＵを除けば、４つの部
分は全く同一の回路で構成されている。回路１０３では
、アドレス・デコード回路９からチップ・セレクト信号
Ｃ３ＯＵが、またバスからり一ド／ライト信号詐および
アドレスＡ１４−〜Ａ１が、またナンド回路Ｇ３からラ
イト・イネーブル信号ＷＥが、それぞれＲＡＭ １０３
０に入力する。アクセスされた上位アドレスＡＩ４〜Ａ
１に対応するボートのステータス情報力“１″のときに
、書き込み要求（Ｒ／Ｗ −１）が出されると、ＲＡＭ
１０３０のり。ｕｔＩＵＳ力とＶ［出力によりゲート
回路が開かず、ボー）Ｇｌにはｕ Ｏｎが入力される。
また、ステータス情報が“°０”のときに、読み出し要
求（Ｒ席−〇）が出されると、ＲＯＭ１０３０のり。ｕ
ｔ 出力とｎ、ＡＦｉ 出力によりやはりゲート０
１′には０゛°が入力されて、アクセスは阻止される。
求（Ｒ席−〇）が出されると、ＲＯＭ１０３０のり。ｕ
ｔ 出力とｎ、ＡＦｉ 出力によりやはりゲート０
１′には０゛°が入力されて、アクセスは阻止される。
第１２図は、第９図の初期設定回路の構成図でＣ６）
ある。
電源投入時、ボートのステータス情報は未定餞状態であ
る。ここで、初期設定回路１２の７リツプ・７０ツブＦ
３の出力ＩＮＩＴを″ＯＩＩとすることにより、ステー
タス情報の内容にかかわらずに、すべてのボートに対し
アクセス可能にする。すなわち、■ＮＩＴ信号は、ステ
ータス回路１０のボー）Ｇ２に入力されているので、そ
の４４号が“０９″であればゲートＧ２の出力はＮＡＣ
Ｋ ＯＬ−ＮＡＣＫＩＵに関係なく“０′″となり、ボ
ー トに対しアクセス可能となる。そこで、シスデＪ＼
・イニシャラ・イス・プログラムにより、データ・フロ
ー制御モジュール８がサポートしている全ポートに対し
て読み出し操作を行うことによって、ボートを空き状態
にする。その後、初めて実行される書き込み命令により
、ボー）Ｇ４の出力信号がＯ″から１″に変わり、７リ
ツプ・フロップＦ３の出力も°“Ｉ １１になる。その
結果、ボー）Ｇ２はそれ以降フリップ。
る。ここで、初期設定回路１２の７リツプ・７０ツブＦ
３の出力ＩＮＩＴを″ＯＩＩとすることにより、ステー
タス情報の内容にかかわらずに、すべてのボートに対し
アクセス可能にする。すなわち、■ＮＩＴ信号は、ステ
ータス回路１０のボー）Ｇ２に入力されているので、そ
の４４号が“０９″であればゲートＧ２の出力はＮＡＣ
Ｋ ＯＬ−ＮＡＣＫＩＵに関係なく“０′″となり、ボ
ー トに対しアクセス可能となる。そこで、シスデＪ＼
・イニシャラ・イス・プログラムにより、データ・フロ
ー制御モジュール８がサポートしている全ポートに対し
て読み出し操作を行うことによって、ボートを空き状態
にする。その後、初めて実行される書き込み命令により
、ボー）Ｇ４の出力信号がＯ″から１″に変わり、７リ
ツプ・フロップＦ３の出力も°“Ｉ １１になる。その
結果、ボー）Ｇ２はそれ以降フリップ。
７０ツブＦ１の出力がそのままｉｍ過することになり、
ステータス情報によってボート・アクセス可否の判定が
行われる。
ステータス情報によってボート・アクセス可否の判定が
行われる。
第１３図は、第９図の出力信号分配回路の論理構成図で
ある。
ある。
出力信号分配回路１１は、ボー）Ｇ２の出力ＮＡＣＫお
よびデータ・ストローブ信号ＤＳＯ，ＤＳ１より、最終
的にプロセシング・モジュール２゜３に返送するＮ Ａ
ＣＫ信号、共有メモリｌに渡すＬＤＳ、ＵＤＳ信号を
発生さぜる。ゲートＧ５゜Ｇ６に与えられているＣ８１
４０およびＣ８１６０信号は、ＮＡＣＫ信号の確定を保
証し、アクセス許可サイクル中にひげ状のノイズを発生
させないためのものである。
よびデータ・ストローブ信号ＤＳＯ，ＤＳ１より、最終
的にプロセシング・モジュール２゜３に返送するＮ Ａ
ＣＫ信号、共有メモリｌに渡すＬＤＳ、ＵＤＳ信号を
発生さぜる。ゲートＧ５゜Ｇ６に与えられているＣ８１
４０およびＣ８１６０信号は、ＮＡＣＫ信号の確定を保
証し、アクセス許可サイクル中にひげ状のノイズを発生
させないためのものである。
実施例としては、前述したボートの考え方を実現するも
のであれば、勿論、他の形態を用いてもよい。例えば、
ＲＡＭを１６ＫＸ１ビツトを８個として１２８にボート
をサポートさせることができ、また他の種類のＲＡＭ素
子、例えばＩＫＸＩビット、４に×１ビット、あるいは
ダイナミック・メモリ素子等を用いてもよい。ただし、
誓き換え可能なメモリでなければならない。また、デー
タ・ストロープ信号ＬＤＳ、ＵＤＳは、１本または３本
以上でもより。２種類の信号ＮＡＣＫ（ＬＤＳ、ＵＤＳ
）ならびにステータス１′〃報の書き換えに係わるタイ
ミング信号も、他の形態をとることができる。
のであれば、勿論、他の形態を用いてもよい。例えば、
ＲＡＭを１６ＫＸ１ビツトを８個として１２８にボート
をサポートさせることができ、また他の種類のＲＡＭ素
子、例えばＩＫＸＩビット、４に×１ビット、あるいは
ダイナミック・メモリ素子等を用いてもよい。ただし、
誓き換え可能なメモリでなければならない。また、デー
タ・ストロープ信号ＬＤＳ、ＵＤＳは、１本または３本
以上でもより。２種類の信号ＮＡＣＫ（ＬＤＳ、ＵＤＳ
）ならびにステータス１′〃報の書き換えに係わるタイ
ミング信号も、他の形態をとることができる。
第１４図は、本発明の実施例を示すプロセシング・モジ
ュールのバス制御回路の構成図である。
ュールのバス制御回路の構成図である。
第８図における各プロセシング・モジュール２゜３では
、分散アービタ２６によってバス制御が行われる。ボー
ト・アクセス不可の場合には、第８図におけるボート７
から出されるＮＡＣＫｉ号により、第１４図の分散アー
ビタにおいて、バス使用要求信号ＢＲが、出力され、同
じボートを再度アクセスすることができる。
、分散アービタ２６によってバス制御が行われる。ボー
ト・アクセス不可の場合には、第８図におけるボート７
から出されるＮＡＣＫｉ号により、第１４図の分散アー
ビタにおいて、バス使用要求信号ＢＲが、出力され、同
じボートを再度アクセスすることができる。
従来のバス制御回路では、各プロセッサがバス使用要求
信号ＢＲを自由に出力できたのに対して第１４図に示す
バス制御回路では、他のプロセッサのバス使用要求と、
バスの使用状態とをチェックし、バス使用要求信号の出
力を管理している。
信号ＢＲを自由に出力できたのに対して第１４図に示す
バス制御回路では、他のプロセッサのバス使用要求と、
バスの使用状態とをチェックし、バス使用要求信号の出
力を管理している。
つまり、プロセッサが１度バスを使用すると、バス使用
要求を出力している他のプロセッサのバスα９） 使用を優先させるために、他のプロセッサのバス使用要
求信号が出力されておらず、かつバスが使用されていな
い状態になるまで、バスを使用したプロセッサは再びバ
スの使用要求をすることができないようにして、各プロ
セッサのバスの使用権の平等化を図る。
要求を出力している他のプロセッサのバスα９） 使用を優先させるために、他のプロセッサのバス使用要
求信号が出力されておらず、かつバスが使用されていな
い状態になるまで、バスを使用したプロセッサは再びバ
スの使用要求をすることができないようにして、各プロ
セッサのバスの使用権の平等化を図る。
第１４図に示すバス制御回路は、第４図に示した従来の
回路に、バス使用要求ＢＲおよびバス使用中信号ＢＢＳ
Ｙのバス・ドライバ１５．１６の出力側の信号をナンド
回路１４の入力に用い、その出力を７リツプ・フロップ
Ｆ４のクリア大刀とじて、フリップ・７０ツブＦ４のＱ
出力がプロセッサからのバス要求ＢＲをＢＲとしてバス
に出方可能か、あるいは不可かを制御する回路を付加す
る。
回路に、バス使用要求ＢＲおよびバス使用中信号ＢＢＳ
Ｙのバス・ドライバ１５．１６の出力側の信号をナンド
回路１４の入力に用い、その出力を７リツプ・フロップ
Ｆ４のクリア大刀とじて、フリップ・７０ツブＦ４のＱ
出力がプロセッサからのバス要求ＢＲをＢＲとしてバス
に出方可能か、あるいは不可かを制御する回路を付加す
る。
初期状態では、どの分散アービタのバス制御回路もバス
使用要求信号ＢＲを出力せず、かつバス５は空き状態で
あるため、ナンド回路１４からフリップ・７０ツブＦ４
のクリア入力端子ＣＩ、 Ｈに対してローレベルを出力
する。これにより、７リツプ・プロップＦ４はリセット
され、出方端子Ｑ（２０） からローレベル出力が与えられる。このとき、プロセッ
サがバス使用要求をしようとして分散バス・アービタへ
の信号Ｗ玉をローレベルにすると、ナンド回路１３から
ハイレベル出力が与えられ、バス使用要求信号ＢＲをバ
スに出力することができる。要求信号Ｂｎが出力された
ことにより、バス・アービタ４が駆動してバス使用許可
信号ＢＧＩＮがディジー・チェインを経て入力される。
使用要求信号ＢＲを出力せず、かつバス５は空き状態で
あるため、ナンド回路１４からフリップ・７０ツブＦ４
のクリア入力端子ＣＩ、 Ｈに対してローレベルを出力
する。これにより、７リツプ・プロップＦ４はリセット
され、出方端子Ｑ（２０） からローレベル出力が与えられる。このとき、プロセッ
サがバス使用要求をしようとして分散バス・アービタへ
の信号Ｗ玉をローレベルにすると、ナンド回路１３から
ハイレベル出力が与えられ、バス使用要求信号ＢＲをバ
スに出力することができる。要求信号Ｂｎが出力された
ことにより、バス・アービタ４が駆動してバス使用許可
信号ＢＧＩＮがディジー・チェインを経て入力される。
この許可信号ＢＧＩＮをインバータ１９を通して７リツ
プ・７０ツブＦ２のクロック入力端子ＣＫに加えると、
そのとき７リツプ・７０ツブｐ ２ （７） ｐＲ入力
端子およびＣＬＲ入力端子には、ハイレベル電圧が印加
されており、クロックが有効な状態にある？で、７リツ
プ・フロップＦ２の出力Ｑかラババイレベル電圧、出力
ζからはローレベル電圧が、それぞれ出力される。この
出力Ｑからのハイレベル電圧がバス・ドライバ１６を経
てバスにバス使用中信号ＢＢＳＹを出力し、バスを占有
する。同時に、フリップ・７０ツブＦ２の出力Ｑのハイ
レベル出力電圧を７リツプ・７０ツブＦ４のクロック入
力端子ＣＬＫに加えることにより、フリップ・７０ツブ
Ｆ４のＱ出力からハイレベル電圧をナンド回路１３に与
える。それによって、バスの使用を終了して、再びバス
の使用要求を出そうとしてＢＲをローレベルにしても、
フリップ・フロップＦ４のＱ出力がハイレベルであるた
め、ナンド回路１３の入力が満たされず、バス使用要求
信号ＢＲをバス上に出方できない。信号ＢＲがバスに出
力されるためには、フリップ・７０ツブＦ４がリセット
されてＱａｌ力がｐ−レベルになっていなければならな
い。フリップ・フロップＦ４がリセットされるためには
、バス上のＢＲ，ＢＢＳＹ信号が出力されていない状態
、つまり他のプロセッサのバス使用要求がバス・アービ
タ養によって順次使用許可され、バスの使用がずべて終
了Ｌ、ＢＲ，ＢＢＳＹ信号がハイレベルになっテ、ナン
ド回路１４からローレベル電圧がフリップ・フロップＦ
４のＣＬＲ入力端子に対して与えられることにより、フ
リップ・７０ツブＦ４がリセットされる。フリップ・フ
ロップＦ４がリセットされることにより、Ｑ出力からロ
ーレベルｍ圧がナンド回路１３に与えられ、ＢＲ倍信号
ローレベルになれば、アンド条件がとれてナンド回路１
３の出力カハイレベルとなるため、ＢＲ倍信号出力する
ことが可能となる。ここで、ＢＲ倍信号出力していない
状態で、バス使用許可信号ＢＧＩＮを得たときには、Ｂ
Ｒ倍信号出力しているか否かを判断して、出力していな
ければ、次のプロセッサの使用許可信号ＢＧＩＮとする
ため、信号ＢＧＯＵＴを出力する。なお、遅延紫子１８
は、ＢＲ倍信号出力しているか否かの判断に要する遅延
であり、７リツプ・７０ツブＦ２の動作時間以上の遅延
時間が必要である。
プ・７０ツブＦ２のクロック入力端子ＣＫに加えると、
そのとき７リツプ・７０ツブｐ ２ （７） ｐＲ入力
端子およびＣＬＲ入力端子には、ハイレベル電圧が印加
されており、クロックが有効な状態にある？で、７リツ
プ・フロップＦ２の出力Ｑかラババイレベル電圧、出力
ζからはローレベル電圧が、それぞれ出力される。この
出力Ｑからのハイレベル電圧がバス・ドライバ１６を経
てバスにバス使用中信号ＢＢＳＹを出力し、バスを占有
する。同時に、フリップ・７０ツブＦ２の出力Ｑのハイ
レベル出力電圧を７リツプ・７０ツブＦ４のクロック入
力端子ＣＬＫに加えることにより、フリップ・７０ツブ
Ｆ４のＱ出力からハイレベル電圧をナンド回路１３に与
える。それによって、バスの使用を終了して、再びバス
の使用要求を出そうとしてＢＲをローレベルにしても、
フリップ・フロップＦ４のＱ出力がハイレベルであるた
め、ナンド回路１３の入力が満たされず、バス使用要求
信号ＢＲをバス上に出方できない。信号ＢＲがバスに出
力されるためには、フリップ・７０ツブＦ４がリセット
されてＱａｌ力がｐ−レベルになっていなければならな
い。フリップ・フロップＦ４がリセットされるためには
、バス上のＢＲ，ＢＢＳＹ信号が出力されていない状態
、つまり他のプロセッサのバス使用要求がバス・アービ
タ養によって順次使用許可され、バスの使用がずべて終
了Ｌ、ＢＲ，ＢＢＳＹ信号がハイレベルになっテ、ナン
ド回路１４からローレベル電圧がフリップ・フロップＦ
４のＣＬＲ入力端子に対して与えられることにより、フ
リップ・７０ツブＦ４がリセットされる。フリップ・フ
ロップＦ４がリセットされることにより、Ｑ出力からロ
ーレベルｍ圧がナンド回路１３に与えられ、ＢＲ倍信号
ローレベルになれば、アンド条件がとれてナンド回路１
３の出力カハイレベルとなるため、ＢＲ倍信号出力する
ことが可能となる。ここで、ＢＲ倍信号出力していない
状態で、バス使用許可信号ＢＧＩＮを得たときには、Ｂ
Ｒ倍信号出力しているか否かを判断して、出力していな
ければ、次のプロセッサの使用許可信号ＢＧＩＮとする
ため、信号ＢＧＯＵＴを出力する。なお、遅延紫子１８
は、ＢＲ倍信号出力しているか否かの判断に要する遅延
であり、７リツプ・７０ツブＦ２の動作時間以上の遅延
時間が必要である。
このようにして、複合マイクロプロセッサ・システムを
ｔ＃成する各プロセッサのバスの使用権を平等にするこ
とができる。
ｔ＃成する各プロセッサのバスの使用権を平等にするこ
とができる。
以上説明したように、本発明によれば、共有メモリとし
てボートを設けたので、プロセッサ相互間のデータの受
は渡しの際に、同一エリアへのデＣの −タの２重書きや、同一データの２度読みによる誤りを
検出して阻止でき、またボート自体が排他制御機能を具
備することにより、共通結合方式で必要であった排他制
御は不要となり、さらに排他制御に要する共通バス占有
時間を短縮化できる。
てボートを設けたので、プロセッサ相互間のデータの受
は渡しの際に、同一エリアへのデＣの −タの２重書きや、同一データの２度読みによる誤りを
検出して阻止でき、またボート自体が排他制御機能を具
備することにより、共通結合方式で必要であった排他制
御は不要となり、さらに排他制御に要する共通バス占有
時間を短縮化できる。
さらに、各プロセッサにバス制御回路を設けたので、各
プロセッサの共通バスの使用権を平等にすることができ
、システム全体の稼動率を向上することができる。
プロセッサの共通バスの使用権を平等にすることができ
、システム全体の稼動率を向上することができる。
第１図は従来の共有メモリ結合型複合プロセッサ・シス
テムのブロック図、第２図は第１図のプログラム・モジ
ュール相互間の通信方法を示す図、第３図は従来の複合
プロセッサ・システムのバス制御方法を示す図、第４図
は第３図の各プロセッサのバス制御回路の論理構成図、
第５図は本発明の実施例を示すデータ・７０−結合型プ
ロセッサの概念図、第６図は第５図のプロセッサ間通信
の方法を示す図、第７図は第６図に、よりパイプライン
処理を行うときの説明図、第８図は本発明の実Ｇ２搬 施例を示すデータ・フロー結合型プロセッサのシステム
全体構成図、第９図は第８図のデータ・フルー制御モジ
ュールのブロック構成図、第１０図は第９図のアドレス
・デコード回路のブロック図、第１１図は第９図のステ
ータス回路のブロック図、第１２図は第９図の初期設定
回路の構成図、第１３図は第９図の出力分配回路の論理
構成図、第１４図は本発明の実施例を示すプロセシング
・モジュールのバス制御回路の論理構成図である。 １：共有メモリ、２．３，６：プロセシング・モジュー
ル、７：ボート、８：データ・フロー制御モジュール、
５’ Ｊ”＜ ３に１バス、４＝バスパｒ−ビタ、２１
：プロセッサ、２２：ローカル・メモリ、２４、３４
ニブログラム・モジュール、２５１ｆｔｌＪｌｌＩ機構
、２６：分散アービタ、２７：バッファ、９ニアドレス
・デコード回路、１０：ステータス回路、１１；出力信
号分配回路、１２：初期設定回路、Ｆ１〜Ｆ４ ニアリ
ップ・７０ツブ。 特許出願人 株式金社日立製作所（ばか１名）代
理 人 弁理士 磯 村 雅 佼第
１ 図 第 ２ 図 第 ５ 図 ２３ 第 ６ 図 第 ７ 図 一時刻 第 ８ 図 り一一一一−−−−−−−−−−−−−−一−」第
９ 図 ｑ 第１０図 ｇ］ 第 １１ 図 第 １２ 図
テムのブロック図、第２図は第１図のプログラム・モジ
ュール相互間の通信方法を示す図、第３図は従来の複合
プロセッサ・システムのバス制御方法を示す図、第４図
は第３図の各プロセッサのバス制御回路の論理構成図、
第５図は本発明の実施例を示すデータ・７０−結合型プ
ロセッサの概念図、第６図は第５図のプロセッサ間通信
の方法を示す図、第７図は第６図に、よりパイプライン
処理を行うときの説明図、第８図は本発明の実Ｇ２搬 施例を示すデータ・フロー結合型プロセッサのシステム
全体構成図、第９図は第８図のデータ・フルー制御モジ
ュールのブロック構成図、第１０図は第９図のアドレス
・デコード回路のブロック図、第１１図は第９図のステ
ータス回路のブロック図、第１２図は第９図の初期設定
回路の構成図、第１３図は第９図の出力分配回路の論理
構成図、第１４図は本発明の実施例を示すプロセシング
・モジュールのバス制御回路の論理構成図である。 １：共有メモリ、２．３，６：プロセシング・モジュー
ル、７：ボート、８：データ・フロー制御モジュール、
５’ Ｊ”＜ ３に１バス、４＝バスパｒ−ビタ、２１
：プロセッサ、２２：ローカル・メモリ、２４、３４
ニブログラム・モジュール、２５１ｆｔｌＪｌｌＩ機構
、２６：分散アービタ、２７：バッファ、９ニアドレス
・デコード回路、１０：ステータス回路、１１；出力信
号分配回路、１２：初期設定回路、Ｆ１〜Ｆ４ ニアリ
ップ・７０ツブ。 特許出願人 株式金社日立製作所（ばか１名）代
理 人 弁理士 磯 村 雅 佼第
１ 図 第 ２ 図 第 ５ 図 ２３ 第 ６ 図 第 ７ 図 一時刻 第 ８ 図 り一一一一−−−−−−−−−−−−−−一−」第
９ 図 ｑ 第１０図 ｇ］ 第 １１ 図 第 １２ 図
Claims (1)
- 【特許請求の範囲】 α）複合のプロセッサと共有メモリとが共通バスに接続
された複合プロセッサ・システムにおいて、上記共有メ
モリとして、空きのときのみデータを書き込み、データ
が格納されているときのみ読み出しが行えるデータ受渡
し用のボートを設け、各プロセッサから該ボートをアク
セスする際に、該ボート自体の動作により、データの２
重書き、および同一データの２度読みを阻止し、かつ排
他制御を行うことを特徴とする複合プロセッサ・システ
ムのアクセス制御方式。 ■１合のプロセッサと共有メモリとが共通バスに接続さ
れた複合プロセッサ・システムにおいて、上記共有メモ
リとして、空きのときのみデータを書き込み、データが
格納されているときのみ、読み出しが行えるデータ受渡
し用ポートを設けるとともに、各プロセッサ内にバス制
御回路を設け、複数のプロセッサが同時に上記ボート等
をアクセスするためバス使用要求を出力したとき、一旦
バス使用権を得たプロセッサでは、他のプロセッサから
のバス使用要求がなくなるまで、上記バス制御回路によ
り再度のバス使用要求出力を阻止することを特徴とする
複合プロセッサ・システムのアクセス制御方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57221684A JPS59111561A (ja) | 1982-12-17 | 1982-12-17 | 複合プロセツサ・システムのアクセス制御方式 |
| EP83112366A EP0111840A3 (en) | 1982-12-17 | 1983-12-08 | Access control method for multiprocessor systems |
| US06/563,038 US4571672A (en) | 1982-12-17 | 1983-12-19 | Access control method for multiprocessor systems |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57221684A JPS59111561A (ja) | 1982-12-17 | 1982-12-17 | 複合プロセツサ・システムのアクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59111561A true JPS59111561A (ja) | 1984-06-27 |
Family
ID=16770651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57221684A Pending JPS59111561A (ja) | 1982-12-17 | 1982-12-17 | 複合プロセツサ・システムのアクセス制御方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4571672A (ja) |
| EP (1) | EP0111840A3 (ja) |
| JP (1) | JPS59111561A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002082842A (ja) * | 2000-06-20 | 2002-03-22 | Bayerische Motoren Werke Ag | メインマイクロプロセッサと、バス送受信ユニットに対するプロセッサインタフェースとを有する制御装置 |
Families Citing this family (124)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR900002438B1 (ko) * | 1984-02-29 | 1990-04-14 | 가부시끼가이샤 도오시바 | 프로세서간 결합방식 |
| US4760521A (en) * | 1985-11-18 | 1988-07-26 | White Consolidated Industries, Inc. | Arbitration system using centralized and decentralized arbitrators to access local memories in a multi-processor controlled machine tool |
| IN168469B (ja) * | 1986-02-24 | 1991-04-06 | Ibm | |
| GB2196762B (en) * | 1986-10-27 | 1990-12-19 | Burr Brown Ltd | Interleaved access to global memory by high priority source |
| GB2197506A (en) * | 1986-10-27 | 1988-05-18 | Burr Brown Ltd | Providing and handling break points in a software monitor |
| JPS63199540A (ja) * | 1987-02-16 | 1988-08-18 | Toshiba Corp | デ−タ伝送方法及び装置 |
| US5034883A (en) * | 1987-05-01 | 1991-07-23 | Digital Equipment Corporation | Lockhead bus arbitration system with override of conditional access grants by bus cycle extensions for multicycle data transfers |
| US4980854A (en) * | 1987-05-01 | 1990-12-25 | Digital Equipment Corporation | Lookahead bus arbitration system with override of conditional access grants by bus cycle extensions for multicycle data transfers |
| US4947368A (en) * | 1987-05-01 | 1990-08-07 | Digital Equipment Corporation | Lookahead bus arbitration system with override of conditional access grants by bus cycle extensions for multicycle data transfers |
| US5111424A (en) * | 1987-05-01 | 1992-05-05 | Digital Equipment Corporation | Lookahead bus arbitration system with override of conditional access grants by bus cycle extensions for multicycle data transfer |
| US5257392A (en) * | 1988-01-29 | 1993-10-26 | Sharp Kabushiki Kaisha | System for loading and dumping data in a data flow processor based on paired program data and data to be processed |
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