JPS5856290A - 記憶装置 - Google Patents
記憶装置Info
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- JPS5856290A JPS5856290A JP56154348A JP15434881A JPS5856290A JP S5856290 A JPS5856290 A JP S5856290A JP 56154348 A JP56154348 A JP 56154348A JP 15434881 A JP15434881 A JP 15434881A JP S5856290 A JPS5856290 A JP S5856290A
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- JP
- Japan
- Prior art keywords
- voltage
- power supply
- amplifier
- memory cell
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/14—Dummy cell management; Sense reference voltage generators
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体メモリ、特に絶縁ゲート型の構造をも
つ不揮発性メモリに用いる比較検出器のよ多安定な基準
電圧を発生する回路を有する記憶装置に関するものであ
る。
つ不揮発性メモリに用いる比較検出器のよ多安定な基準
電圧を発生する回路を有する記憶装置に関するものであ
る。
絶縁ゲートを持つ電気的書き込み可能な読み出し専用メ
モリー（以下ＥＰＲＯＭと記す）の読み出し状態を示す
ブｐ、り図を第１図に示す。
モリー（以下ＥＰＲＯＭと記す）の読み出し状態を示す
ブｐ、り図を第１図に示す。
一般に、メモリーセルには書き込み状態と非書き込み状
態とがある。書き込み状態のしきい値（ＶＴ）は、読み
出し時に、ゲート電極に印加される電圧よシも高い。
態とがある。書き込み状態のしきい値（ＶＴ）は、読み
出し時に、ゲート電極に印加される電圧よシも高い。
そのため、このメモリーセルを選択した場合、メモリー
セルはオフ（ｏｆｆ）となる。今、これを′＃θ″が記
憶されていると定義する。
セルはオフ（ｏｆｆ）となる。今、これを′＃θ″が記
憶されていると定義する。
非書き込み状態のメモリーセルを選択した場合。
メモリーセルはオン（Ｏｎ）となる。これを町！が記憶
されていると定義する。
されていると定義する。
第１図において、今、アドレス線Ｘ１とアドレス線Ｙ１
により、メモリーセルＭ１が選択さねたとする。
により、メモリーセルＭ１が選択さねたとする。
メモリーセルＭ１にＩＩ Ｑ ｎが記憶されている時１
点Ｉ）の電位をＶｏｆｆ（Ｄ）、点Ｅの電位をＶｏ（ｆ
（Ｅ）とする。
点Ｉ）の電位をＶｏｆｆ（Ｄ）、点Ｅの電位をＶｏ（ｆ
（Ｅ）とする。
一方、アドレス線Ｘ２ ｈ アドレスＷｋＹ１により。
メモリーセルＭ２が選択され、このメモリーセルＭ２に
Ｌｌｌｌｊが記憶されている時１点Ｉ）の′電位をＶｏ
ｎ （１））点１弓の電位ｋ Ｖｏｎ （”’）とする
。
Ｌｌｌｌｊが記憶されている時１点Ｉ）の′電位をＶｏ
ｎ （１））点１弓の電位ｋ Ｖｏｎ （”’）とする
。
１の増幅器は手記Ｖｏｆｆ （１））とＶｏｎ（Ｄ）の
′ぼ位差を増幅している。点Ｉ）に０１デイジツト線が
つながっているので大きな容重がついている。比較検出
器３でｉｌ、メモＩ）−セルにｕ（１”が嚇き込゛まれ
ている時の点１すの電位Ｖｏｒｒ（Ｅ）と、ノ＾準’ｔ
Ｋ月：発生回路２で得られた基準電ＩＥ ＶＩｔ、Ｆを
比較し、（１）式の関係か成り立っている時は、メモリ
ーセルに’（１″が書き込捷れていると判断し１点Ｅの
′［電位と基準′（Ｍ、川との差を増幅し、出力バッフ
ァにイｇ号を送り％ ４の１１１カバツフアの出力Ｖｏ
ｌＣ″Ｏ”が出力される。
′ぼ位差を増幅している。点Ｉ）に０１デイジツト線が
つながっているので大きな容重がついている。比較検出
器３でｉｌ、メモＩ）−セルにｕ（１”が嚇き込゛まれ
ている時の点１すの電位Ｖｏｒｒ（Ｅ）と、ノ＾準’ｔ
Ｋ月：発生回路２で得られた基準電ＩＥ ＶＩｔ、Ｆを
比較し、（１）式の関係か成り立っている時は、メモリ
ーセルに’（１″が書き込捷れていると判断し１点Ｅの
′［電位と基準′（Ｍ、川との差を増幅し、出力バッフ
ァにイｇ号を送り％ ４の１１１カバツフアの出力Ｖｏ
ｌＣ″Ｏ”が出力される。
Ｖｏｆｆ（Ｅ） ＞ ＶｎＥＦ＋α −・・−・＝−＋
１１（α：比較検出器が検出可能な最小の電位差） 一方、メモリーセルにｕ１″が書き込まれている時も同
様に１点■シの電位ＶＯｎ（Ｅ ）と基準電圧発生回路
２で荀られた基準電圧Ｖｔｔｇｐを比較し、（２）式の
関係が成り立っている時は、メモリーセルにｕ１″′か
書き込せれていると判断し、点Ｅの電位と基準電圧との
差分増幅して、出力バッファに信号を送シ、出力バッフ
ァ４の出力■。にｕ１°′が出力される。
１１（α：比較検出器が検出可能な最小の電位差） 一方、メモリーセルにｕ１″が書き込まれている時も同
様に１点■シの電位ＶＯｎ（Ｅ ）と基準電圧発生回路
２で荀られた基準電圧Ｖｔｔｇｐを比較し、（２）式の
関係が成り立っている時は、メモリーセルにｕ１″′か
書き込せれていると判断し、点Ｅの電位と基準電圧との
差分増幅して、出力バッファに信号を送シ、出力バッフ
ァ４の出力■。にｕ１°′が出力される。
ｖ、、（Ｅ ）→−α＜ＶｒｉＥｐ −１２１（α：
比較検出器が検出可能な最小の電位差） 以上のように、基準電圧ＶｒｔＥｐは、メモリーセルの
状態を読み出す基準となるものであるので、製造上のば
らつき、電源電圧の変動に対して、上記山、（２）式の
関係が成り立っていなければならない。
比較検出器が検出可能な最小の電位差） 以上のように、基準電圧ＶｒｔＥｐは、メモリーセルの
状態を読み出す基準となるものであるので、製造上のば
らつき、電源電圧の変動に対して、上記山、（２）式の
関係が成り立っていなければならない。
第２図は、従来技術によるＥＰＲＯＭの一部回路図であ
る。トランジスタＴｒ８は選択されたメモリ−セルで、
トランジスタｌ１ｌｒ７とｌ１ｌｒ８ のゲート電極
には、それぞれ、Ｙアト１／ス線、Ｘアドレス線の信号
電圧としてｈ ＊ ＋７１；＜ ’Ｉｔ ｒｔ：、 ｖ
ｃｃが印加されている。
る。トランジスタＴｒ８は選択されたメモリ−セルで、
トランジスタｌ１ｌｒ７とｌ１ｌｒ８ のゲート電極
には、それぞれ、Ｙアト１／ス線、Ｘアドレス線の信号
電圧としてｈ ＊ ＋７１；＜ ’Ｉｔ ｒｔ：、 ｖ
ｃｃが印加されている。
トランジスタＩｌｌ、５け、製造上のばらつきを相補し
あうように、メモリーセルと同じ構造と特性をもつトラ
ンジスタ（以下ダミーセルとＨ「１す）を用い。
あうように、メモリーセルと同じ構造と特性をもつトラ
ンジスタ（以下ダミーセルとＨ「１す）を用い。
そのグー）′１ｔｆ４ｖＩ！、には、トランジスタ’Ｉ
’ｒｌとｌｉｔ ｒ２の抵抗分割により、電源電圧より
低い電圧が印加されている。このようにして、トランジ
スタｒｌｌ ｒ５に流れる電流を制限している。
’ｒｌとｌｉｔ ｒ２の抵抗分割により、電源電圧より
低い電圧が印加されている。このようにして、トランジ
スタｒｌｌ ｒ５に流れる電流を制限している。
トランジスタＴｒ１ ＋ Ｔｒ２は、一定’ｅｌｆ、
ＩＥ ＶｃｏＮＳ ’Ｉ”を得るためのディプレッジ習
ン型ＭＯ８）ランジスタ、トランジスタＴｒ３．Ｔｒ６
は、それぞれインバータを構成するディプレッジ縦ン型
ＭＯＳトランジスタ、トランジスタＴｒ ４ ＊ ””
ｒ ７１”エンハンスメント型ＭＯＳトランジスタであ
る。
ＩＥ ＶｃｏＮＳ ’Ｉ”を得るためのディプレッジ習
ン型ＭＯ８）ランジスタ、トランジスタＴｒ３．Ｔｒ６
は、それぞれインバータを構成するディプレッジ縦ン型
ＭＯＳトランジスタ、トランジスタＴｒ ４ ＊ ””
ｒ ７１”エンハンスメント型ＭＯＳトランジスタであ
る。
本従来例の動作を以下第３図と第６図を用いて説、明す
る。
る。
第３図は、選択されたメモリーセルに１″が１き込まれ
ている場合の点Ａの電位■！と点Ｂの電位 ５−− ＶＲＥＦＩ の電源電圧依存性を表わしたものである。
ている場合の点Ａの電位■！と点Ｂの電位 ５−− ＶＲＥＦＩ の電源電圧依存性を表わしたものである。
第６図はトランジスタＴｒ５ ｒ Ｔ ｒ ８に流れる
電流の１！源電圧依存性を表わしたものである。
電流の１！源電圧依存性を表わしたものである。
点への電位■１の電源電圧依存性を以下に記す。
電源電圧ＶＣＣを０から順次、増加していった場合。
電源電圧ＶＣＣがメモリーセルのしきい値（ＶＴＭ ）
以下の場合は、トランジスタＴｒ６がディプレッジ盲ン
型ＭＯＳトランジスタであるため、電源電圧と等しく増
加する。
以下の場合は、トランジスタＴｒ６がディプレッジ盲ン
型ＭＯＳトランジスタであるため、電源電圧と等しく増
加する。
電源電圧■ｃｏがＶＴＭよシ大きくなると、トランジス
タＴｒ８が０口と々るので、トランジスタＴｒｙｅＴｒ
７．Ｔｒ８で構成されるインバータの伝達特性に従うよ
うになる。この様子を第３図の（Ｇ）の曲線として示す
。トランジスタＴｒ８に流れる電流の電源電圧依存性は
、第６図の（Ｐｉの曲線で表わすようにｈ ｖＴＭをし
きい値として、電源電圧を増加するにつれて、流れる′
電流は増加していく。
タＴｒ８が０口と々るので、トランジスタＴｒｙｅＴｒ
７．Ｔｒ８で構成されるインバータの伝達特性に従うよ
うになる。この様子を第３図の（Ｇ）の曲線として示す
。トランジスタＴｒ８に流れる電流の電源電圧依存性は
、第６図の（Ｐｉの曲線で表わすようにｈ ｖＴＭをし
きい値として、電源電圧を増加するにつれて、流れる′
電流は増加していく。
次に１点Ｂの電位■２の電源電圧依存性を以下に記す。
ダミーセルのゲート電位は、 ＴｒｘとＴｒ２の抵抗分
６一 割によシ、電源電圧が分配されているので、同じメモリ
ーセルのしきい値ｔ ”Ｉ’Ｍを得るためには。
６一 割によシ、電源電圧が分配されているので、同じメモリ
ーセルのしきい値ｔ ”Ｉ’Ｍを得るためには。
電源電圧−メモリ−セルの場合より高い電圧をかけなけ
ればならない。従って、等価的に目、しきい値が高くな
ったのと同じである。
ればならない。従って、等価的に目、しきい値が高くな
ったのと同じである。
このダミーセルの等価的なしきい値をｖＴｌｔｌｉｊ
１−１とする。
１−１とする。
電源電圧■ｃｃ？ｆ−Ｏから順次増加していった場合、
電源電圧ＶＣＣが、ダミーセルの等価的なしきい値■Ｔ
ＩｔＴ（Ｆ１以下の場合は１点Ａの場合と同様に、電源
電圧と等しく増加し、それ以後にｊ、Ｔｒ３ ｒ Ｔｒ
４ 。
電源電圧ＶＣＣが、ダミーセルの等価的なしきい値■Ｔ
ＩｔＴ（Ｆ１以下の場合は１点Ａの場合と同様に、電源
電圧と等しく増加し、それ以後にｊ、Ｔｒ３ ｒ Ｔｒ
４ 。
１１７ｒ５で構成されるインバータの伝達特性に従うよ
うになる。
うになる。
この様子を第３図の（１０の曲線として示す。トランジ
スタ＋４７ｒ５に流れる電流の′ＩＩＩＩ源電圧依有電
圧依存性図の（Ｑの曲線で表わすように、■・Ｖ旧（Ｆ
ｌをしきい値として、電源電圧を増７Ｉ［１するにつれ
て、流れる￥ＪＥ流は増加していく。
スタ＋４７ｒ５に流れる電流の′ＩＩＩＩ源電圧依有電
圧依存性図の（Ｑの曲線で表わすように、■・Ｖ旧（Ｆ
ｌをしきい値として、電源電圧を増７Ｉ［１するにつれ
て、流れる￥ＪＥ流は増加していく。
この時、トランジスタＴｒ５に流れる電流１＋ｖｂｔｔ
’ｔは、電源電圧を増加するにつれて、トランジスタＴ
ｒｓに流れる電流１１に近づくようにカる。
’ｔは、電源電圧を増加するにつれて、トランジスタＴ
ｒｓに流れる電流１１に近づくようにカる。
従って第３図のＨの曲線で表わすインバータの伝達特性
と、Ｇの曲線で表わすインバータの伝達特性のｕＬ″レ
ベルは、電源電圧を増加するにつれて一致するようにな
る。
と、Ｇの曲線で表わすインバータの伝達特性のｕＬ″レ
ベルは、電源電圧を増加するにつれて一致するようにな
る。
第３図において、電源電圧■ｃｃが設定電圧Ｖ人からｖ
Ｂに変化したとする。この時点Ａの電位Ｖ１と点Ｂの電
位ＶＢ、ＥＦ１の差が大きくなる。この場合を（Ｉ）の
部分で示しである。
Ｂに変化したとする。この時点Ａの電位Ｖ１と点Ｂの電
位ＶＢ、ＥＦ１の差が大きくなる。この場合を（Ｉ）の
部分で示しである。
点Ａの電位ｖ１と点Ｂの電位ＶＩＩＦＩの差が大きくな
ると、アドレス線が次にｕＯ″を書き込まれているメモ
リーセルを選んだ場合、Ａ点についてる大きなｌを充電
する電圧幅が大きくなるので、スイッチング速度が低下
する。
ると、アドレス線が次にｕＯ″を書き込まれているメモ
リーセルを選んだ場合、Ａ点についてる大きなｌを充電
する電圧幅が大きくなるので、スイッチング速度が低下
する。
又、設定電圧ｖＡからＳ ＶＯに変化した場合１点Ａの
電位■１ と点Ｂの電位ＶＲＥＦＩの差が小さくなる。
電位■１ と点Ｂの電位ＶＲＥＦＩの差が小さくなる。
この場合を１（）の部分で示しである。この時。
比較検出器で電位差を検出することが困雛となる。
以上のように、従来技術を用いた本例では、電源電圧が
設定値よシずれた場合、スイッチング速度が遅くなった
り比較検出器で検出が困姉となる欠点がある。
設定値よシずれた場合、スイッチング速度が遅くなった
り比較検出器で検出が困姉となる欠点がある。
本発明の目的は、前述の欠点を除去し、電源電圧の変動
に対して、より安定な比較検出器の基準電圧を提供する
ものである。
に対して、より安定な比較検出器の基準電圧を提供する
ものである。
本発明の記憶装置ａは、複数のメモリーセルを含み、前
記メモリーセルを、Ｘアドレス線とＹアドレス線により
１つのメモリーセルを選択し、前記メモリーセルを含む
ディジット線の電圧が、選択されたメモリーセルの記憶
内容に応じて変化することにより、記憶内容を判断し、
その電圧を増幅する第１の増幅器を有し、又、メモリー
セルと同じ構造と特性を持つ素子を複数個直列、あるい
は、並列、あるいは直並列に接続することにより得られ
る複合素子を有し、その入力線には、前記Ｘアドレス線
の信号の電圧と同じ電ＥＦが印７Ｊｒｌされ、前記複合
素子の出力を増幅する。前記第１の増幅器と同特性を有
する第２の増幅器をイ」し、その１１１力電圧である基
準電圧と、前記第１の増幅器の出力電圧を比較し、増ｔ
ｉｌｌ’；ｌする比較検出器を廟すること９− により構成される。
記メモリーセルを、Ｘアドレス線とＹアドレス線により
１つのメモリーセルを選択し、前記メモリーセルを含む
ディジット線の電圧が、選択されたメモリーセルの記憶
内容に応じて変化することにより、記憶内容を判断し、
その電圧を増幅する第１の増幅器を有し、又、メモリー
セルと同じ構造と特性を持つ素子を複数個直列、あるい
は、並列、あるいは直並列に接続することにより得られ
る複合素子を有し、その入力線には、前記Ｘアドレス線
の信号の電圧と同じ電ＥＦが印７Ｊｒｌされ、前記複合
素子の出力を増幅する。前記第１の増幅器と同特性を有
する第２の増幅器をイ」し、その１１１力電圧である基
準電圧と、前記第１の増幅器の出力電圧を比較し、増ｔ
ｉｌｌ’；ｌする比較検出器を廟すること９− により構成される。
第４図は１本発明による実施例を示す回路図である。
出力電圧ｖ１を得る部分は、第２図と同じ構成であるの
で説明を省略する。トランジスタＴｒ９はディプレッジ
ビン型ＭＯ８ｌ−ランジスタＴｈ ＴｒｌＯはエンハン
スメント型ＭＯ８トランジスタである。
で説明を省略する。トランジスタＴｒ９はディプレッジ
ビン型ＭＯ８ｌ−ランジスタＴｈ ＴｒｌＯはエンハン
スメント型ＭＯ８トランジスタである。
トランク７りＴｒ ］ １ ＋Ｔｒ １２ ＊ Ｔｒ
１３は・す６てダミーセルであり、それぞれのゲート電
極には、電源電圧が印加されている。トランジスタＴｒ
９とＴｒｌｏの共通接点Ｃの電位が基準電圧ＹａＥｐ２
を与える。
１３は・す６てダミーセルであり、それぞれのゲート電
極には、電源電圧が印加されている。トランジスタＴｒ
９とＴｒｌｏの共通接点Ｃの電位が基準電圧ＹａＥｐ２
を与える。
本発明による実施例の動作を第５図、第６図を用いて説
明する。
明する。
第５図は、第３図と同じく１選択されたメモリーセルに
ｔ′１″が書き込まれている場合の点Ａの電位ｖｌと点
Ｃの電位ＶＴｔＢＦ’２の電源電圧依存性を表わしたも
のである。比較のために、第２図の従来例の点Ｂの電位
ＶＲＦｉＦ１の電源電圧依存性も表わしである。
ｔ′１″が書き込まれている場合の点Ａの電位ｖｌと点
Ｃの電位ＶＴｔＢＦ’２の電源電圧依存性を表わしたも
のである。比較のために、第２図の従来例の点Ｂの電位
ＶＲＦｉＦ１の電源電圧依存性も表わしである。
点Ａの電位■１は第３図の場合と同様であるので１０−
説明を省略する。
電源電圧Ｖｃｃを第３図の場合と同じように、０から増
加していった場合、その値がｖ’ｒｒｔｎｉ；’２に達
する壕では電源電圧と等しく増加する。このＶ’ｒｌｖ
ｌａｐ２の値は、トランジスタＴｒ１１の基板とソース
電極とが逆方向にバイアスされるためにｈ ”ＴＭよシ
少し高くなる。
加していった場合、その値がｖ’ｒｒｔｎｉ；’２に達
する壕では電源電圧と等しく増加する。このＶ’ｒｌｖ
ｌａｐ２の値は、トランジスタＴｒ１１の基板とソース
電極とが逆方向にバイアスされるためにｈ ”ＴＭよシ
少し高くなる。
従って１本実施例、点Ｃのピーク電圧ｖｃＩ）の値は従
来例１点Ｂのピーク電圧Ｖ ｌ１ｌ）よりも小さくなる
。
来例１点Ｂのピーク電圧Ｖ ｌ１ｌ）よりも小さくなる
。
電源電圧Ｖ。０が■・ｒ圓Ｆ２を越えると、ダミーセル
がすべてＯｎとなるので、それ以後は、トランジスタＴ
ｒ９ ｒ Ｔｒ １０＋ Ｔｒ １１ ｒ ’″ｒ１２
ｒ ”ｒ１３で構成され−るインバータの伝達！特性
に従うようになる。
がすべてＯｎとなるので、それ以後は、トランジスタＴ
ｒ９ ｒ Ｔｒ １０＋ Ｔｒ １１ ｒ ’″ｒ１２
ｒ ”ｒ１３で構成され−るインバータの伝達！特性
に従うようになる。
第６図のＲにトランジスタＴ目１に流れる電流の電源電
圧依存性を示す。トランジスタＴｒ１１に流れる電流が
、ダミーセルを直並列に接続することによシ、制限され
、電源電圧を増加した場合、流れる電流の増加の割合は
、（Ｐ）で表わす、メモリーセルに流れるＸｉの増加の
割合よシ小さい。
圧依存性を示す。トランジスタＴｒ１１に流れる電流が
、ダミーセルを直並列に接続することによシ、制限され
、電源電圧を増加した場合、流れる電流の増加の割合は
、（Ｐ）で表わす、メモリーセルに流れるＸｉの増加の
割合よシ小さい。
又、ダミーセルを直並列に接続することによシ、インバ
ータのレシオが第２図の従来例の場合より小さくなる。
ータのレシオが第２図の従来例の場合より小さくなる。
そのため、０で表わすインバータ特性の傾斜がゆるくな
り ｕ：［、″ルベルも大きくなる。
り ｕ：［、″ルベルも大きくなる。
以上のような理由によシ、第５図に示すように。
本実施例の場合電源電圧Ｖｃｃが設定電圧ｖＡから減少
してＶＢになったとしても、従来例のように。
してＶＢになったとしても、従来例のように。
点Ａとの電位差が大きくない。これを山）の部分で示し
である。従ってスイッチング速度が低下することがなく
なる。
である。従ってスイッチング速度が低下することがなく
なる。
又、電源電圧Ｖｃｃが設定電圧ｖＡから増加して■０に
なったとしても、従来例のように５点Ａとの電位差が、
比較検出器で検出できなくなるほど小さくならない。こ
れを■の部分で示しである。
なったとしても、従来例のように５点Ａとの電位差が、
比較検出器で検出できなくなるほど小さくならない。こ
れを■の部分で示しである。
以上述べたように５本発明の記憶装置を用いることによ
シ、従来例よシも電源電圧の変動に対して安定な基準電
圧を得ることができる。
シ、従来例よシも電源電圧の変動に対して安定な基準電
圧を得ることができる。
本発明の記憶装置は１以上述べたように、比較検出器に
用いる基準電圧が、電源電圧の変動に対して安定である
ので、スイッチング速度が速く、又比較検出器に負担を
かけることがない。従って。
用いる基準電圧が、電源電圧の変動に対して安定である
ので、スイッチング速度が速く、又比較検出器に負担を
かけることがない。従って。
大容ｔ％高速度が要求されるｈｉ Ｐ ＩＬＯＭ等の記
憶装置に有効である。
憶装置に有効である。
以上の実施例は、 Ｅｌ）Ｒｒ）Ｍを例にとシ説明した
が１選択されたメモリーセルを含むディジット線の電位
がメモリーセルの内容によって変化する構成をとるもの
であるかぎり１本発明は有効であシ。
が１選択されたメモリーセルを含むディジット線の電位
がメモリーセルの内容によって変化する構成をとるもの
であるかぎり１本発明は有効であシ。
１弓ＰＩのＭに限らない。
又、ダミーセルを３個直列に接続した例を第４図に示し
たが、直列に複数個、又は、並列に複数個又は直並列に
複数個接続した場合も本発明は有効である。
たが、直列に複数個、又は、並列に複数個又は直並列に
複数個接続した場合も本発明は有効である。
第１図は不揮発性半導体メモリにおいて、読み出しを行
なう場合のブロック図である。第２図は基準電圧を得る
だめの従来の回路例を示す図である。第３図は、第２図
における点Ａの電位ｖ１と点Ｂの電位ＶＲＨＦＩの′に
源電圧依存性を表わす図で１３− ある。第４図は１本発明の実施例を示すものである。第
５図は、第４図における点Ａの電位ｖｌと点Ｃの電位Ｖ
ＲｇＦ２の電源電圧依存性を表わす図ｆ６る。第６図は
、第２図、第４図のＴｒ５ ｅ Ｔｒ８ｙ’Ｉ’ｒｏに
流れる電流の電源電圧依存性を表わした図である。 １・・・・・・点りの電位を増幅する増幅器、２・・・
・・・基準電圧発生回路、３・・・・・・増幅器の出力
Ｅと、基準電圧ＶＲＢＦＯ差を検出し、増幅する比較検
出器％ ４・・・・・・出力バッファである。 Ｘｌｔ Ｘ２ ＃ Ｘ３ ｙ Ｘ口・・・・・・Ｘアド
レス線、Ｙｌ・・・・・・Ｘアドレス線である。 １４−
なう場合のブロック図である。第２図は基準電圧を得る
だめの従来の回路例を示す図である。第３図は、第２図
における点Ａの電位ｖ１と点Ｂの電位ＶＲＨＦＩの′に
源電圧依存性を表わす図で１３− ある。第４図は１本発明の実施例を示すものである。第
５図は、第４図における点Ａの電位ｖｌと点Ｃの電位Ｖ
ＲｇＦ２の電源電圧依存性を表わす図ｆ６る。第６図は
、第２図、第４図のＴｒ５ ｅ Ｔｒ８ｙ’Ｉ’ｒｏに
流れる電流の電源電圧依存性を表わした図である。 １・・・・・・点りの電位を増幅する増幅器、２・・・
・・・基準電圧発生回路、３・・・・・・増幅器の出力
Ｅと、基準電圧ＶＲＢＦＯ差を検出し、増幅する比較検
出器％ ４・・・・・・出力バッファである。 Ｘｌｔ Ｘ２ ＃ Ｘ３ ｙ Ｘ口・・・・・・Ｘアド
レス線、Ｙｌ・・・・・・Ｘアドレス線である。 １４−
Claims (1)
- 【特許請求の範囲】 複数のメモリーセルを含み、前記メモリーセルをＸアド
レス線とＸアドレス線によυ、１つのメモリーセルを選
択し、前記メモリーセルを含むディジット線の電圧が１
選択されたメモリーセルの記憶内容に応じて変化するこ
とにより、記憶内容を判断し、その電圧を増幅する第１
の増幅器を有し、又、メモリーセルと同じ構造と特性を
持つ素子を複数個接続することによシ得られる複合素子
を有し、その入力線には、前記Ｘアドレス線の信号の電
圧と同じ電圧が印加され、前記複合素子の出力を増幅す
る前記第１の増幅器と同特性を有する第２の増幅器を有
し、その出力電圧である基準１、 電圧と、前記第１
の増幅器の出力電圧を比較し。 増幅する比較検出器を有することを特徴とした記憶装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56154348A JPS5856290A (ja) | 1981-09-29 | 1981-09-29 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56154348A JPS5856290A (ja) | 1981-09-29 | 1981-09-29 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5856290A true JPS5856290A (ja) | 1983-04-02 |
| JPS6142352B2 JPS6142352B2 (ja) | 1986-09-20 |
Family
ID=15582193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56154348A Granted JPS5856290A (ja) | 1981-09-29 | 1981-09-29 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856290A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59186197A (ja) * | 1983-04-07 | 1984-10-22 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPS61248698A (ja) * | 1985-04-26 | 1986-11-05 | Hitachi Ltd | スペクトラム拡散変調を用いた交換システム |
| JPS6354096A (ja) * | 1986-08-22 | 1988-03-08 | Nec Eng Ltd | コ−ドレス端末電子交換システム |
| EP0270750A2 (en) * | 1986-09-12 | 1988-06-15 | STMicroelectronics S.r.l. | Sense circuit for the state of matrix cells in MOS EPROM memories |
| US4761765A (en) * | 1984-01-13 | 1988-08-02 | Nec Corporation | Semiconductor memory device having improved data output circuit |
| JPH01217796A (ja) * | 1988-02-24 | 1989-08-31 | Nec Corp | 不揮発性半導体記憶装置 |
| JPH0346197A (ja) * | 1989-07-13 | 1991-02-27 | Fujitsu Ltd | 半導体記憶装置 |
| US5568472A (en) * | 1992-11-04 | 1996-10-22 | Ntt Mobile Communications Network Inc. | Code division multiple access mobile communication system |
| JPH09252491A (ja) * | 1997-01-31 | 1997-09-22 | Hitachi Ltd | 無線端末 |
| JPH09252490A (ja) * | 1997-01-31 | 1997-09-22 | Hitachi Ltd | 無線基地局 |
| JPH09331568A (ja) * | 1997-01-31 | 1997-12-22 | Hitachi Ltd | 無線基地局 |
-
1981
- 1981-09-29 JP JP56154348A patent/JPS5856290A/ja active Granted
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59186197A (ja) * | 1983-04-07 | 1984-10-22 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPH0519240B2 (ja) * | 1983-04-07 | 1993-03-16 | Toshiba Kk | |
| US4761765A (en) * | 1984-01-13 | 1988-08-02 | Nec Corporation | Semiconductor memory device having improved data output circuit |
| JPS61248698A (ja) * | 1985-04-26 | 1986-11-05 | Hitachi Ltd | スペクトラム拡散変調を用いた交換システム |
| JPS6354096A (ja) * | 1986-08-22 | 1988-03-08 | Nec Eng Ltd | コ−ドレス端末電子交換システム |
| EP0270750A2 (en) * | 1986-09-12 | 1988-06-15 | STMicroelectronics S.r.l. | Sense circuit for the state of matrix cells in MOS EPROM memories |
| JPH07105148B2 (ja) * | 1988-02-24 | 1995-11-13 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| JPH01217796A (ja) * | 1988-02-24 | 1989-08-31 | Nec Corp | 不揮発性半導体記憶装置 |
| JPH0346197A (ja) * | 1989-07-13 | 1991-02-27 | Fujitsu Ltd | 半導体記憶装置 |
| US5568472A (en) * | 1992-11-04 | 1996-10-22 | Ntt Mobile Communications Network Inc. | Code division multiple access mobile communication system |
| JPH09252491A (ja) * | 1997-01-31 | 1997-09-22 | Hitachi Ltd | 無線端末 |
| JPH09252490A (ja) * | 1997-01-31 | 1997-09-22 | Hitachi Ltd | 無線基地局 |
| JPH09331568A (ja) * | 1997-01-31 | 1997-12-22 | Hitachi Ltd | 無線基地局 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6142352B2 (ja) | 1986-09-20 |
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