JPS5832423B2 - デ−タ処理装置用半導体チツプ - Google Patents

Description

【発明の詳細な説明】 本発明は、読取り専用メモ１，１（ＲＯＭ）を内蔵する
データ処理装置用半導体チップに関し、特に多数の指令
語を読取するＲＯＭを含む半導体チップ例えば電子計算
器用半導体チップの製造完了時に、それが適切に働くか
どうかを迅速に検査することのできる半導体チップに関
するものである。

発明の背景 極めて多数のＭＯＳトランジスタと極めて多数の相互接
続を含む半導体チップは、これら全てが使用可能な良好
なものでなければならない。

この様な半導体チップを検査するのに、従来は、キーボ
ード入力金擬似させるためにに入力に情報を読出してそ
の出力を見ることによってユニットが試験されていた。

しかしこの方法は可能な計算ルーチンの全てにわたって
行うので相当な時間を要した。

また試験時間を短縮すべく妥協がなされると。欠点個所
を見のがして試験してＬｔうことになる。

本発明の目的は、読取り専用メモリ（ＲＯＭ）を含む半
導体チップの試験を短時間に確実に行うことができるデ
ータ処理装置用半導体チップを提供することである。

以下、本発明の低電力計算器方式を実施例に関連して詳
細に説明する。

発明の概要 先づ概略を説明すると、本発明の計算器方式は第１図に
概略示されるような手持ち式で電池附勢のポケットサイ
ズ電子計算器において主に使用するために設計される。

この計算器は成形されたプラスチック等の小さなハウジ
ング１０内に収容されており、かつ十進小数点キーとプ
ラス（田マイナス（＝）、符号（−）、掛算（Ｘ）１割
算日、クリア（ｃ）等のような種々の演算キーとを具備
した１０個の十進の数字キーＯ〜９を有するテンキー型
のキーボード１１を含んでいる。

表示器１２は、通常は、セグメント状にされた発光ダイ
オード（ＬＥＤ）、ガス放電パネル又は蛍光型表示器の
形態で与えられる。

８個のデジット（桁）とマイナス記号、エラー又はオー
バーフロー指示のため０９番目の「附加桁（ａｎｎｏｔ
ａｔｏｒ ） Ｊデジット（桁）とが図示されており、
これは個人用計算器の典型的なものである。

各デジット（桁）は典型的な設計の７個のセグメントと
十進小数点を含んでおり１通常は計算器は浮動点モード
で作動するであろうから、十進小数点は８個のデジット
位置のどれかに存在しうる。

オン・オフスイッチ１３はハウジングの頂面又は側部等
に便宜的に位置決めされている。

本発明は、主に、電池の寿命を長くしかつ電池の個数が
最少ですむように電力必要量を最少にすることを目的と
している。

理想的には、充電不可能で使い捨ての電池が使用され、
これは電池の初期のコストを節約しかつ電池充電回路即
ちコード。

プラグ、トランス、整流器、スイッチ等のＡＣ／ＤＣ変
換手段のコストを節約する。

勿論、本明細書で記載されるＭＯＳチップは、設計対象
が使い捨て電池を有する個人用の計算器のためであって
も、卓上型ＡＣ電力計算器にわいても使用できる。

この型式の計算器において電力消費が大きい部品は表示
器１２であるが、少なくとも本発明の範囲内ではＬＥＤ
又は他の表示器素子に固有な電力必要量を減少すること
はほとんど不可能である。

ＬかＬながら、後述されるように本発明の種々の特徴は
表示器が最少の時間でオンにされるようにしかつ表示器
ドライブ回路装置の性能を最適化させうる。

本発明に従って電力を最少にするための主な手段は単一
のＭＯ８／ＬＳＩチップ内に構成されるような主電子的
方式の設計にある。

システムブロック 次にシステムブロック図について説明すると。

本発明の計算器方式の主な要素は第２図のブロック図に
示されている。

点線１５の右側の全てのシステム要素はほぼ５，０００
個のトランジスタを含みかつ標準の２８ピンのパフケー
ジ内に装着された単一のＭＯＳ／Ｌ Ｓ Ｉチップ内に
ある。

システム設計の重要な因子はパッケージのピン数を最少
にすることであり、本装置は従来のチップに比べて数個
の特別のピンを具備する。

インターフェイス１５での主たる入力／出力ピンは例え
ばＳＡとして記号づけられた８個の表示器出力１６とＤ
ＪからＤ９として記号づけられた９個のキーボード／表
示器ストローブ又は走査出力１７とＫＮ、ＫＯ及びＫＰ
として記号づけられた３個のキーボード出力１８とであ
る。

表示器出力１６は直接に（セグメントドライバを用いず
に）表示器１２のセグメントに与えられる。

種々のデジット（桁）の全ての同様のセグメント及び全
ての十進小数点は通常の態様でそれぞれ共に接続される
。

表示器のデジット（桁）は出力１７を使用する走査装置
によって一度に一回付勢され、これら走査信号Ｄ１〜Ｄ
９はまたキースイッチのマトリクスの形態をなしている
キーボードを選択するためにも使用される。

全ての数字キー１〜９はＫＮ線と呼ばれる入力線１８の
うちのただ一つのものの上にあり、数字キー１’−ＯＪ
ＶｉＫＯ線の上にあり、演算キーはＫＯ及びＫＰ線の
上にある。

そこで、全てのキーボード情報は３つの線１８上でエン
コードされかつ「０時間」又は線１７上のキーボード／
表示器ストローブＤ１〜Ｄ９と内部的に相関して入来す
る。

計算器チップはＳ、Ａ、Ｍ、 として称せられる逐次
的にアドレスされるメモリ２０内に置かれたレジスタＡ
、 Ｂ及びＣと呼ばれる３つの作動レジスタを含んでい
る。

１９７１年７月１９日付の米国特許出願第１６３，６８
３号に記載されるように、この装置は状態カウンタ２１
によって逐次的にアドレスされるランダムアクセスメモ
リアレイである。

状態カウンタはメモリアレイ内のメモリセルの列をアド
レスするため及び更に他の目的のために使用される「状
態時間」即ち「Ｓ時間」を発生するリングカウンタであ
る。

基本的にビット並列デジット直列の２進加算器、けた上
げ／けた下げ回路及び２進化十進（ＢＣＤ）補正器から
なる演算ユニット２２によりレジスタ内の数字データ全
処理することによって種々の計算が行なわれる。

数字はＳＡＭ２０にＢＣＤの形で記憶されかつ力ｎ算器
は２進で作動するのでＢＣＤ補正を必要とり。

加算器の出力はＳＡＭ２０のレジスタ内の内容を再入力
する前に補正されなければならない。

ＳＡＭ２０の右手側の選択器ゲート２３はＳＡＭのどの
レジスタがユニット２２に供給されるのか及び結果が何
のレジスタに入るのかを制御する。

更に。選択器ゲート２３は必要に応じて任意のレジスタ
に対し右シフト機能を与える。

左シフトはユニット２２の左シフト回路によって与えら
れてもよい。

ＳＡＭ２０の左側の選択器ゲー１〜２４はレジスタ内の
データの再循環又は１つのレジスタから他のレジスタへ
のデータの交換を与える。

全てのこれら選択器ゲート及びユニット２２の部品は演
算制御のプログラム可能な論理アレイ２５の制御下にあ
る。

作動又はデータレジスタＡ、Ｂ及びＣの外に。

ＳＡＭは２つの１１ビツトフラツグレジスク２６及び２
７即ちフラッグＡ及びフラッグＢを含んでいる。

これらはプログラム時に状態情報を一時的に記憶するた
めに使用される。

フラッグレジスタのビットは線２９を介１−てＳＡＭに
接続されたフラッグ論理アレイ２８の制御下でセットさ
れ、零にされ、交換され、再循環等が行なうことができ
る。

計算器を作動するためのプログラムは１語当り１１ビツ
トで３２０語に構成された３、５２０ビツトの記憶を含
む読出し専用メモリ即ちＲＯＭ３０内に記憶される。

一度に１語がＲＯＭから指令レジスタ３１に読出され、
このレジスタ内に存在する１１ビツト語は与えられた指
令サイクル時に計算器内で例が起るかを規定する。

指令語の一部はレジスタ３１から線３２を介してレジス
タ３３に直列的に与えられる。

レジスタ３３は演算制御アレイ２５及びフラッグ論理ア
レイ２８の両方に共通に接続される。

指令語の他の部分は後述されるようにＳＡＭ２０のデジ
ットマスク論理アレイ３５内のレジスタに線３４を介し
て与えられる。

与えられた時間にＲＯＭから読出される特定の指令語は
Ｘ及びＹアドレスレジスタ３６及び３７によって規定さ
れる。

Ｘ及びＹレジスタ３６及び３７はＸ及びＹアドレスデコ
ーダ３８及び３９を制御する。

ＲＯＭは与えられた６ビツトＸアドレスと３ビツトＹア
ドレスとに対して１１ビツトがアドレスされかつＲＯＭ
から指令レジスタ３１に読出されるように１１セグメン
トに分割される。

指令レジスタ３１内の語はシステムの現行の演算を規定
し、入力及び条件論理４０に沿ってＲＯＭに対する次の
アドレスを作る。

アドレスレジスタ３６及び３７は一度に一位置づつ増大
せしめられてもよく、又は入力及び条件論理の制御下で
特定の位置（指令レジスタ３１からロードされた）に飛
越し即ち分岐してもよい。

この論理ユニット４０はキーボード入力１８を受け、一
般的にンステムの種々の部分の制御又は作動を開始させ
てＲＯＭのプログラムに沿ってデータ入力を与える。

一般的には、システム（本計算機）の作動は、押されて
いるキーボード１１の特定のキーに応じて指令レジスタ
３１に関連して論理装置４０によってＲＯＭアドレスを
発生し次いでＲＯＭのそのアドレス１で飛越し、指令語
をレジスタ３１に読出してそれを構成することによって
全体的に規定される。

その後、Ｘ及びＹアドレスレジスタは次のアドレスオで
増力目せしめられ数個あるいは十数個の指令語全域って
もよい。

そのキーによって表わされる機能が完了する１で遠隔ア
ドレスまで飛越しせしめられ１次いで他のキーが押され
るまで待機モードに復帰せしめられる。

待機モードに於いて、システムは、実際上キーボードを
走査しかつ同時に入力した数字即ち結果を表示器１２上
に表示させる指令語によって繰返される。

ＳＡＭ２０のＡレジスタは、常に、表示器１２に表示さ
れるデータの源である。

入力されている数字が常に表示されるのでそれはＡレジ
スフ内に入力され、即ち計算による結果が表示されるの
でそれは計算の完了時ＫＡレジスタ内に入る。

従って、ＳＡＭ２０から表示器１２への出力はＡレジス
タからのものでちり、ＢＣＤ数を一度に１デジツト変化
するように働くセグメントデコーダ及び出力ＰＬＡを介
して、十進デジット表示器１２に行く線１６のセグメン
トの選択した組合せに線４１により連結される。

これは一般的にはプログラム可能な論理アレイによって
行なわれる。

ゼロ抑制手段４３が出力ＰＬＡ内に含まれる。

線１７を介してキーボード／表示器ストローブに対して
使用される「Ｄ時間」はＳＡＭ２０の一部であるＤ走査
レジスタ４５に関連して作動するデジット走査レジスタ
４４内に発生せしめられる。

表示器１２に於いては最初にゼロ抑制を先行させるよう
に最大有効数字即ちＭＳＤが記憶せしめられるが、これ
に対してＳＡＭ内のレジスタは力目算器即ちユニット２
２がＬＳＤでのビット対ビット開始を持って作動しなけ
ればならないため最小有効数字即ちＬＳＤで開始するよ
うに逐次的にアドレスされる。

従って、デジット走査装置は状態カウンタ２１が一つの
方向にカウントしている間に他方向にカウントしなけれ
ばならない。

システムタイミング 次にシステムのタイミングについて述べると。

システムの基本的なタイミング要素は第３Ａ図に示され
るようなりロック人力φである。

このクロックは約１００から１６０Ｋｆ（ｚの繰返し速
度のものである。

チップ内のクロック発生器４６（第２図参照）は第３Ａ
図に示されるように４つのクロックφ１、φ２、φ３、
φ４を発生する。

４つのクロックの組は１状態時間即ちＳ時間を表わし、
従って状態時間は２５から４０ ＫＨｚの繰返し速度即
ち長さが２４から４０マイクロ秒のものである。

状態時間はＳＡＭアドレスカウンタ２１に於いてクロッ
クφ１からφ４１でで発生される。

ＳＡＭレジスタに於いて１データ語当り１１デジツトに
対応する（各デジットは１状態時間に対応する）１１状
態時間Ｓ。

−５ｔＯが第３Ｂ図に示される。全１１状態時間の組１
−１’１桁時間間隔即ちＤ時間を表わし、かつこれはま
た１指◆廿イクルをも表わす。

従って、指令サイクルは約２６４から４００マイクル秒
の長さのもの、従って約２かＣ） ４ ＫＨｚの繰返し
速度で生じる。

Ｄ時間はキーボード及び表示器走査に対して使用され１
表示器には９個の桁があり、即ち第３Ｃ図？ｉ表示器及
びキーボードをストローブ操作するために使用されるＤ
時間のンーケンスを示す。

一つの桁時間間隔ＤＩＯがあることを注意されたい。

「走査時間」と称せられる表示器及びキーボードの完全
な走査Ｖｉｌ ＯＤＤ時間ち指令サイクロ毎に１度、即
ち２６４ｏから４０００マイクロ秒つまり２．６から４
ミリ秒につき１産生じる。

即ち、表示器又はキーボードは毎秒的２００から４００
回完全走査される。

計算器の操作者は少なくとも１０分の数秒あるいはそれ
以上の間キーを手動で押し、従って少なくとも約５０あ
るいはそれ以上の完全走査がキー上押す時間の間キじる
。

これは５００以上の指令サイクルを表わし、従って計算
器内のほとんどの計算又は作動がキーを押すことができ
る以上の速さで行なわれる。

表示器１２について考えてみると、ＬＳＤである右手側
のデジットのような与えられたデジットはＤ９の間での
み即ち走査時間毎に一度、っ１す３０００マイクロ秒に
つき３００マイクロ秒（１０分の１テ゛ニーテイサイク
ル）の間オンつ１り点灯される。

これは人間の目が認識しうる速度よりはるかに速い１秒
につき２００から４００回オン及びオフに点滅し、従っ
て表示器は逐次的に走査されているのよりむしろ安定で
あると考えられる。

第３Ｃ図に於いては、桁時間間隔がＭＳＤからＬＳＤに
進むこと、つ１り第２図に示されるようなり１からＤ９
に行くことが示されている。

ＳＡＭ２０のＡレジスタのワンデジット桁のデータは各
り時間の間表示されるためセグメントデコーダ４２を通
るようにされる。

第３Ｃ図はレジスタＡ（７）ＳＩＯでの情報がＤｌの間
に出て行き、Ｓ９はＤ２の間に出ていき、順次Ｄ９での
８２４で進む。

ＳＩＯはアノデータ、即ちマイナス符号、電池電圧低下
指令等として働く。

Ｓ９はＭＳＤでＳ２はＬＳＤである。

Ｓｌはデッド即ちブランクとされ、即ち単に８つの数字
デジットが表示される。

ＳＡＭは位置ＳＩＯからＳＯに於いてレジスタ当り１１
のデジットを含む。

従って、走査は１０の指令サイクル毎繰返すが１１の位
置があるため、ＳＯは決してもたらされない。

そして、走査シーケンスはＳＡＭがＳＯからＳ１０すで
即ちＬＳＤからＭＳＤの方向にアドレスされる間に後向
き即ちＳＪＯからＳａｔで即ちＭＳＤからＬＳＤＫ処理
即ちカウントする。

この方式はセグメントデコーダ４２に於いて容易に先行
ゼロ抑制を可能にする。

表示器が第１の非ゼロデジット即ち十進小数点の左方に
ゼロを示さないことが所望される。

従って。数６．２５が入力されるとすれば、表示は６．
２５を示Ｌ０００００６．２５は示さない。

ゼロ抑制回路４３はこの例に於いて入来する最初の５つ
のデジットの間これらがゼロであるため表示をブランク
にし１次いで最初の非ゼロデジットである「６」が検出
されると表示をブランクにしないように働く。

通常、（プログラミングにより）ＳＡＭ２０のＡ、 Ｂ
及びＣレジスタのそれぞれのＳＯ位置の情報は十進小数
点即ちＤＰＴ位置であり、Ｓ１位置はべき指数を含み、
Ｓ２から８９はオーバーフローに対してＳＩＯを具備し
た小数部である。

従って、数６．２５がキーボードによって入力されると
。

Ａレジスタは位置Ｓ９から８２に小数部として００００
０６２５を含み、「２」は十進小数点が左方に２位の位
置Ｋｌることを意味するＳＯに存在する。

第３Ｃ図より明らかな通り、表示のためにはＳＯもＳｌ
ももたらされない。

Ｓｌでのべき指数は内部的に使用され、ＤＰＴＶ′ｉ後
述のように使用される。

表示器 次に表示器について述べると、第４Ａ図に１表示器１２
がより詳細に示されている。

９個の桁のうちの３個が示されている。

各桁は７個のセグメントと十進小数点Ｐとより作られて
いる。

チップからの出力１６ｆｄ表示器のセグメントに対応し
てＳＡからＳＰｌでラベル付けされている。

全てのＡセグメントは線４７によって共に接続され、全
てのＢセグメントも同様線４８によって共に接続されて
いる。

その他のセグメントについても同様である。

全ての十進小数点Ｐは線４９によって共に接続されてい
る。

これらセグメントはＬＥＤユニット又はガス放電パネル
のカソードを表わす。

Ｄ走査出力のＤｌからＤ９はガス放電パネル表示器のカ
ッ−ドを覆う透明金属フィルム又ＵＬＥＤ表示器のため
の桁の全てのカソードセグメントに共通なアノード４表
わすアノード５０に別々に灰続される。

デジット（桁）ドライバ５１ＶｉＤ線１７をアノード５
０に連結する。

これらドライバは表示器素子を附勢するための適当な電
圧レベルを与えるための単なる増巾器である。

全てのドライバ５１は一対のバイポーラ集積回路に含１
れうる。

第４Ｂ図には第４Ａ図の表示器を附勢するための一つの
コードが示されている。

１を示すために、セグメントＳＡとＳＢとが附勢される
。

第４Ｂ図のコードはセグメントデコーダ出力ＰＬＡ４２
内にプログラムされ、このＰＬＡは種々のコードが種々
の型式の表示器のために使用されうるようにゲートプロ
グラムが可能となっている。

好適実施例に於いて、オーバーフローは図示された記号
の代りに全表示器を点滅することによって指示される。

ＲＯＭ内の指令語 次に指令の組について述べると、ＲＯＭ３０に記憶され
指令レジスタ３１内に読出される指令語は第５図に示さ
れるフォーマット型式のものである。

語の１１のビットはＩＯからＩＩＯで記号付けされてい
る。

飛越し指４？に対して、９個のビットが飛越しアドレス
のために使用される。

レジスタ及びフラッグ゛操作のために、語は３つのフィ
ールド、即ちＭａからＭｄと呼ばれる■０から■３から
作られるマスクフィールドとＯａからＯｅと呼ばれる■
４から■８により作られるオブラート（ＯＰＣＯＤＥ）
フィールドとＣａ及びｃｂと呼ばれる■９及びＩＩＯで
作られるクラスフィールドとを含んでいる。

マスクフィールドからのビットは指令レジスタ３１から
線３４を介して第２図に示されるマスク論理３５のレジ
スタに接続される。

オブコードフィールドはフラッグ論理２８と演算制御論
理２５が共にドライブされる線３２を介してレジスタ３
３に接続される。

これは本発明システムにとってレイアウトとプログラミ
ング全人きく簡単化するために本発明の重要な特徴であ
る。

クラスフィールドはそれが分岐及び条件分岐指令に関連
するものであるから入力及び条件論理４０Ｋｉ続されて
いる。

入力及び条件論理４０はフラッグ条件又はキーボード入
力のようなシステムの種々の作動状態に応じる条件ラッ
チ４７を含み。

かつ分岐は条件ラッチがセットされると実行されるがラ
ンチがセットされない即ちリセットになっている時には
実行されない。

クラスフィールドが「ＯＯ」、即ち■９及びＩＩＯが０
０であれば、指令語は条件ラッチがセントになっていな
い即チリセットにらる限シ「飛越し」のためのものであ
る。

クラスフィールドが「０］ｊＫあれば１条件がセットさ
れている限り飛越しが実行される。

飛越し指令のために、ＩＯから■８のビットは次の指令
語のアドレスとなり、従ってこれらビットは指令レジス
タ３１からアドレスレジスタ３６゜３７に田−ドされる
。

クラスフィールドが「１１」であれば、指４＞はレジス
タ作動のためのものであり、オブラート及びマスクフィ
ールドは上述したように使用される。

「１０」のクラスフィールドはフラッグ指令又は「キー
が押されれば飛越し」の作動のいずれか一方を示し、オ
ブコードフィールドの２つのビットはどの型式の演算が
実行されるかを決定する。

「１０００」はＫＯ線上でキーが押されたとした場合の
ＩＯからＩ８ｔでのアドレス１で飛越を行なわせる。

ｌ−］ｌ０ＩＪはＫＰ線上でキーが押されたとした場合
の■０〜■８のアドレスへの飛越Ｌ＆行なわせる。

「ｌ０ＩＪはフラッグ演算の結果、即ちオペコードフィ
ールドはフラッグ論理アレイ２８に於いてデコードした
フラッグ指令を与える。

フラ′ノグ論理ユニット２８は昔たプログラム論理ユニ
ットとしても呼ばれることを特記する。

これらの指令については詳細に後述する。

第２図の種々の部分は第６Ａ〜６■図に関連して記載さ
れる。

これら図を組合せることにより計算器チップの完全な論
理図となる。

ＲＡＭと選択器ゲート 次にＳＡＭ及び選択器ゲートについて述べると。

計算器システムの主たるＡ、Ｂ及びＣレジスタは上述の
米国特許出願第１６３，６８３号に述べられた一組のシ
フトレジスタと同様な態様で作動するランダムアクセス
メモリ装置２０に収容されている。

ＳＡＭ２０はＢＣＤフォーマットをなしている４つの別
々の列ＡＩ、Ａ２．Ａ４及びＡ８からなるＡレジスタを
含んでいる。

同様に、Ｂ及びＣレジスタはそれぞれ４つの列Ｂｌ、Ｂ
２等からなり、これらはチップ上の選択器デー１−＆介
してレジスタ及びＡＬＵを相互接続する際に空間全節約
するためにさＬＶ′ｉさ壕れている。

各列ｆｄ１１個のセル１００を含んでおり、即ちこの１
つは各桁又は文字に対応し、各セルは公知の３トランジ
スタＭＯ８−ＲＡＭメモリセルとなっている。

ＳＡＭ内の全てのメモリセル１００は実際には同一であ
り、主のＡ、Ｂ及びＣレジスタ内には合計１１×４×４
即ち１３２個のセルがある。

ＳＡＭはまた２つのフラッグレジスタ２６及び２７とＤ
−走査レジスタ４５とを含み、このそれぞれＶ′ｉＳＡ
Ｍの全１６５個のセルに対して１１ビツトの列即ち３３
以上のセルのものである。

ＳＡＭの垂直線は１２個のアドレス線１０１からなり、
これらビットアドレス線は状態時間と同期してゼロを循
環する１１段のリングカウンタから作られたコミュテー
タ２１によってドライブされる。

勿論、コミュテータ２１Ｖ′ｉシステム全体に使用する
ための状態時間５Ｏ−８ｈｏを発生する。

アドレス線１０１のうちの一つは（後述するようＫＳＯ
を除き）任意の時間に附勢され、この附勢された線は５
Ｏ１Ｓ１．Ｓ２、・・・・・・ＳＩＯ，ＳＯの順で右か
ら左ヘシフトされ、一度に一つ第３Ｂ図に示されるよう
な信号を生じさせる。

コミュテータ２１に於いて。再循環信号はコミュテータ
を通って伝達されているゼロが５ＩＯＫ達した時に線１
０２によって開始段に戻されるように接続され、線１０
２上のこの指示Ｖ′ｉまた後述の電力上昇クリア回路に
於いても使用される。

逐次的にアドレスされるメモリの構造及び作動は上述し
た出願の記載より理解されることになろう。

フラッグレジスタ２６及び２７．Ｉ）−走査レジスタ４
５、状態時間マトリクス及びデジットマスク３９もＳＡ
Ｍの一部でら９、後述される。

ＡＬＵ ＡＬＵ２２は、基本的には、左ソフト装置１３８に沿っ
てビット並列デジット直列２進カロ算器１５０とＢＣＤ
補正器１５１とからなる。

加算器の各並列段はけた上げ／けた下げ回路１５２を含
んでいる。

加算器１′ｉ２の補数４加えることによって引算を行な
う。

力ｎ算器及びＢＣＤ補正器は上記出願に関連して理解す
ることができる。

左シフトは演算制御アレイ２５からの線１９９のＳＬ命
令の励起に応じて力ｎ算器からのＢＣＤ補正器出力１７
９，１８５，１８６及び１８７をφ３．φ４及びφ１．
φ２クロックゲートに通すことによって複合ゲート１４
０によって行なわれる。

これは加算器出力ビットを］状態時間から遅延し、左シ
フトのために２Ｌの状態時間だけ遅延させる。

ＡＬＵによるタイミングＶｉ１ビットをＳＡＭ内の位置
からＡＬＵにトレースしかつそれを戻すととによって理
解できる。

ＳＡＭのＡ１列のトランジスタ１０４のゲートに記憶さ
れたビットＶ′ｉＳＯアドレス線１０１が負になる時に
ＳＯφ１でトランジスタ１０３により読出される。

このビットは線１０５に反転されてつ筐り負になって出
て来る。

それは１クロック時間遅延されるゲート１２２内に入り
、即ちそれはこのゲートがφ１φ２にクロックされてい
るためこのゲート１２２を出てＳＯφ２に行く。

次いで、このビットはビット１段１５３の複合ゲー ト
１６０及び１６２へのＸ１人力に行く。

これらゲートはクロック操作されていないので、それは
出力線１７０から外れてクロック操作されないとＳＯφ
１からＳＯφ４のための力目算器内に存在する。

けた上げ回路１５２はその出力が有効となる即ちけた上
げ回路を条件的に放電させるようにφ４により残るよう
にしなければならないためクロック操作つ筐りφ３で予
備光電される。

ある遅延が加算器の複合ゲート１６０゜１６２．１６８
で生じる。

力ｎ算器の出力１７０はφ４φ１でクロックされたイン
バータ全通り、従つてビットはＳ１φ１でゲート１４０
の入力に至る。

左シフト命令がなければ、ゲート１４０に於いては遅延
がなく、従ってビットはＴ１線１３１上全列Ａ１のため
の選択器ゲート１３２に戻り。

このゲートはφ２φ３でクロックされているためビット
はそれが離れた後１ヲの状態時間となるＳ１φ３でＡＪ
列入力線１０６に至る。

今、Ｓｌアドレス線１０１は負であり、これはトランジ
スター０７をオンにＬそれがＳＯφ１で離れた同じトラ
ンジスター０４のゲート容量に戻してビットを書込む。

データはＳＡＭからφ１で常に読出さｉ、ＳＡＭＫはφ
３で書込１れる。

右シフト演算を行なう時には、ビットはＳ５φ１でＡ１
列の８５のようなセルを離れ、Ｓ５φ１でゲート１３２
の入力１３３に行き、ゲート１３２がφ２φ３にクロッ
クされている時には遅延され次いで単に±の状態時間遅
延であるＳ５φ３で入力線１０６に現われる。

Ｓ５アドレス線は依然として附勢されたま１であるから
、ビットはＳ５位置には書込１れない。

従って、それは右ソフトされＳ４セルに至る。

左シフトに対して、ビットはＳ５φ１で離れ２１の状態
時間遅延されるので、それはＳ７φ３で戻ってＳ６セル
に書込１れることＫなる。

右ソフト時に、ＬＳＤは、「循環桁送り」でシフトされ
るというより、失なわれる。

ＳＯデジットはＤＰＴ即ちＥＸＰに対して使用されるの
でそれは右ソフトに於いて５ＩＯＫは決してシフトされ
てはならない。

従って、回路１３６はゼロを右ソフトでのＳＯＫ即ちデ
ジットマスクの端に挿入せしめるのでＳＯビットＶｉＳ
ＩＯセルには書込１れない。

デジットマスク論理回路 次にデジットマスク論理装置について述べると、デジッ
トマスク論理装置３５ＶｉＳＡＭの一部即ちそれと結び
ついて同じ５Ｏ−８ＩＯ線１０１を使用する。

この回路装置は第９図に示すようす１６個の可能なマス
クＭＯ−Ｎ］５を発生し、各マスクは線に１．に２．に
４．に８に生ぜしめられる。

それと関連した１６個の可能な定数のうちの一つを持つ
ことができ、全てのマスク及び定数はゲートプログラム
可能となっている。

１６個のマスク及び定数は指令レジスタ３１の指令語の
４ビツトによって画定される。

これら４ビツトＩＯ１■１、Ｉ２．ｌ３Ｖｉ指◆レジス
タからＳＡＭのビットアドレス線１０１と結びつけた４
ビットレジスタ２００に読出される。

このシフトレジスタは一連の８個の公知のインバータ２
０１からなり、股間の連結はｒＩＲＥＧＪ （指令レ
ジスタ）３１からの入力線２０２に直列的に供給される
４状態時間の４ビツトに読出されるようにφ１、φ２で
クロックされているソフトレジスタは並列出力線２０３
に■０〜■３の真及び反転表示を与える。

これら出力性はｌ０１ＩＯ，ＩＩ、ＩＩ、ｉ−２等と記
号づけられている。

出力２０３Ｖ′ｉゲート２０６に於いて発生したＳＩＯ
φ３信号を用いて装置２０５によってＰＬＡのエンコー
ダ部分でゲート操作される。

エンコーダ部分２０４はＰ拡散の１６個の水平線２０７
金含み、一方垂直線２０３Ｖ′ｉこれらが連結するＳＡ
Ｍのためのビットアドレス線１０１と同様に金属化スト
リップを表わす。

各線２０７１ｄ左端の別々の負荷に連続され、右端はデ
コーダアレイ２０８に於いてφ３でゲート操作される。

ＩＯから１３上の４ビツトコードはゲー１２０９のパタ
ーン即ちＰ拡散２０７とＶＳＳ 間で作動可能なＭＯＳ
トランジスタを形成する「薄くされた酸化物」によって
画定される１６個の線２０７のうちの一つを選択する。

例えば、指令語のデジツ１〜マスク部が「】３」即ち１
１０１であるとすると、１１０１にコード化された線２
１０が附勢されて他は附勢されない。

ＬかＬながら、この線は線１０１のゲート２１１によっ
て画定されるのである状態時間が存在している時のみし
か附勢されない。

例えば、マスク１３即ちＭＩ３Ｖ′ｉＳＯ及びＳｌでの
べき指数のためのものであってもよいので、ゲートはＳ
ＩＯ及びＳＯを除く全てのアドレス線１０１上にある。

これはＩＯ〜ＩＩ３が１１０１である時にＳＯ及び８１
時にのみデコーダ２０８の線２１２に出力を出す。

線２１３はゲートが全ての位置にあるので線２０７上の
任意のデジットマスク信号のための出力を出す。

この出力はφ１でゲ゛−１−操作され、線２１４（これ
はデジットマスク論理ゲート２１５及び他の位置に行く
。

）でＤＭ即ちデジットマスク信号となる。

同様１選択器ゲート２３の線１２９１（対する定数即ち
に入力が生ぜＬめられる。

この実施例に於いて、 「１」の定数即ちに１が線２１
７の上のゲート２１６によって発生せしめられる。

線２１２は金属化ストリップを線２１７Ｖ′ｉＰ拡散を
表わす。

φ１でクロックされた線２１７の出力は一組０ＮＡＮＤ
ゲート２１８の一つに与えられ、従ってに１線１２９に
与えられる。

ゲート２１８に対する他の入力２１９Ｖ′ｉデジットマ
スク信号である。

通常、定数はマスクの第１のテ゛ジット時にカロえられ
るだけでなければならないためこのゲート操作構成は所
望しない時での定数の入力を阻止する。

ゲートされないデジットマスク信号は線２１３に接続さ
れる線２２０に与えられる。

この信号はフラッグ論理回路２８に行く。

デジットマスク論理装置３５はそれぞれが任意の組合せ
で選択さかた定数Ｋｌ、に２．に４゜Ｋ８全有し又は有
していない１６個の異なったマスクを生じさせることが
できる。

これらマスク及び定数はエンコーダ及びデコーダアレイ
２０４及び２０５に於いてゲートプログラム可能となっ
ている。

第７図はデジットマスク論理装置３５がプログラム化さ
れる一つの方法を示す。

状態タイミングマトリクス 状態タイミンクマトリクス２２２もＳＡＭ２０の一体部
分である。

この装置はマスク発生器と同様に時間決めした信号を発
生するが、これらは指令語の■０から■３部分からの命
令時だけでなく指令サイクル毎に生じる。

線２２３１′ｉマスクズ」マスク保護を与えるためのデ
ジットマスク論理ゲート２１５への反転入力２２４の如
く及びフラッグ論理２８の入力として、ンステムの数個
の点で使用されるＳＩＯ信号を出す。

線２２５はＳ９信号を出し、これは２２６で反転及びゲ
ート操作され。

デジット走査器４４のための入力２２７となる。

線２２９に出力されるＳｈｏ信号は入力及び条件論理回
路４０に於いて使用される。

線２３０のＳｈｏからＳ７は表示器出力構成に於いて使
用される。

線２３１のＳＢＬ即ちＳブランク信号はＳｈｏからＳＯ
でｒＯＪであり、Ｓｌから８９では「１」である。

これは後述するように表示器走査及び出力として使用さ
れる。

重要な点はこれら信号が製造の際にゲートプログラム可
能なことにあるので、タイミングはンステム要求に従っ
て要求されることができる。

状態タイミングマトリクスの構造は米国特許出願第２５
５，８５６号に述べられている。

この装置はプッシュプルマトリクスとして呼ばれている
。

出力線２２３．２２５等はＰ拡散のものであって金属化
線１０１との各交点に於いてプログラム可能なゲートに
よってＶＳＳ又はＶＯＯに接続されてもよい。

円はＰ拡散２２３及びそれに続くものをｖｓｓ Ｋ接続
される近接したＰ拡散線との間の金属線１０１下の薄く
された酸化物のゲート又は領域を表わす。

四角はＶＧＧに接続されたＰ拡散線にゲートを表わす。

従って、出力線はゲートの位置による各状態時間時にＶ
ＳＳ又はＶＧＧ（Ｉｌｌ又はＪＯＪ）Ｄ一方にドライブ
される。

Ｓ １０のような信号は、線２３２のようなアドレス線
１０１から直接得ることができるが、このような接続が
ゲートプログラム可能ではなくまた高レベル信号となり
えないということを注意されたい。

ＲＡＭのアドレスカウンタ 次にＳＡＭアドレスカウンタについて述べると、アドレ
スカウンタ２１は１１の同等の段２３５から作られ、こ
のそれぞれはφ２及びφ４でクロック作動している相互
段を有する２つのインバータ段２３６を含む。

第２のインバータの出力は装置２３７に接続されまたク
ロック操作されるインバータ２３８を介して装置２３９
に接続される。

装置２３７と２３９はθ又は■８８Ｖ？ｃその出力又は
アドレス線全交互に接続する。

θはそれがφ４時を除きＶＧＧの近くのレベルになるよ
うに回路２４０において発生される。

この回路はθが接地レベルに６る際のφ４時の電力消費
を阻止する。

Ｍ２Ｏ３上のゲートはアドレスカウンタがＯを循環させ
るようにし、とのＯは右から左へ進みそれがＳＩＯ線に
至った後に開始する。

線１０１に生じる状態時間信号又Ｖ′ｉＳＯからＳｈｏ
は状態時間サイクルのφ］、φ２、φ３時にのみ存在す
る。

デジット走査発生動作 次にデジット走査発生について述べると、デジット走査
ｆｄｓＡＭの一部であるＤ走査レジスフ４５に沿ってデ
ジット走査レジスタ４４に於いて発生される。

レジスタ４５はフラッグレジスタと同様に１１ビツトを
含み、ＳＡＭの残りの部分と同様にＳＯ〜Ｓｈｏ信号に
よって逐次的にアドレスされる。

このレジスタは信号ビットを循環して各り時間を右シフ
ｌ−して表示器走査全発生し即ち第３Ｃ図のンーケンス
のデータを出すように働く。

右シフｔ−Ｕ、出力線２４１をこの列のＳＡＭセルから
ゲート２４２（φ２、φ３でクロック操作されている。

）を介して接続り線２４１のセルのビット読出しがそれ
を読出すのと同一の状態時間の間で線２４３を介して近
接するセルに戻して書き込はれるようＫＬで行なわれる
。

レジスタ内の１ビツトのみが「０」全読むことＫなり、
これは線２４４及び２４５に出力金山す電力上昇クリア
回路の機能の一部をなす。

毎り時間に一度、ビットはレジスタ４５の状態に応じて
Ｓ時間で線２４１に出て来るであろう。

線２４１のこの状態時間信号は３つの場所に接続される
線２４６に２つのインバータを介して接続される。

最初に、それはデジットを装置２４７によってセグメン
トデコーダ内にゲート操作して与えるように使用される
。

即ち、ＳＡＭが逐次的にアドレスされると、Ａレジスタ
内の全てのテ゛ジットはセグメントデコーダ４２に対す
る入力線１２０に存在するが、ただ一つのデジットがデ
コーダに入るように装置２４７を介してゲート操作され
る。

特定のデジットはレジスタ４５からの出力が出力線２４
１従って線２４６に生じるＳ時間による。

第２に、線２４６の信号はデジット走査レジスタ４６を
始動するために使用される。

出力が線２４８のＳ９φ３と一致してＳ９で線２４６に
生じると、ビットは段２５１によって作られｆ′？：、
、９段レジスタ２５０の第１段に入る。

このビットはシフトレジスタ段２５１の他のゲート操作
線２５２が附勢される時のＳＯφ１１でＤｌに出力全発
生させない。

Ｄ走査レジスタ２５１からの全ての他の出力は附勢され
る。

Ｓ９でのものを除くＤ走査レジスタ４５からノ他の全て
の出力はデジット走査レジスタ４４を影響しない。

線２４６の出力の第３の機能は出力ＰＬＡ４２の線２５
３にセグメントデコーダ内於いて使用するためのＤＩＯ
信号を発生することにちる。

Ｄ］０１ｄ最初に線２４６の出力とＳＩＯとの間の一致
を装置２５４によって検出し次いで装置２５５及び２５
６に於いて（ＳＯ・・・−・・〉Ｓ８）φ１及びＳＩＯ
φ３でゲート操作することによって発生せしめられる。

Ｄ１信号はまたＤＩＯから線２５７でも発生される。

これらのＤＪ及びＤＩＯ信号とそれらの相補信号はゼロ
抑制ラッチをリセツｔ−したりあるデジット上でブラン
キングすることを保障するような他の機能を行なうため
に使用される。

デジット走査レジスタ４４は線２４８のＳ９φ３で線２
５２の（Ｓｌ・・・・・−＞Ｓ Ｓ ）φ１でクロック
操作している中間段を有する９ンフトレジスタ段２５１
を含んでいる。

このレジスタＶｉ９ｔでカウントＬ、 Ｄ走査レジスタ
４５からの線２４６の出力と８９との一致の後に始動し
、出力２５８にＤｌ・・・・・・＞Ｄ９信号を生じさせ
る。

出カバソファ２５９は大容量のキーボードスイッチマト
リクスをドライブするための適当な信号レベル、出力接
続等全島えるために必要である。

線４１０のＤＩＯ信号も昔たレジスタ４４の出力段２６
０で発生される。

この信号はタイムアウト時Ｋｔｒ！存在しないので、２
５３で発生されたＤＩＯとは異なる。

線２６１からのＤ３からＤ９に対する段２５１のＮＡＮ
Ｄゲートへの入力は「ＤＫ待機」時にＤ３からＤ９を、
ブランクにするように働くので、ＤＪ及びＤ２のものを
除くキースイッチ！ｒｉＫ線に入力を生じさせるように
は働らかない。

ＤＫ待機信号は論理アレイ２８の４つの特別な指令のた
めのデコーダ２６３で生じ線２６２に出力される。

ＤＫ待機及び線２３１のＳＢＬ信号はゲート２６４への
入力として使用される。

ＤＫ待機バッファ２６５はタイムアウトのときにＤＫ信
号をつ捷り線２６２の信号に応じてＤＫ待機を発生する
。

ＤＫＶ′ｉ時間決めした信号とは異なり連続した即ちＤ
Ｃ！圧でちる。

従って単一のキースイッチは表示全回復させるようにタ
イムアウトのときに附勢される。

これｌｄＤ出力回路全てをドライブする必要性を除くこ
とによって電力を節約する。

このピンアウトはまた試験モードに於いても使用するこ
とができる。

「試験」信号が線２６６に存在すると、指令レジスタ内
の語は線３３６を介して読出されることができる。

セグメントデコーダ 次にセグメントデコーダについて述べると表示器への出
力はセグメントデコーダ４２により与えられる。

デコーダ４２は第１のエンコード部分２６８と第２のエ
ンコード部分２６９とを有するプログラム可能な論理ア
レイである。

このプログラム可能な論理アレイは米国特許第３，７０
２．９８５号に記載された型式のものである。

ＰＬＡのエンコーダ２６８は入力としてＳＩＯφ３でゲ
ート操作された線１２０でのＡレジスタ出力及び線１２
１でのＢｌ、Ｂ２を受け、特定のデジットが上述したよ
うに小さくなっていく順序で選択される。

従って、入力データ及びその相補データは入力２７０と
してエンコーダ部分２６８に生じる。

昔た。ＤＩＯ及びＤ１人力はそれらの相補信号と共に線
２５３及び２５７７て生じる。

他の入力は線２６２からの線２７１でのＤＫ待機と線２
７２のゼロ抑制ラッチの部分とをそれらの相補信号と共
に含んでいる。

表示器のＬのような直接的な低電圧指示が線２７３によ
って与えられる。

アレイは第４Ｂ図に関連して述べられたような所望の出
力セグメントにより線２７４のうちの選択したものを附
勢するためにゲートによってプログラム化される。

電力消費を押えるために、線２７４はクロック操作され
る負荷２７５によってＳＩＯφ３でのみ耐裂され、線２
７４は装置２７６をオンにするＳｈ。

φ３でテ゛コーダ部分２６９に籐続されるだけでちる。

８１０φ３はプッシュプルマトリクス２２２からのＳＩ
Ｏ出力２２３からの線２７７に発生される。

ゼロ抑制機能はデコーダ部分２６９の線２７９を含むラ
ッチによって行なわれ、これはゼロ又は十進小数点が生
じ次いでラッチが特定の走査サイクルでの後にこととと
くを表示するようにフリップするまで線２７２にフィー
ドバックとしてことととくをブランクにする。

ゼロ抑制は走査サイクル毎にリセットサれ、かつマイナ
ス符号又は他のアノデータが示されるように最も左のデ
ジットでかつＡレジスタ内にゼロを除いて何もないとき
にゼロが最後の場所に示されるようＫＤ９で無能化する
。

出力２６９は第４Ｂ図のコードを生じさせるようにゲー
トプログラムされる。

低電池指示が線２７３により出力バッファ２７９を介し
てＳＨ上セグメント与えられる。

セグメント出力はセグメントドライバを必要としなくて
よい程に高い信号レベルを与える。

これらＶｉｌか０かの出力を与えるためにプログラム可
能である。

表示器のブランキング作用は線２８３のブランキング信
号によりドライブされる直列装置２８１と分岐装置２８
２とによって与えられる。

直列装置２８１がオンつ昔りＯが線２８３に存在しかつ
分岐装置２８２がオフの時にのみ出力が与えられる。

このブランキング信号は線２７１のＤＫ待機又は線２５
７のＤｌと線２８５の「表示器オン」信号と線２３１の
ＳＢＬとに応じて論理ゲート２８４で発生される。

「表示器オン」信号は特別な指令ＳＮＯ及び（「試験」
のみならず）ＫＯ又はＫＰでの分岐に応じて「表示器オ
ン」ランチ２６８からの条件論理装置４０に於いて発生
される パワーアップクリア 次にパワーアップクリアについて述べると、パワーアッ
プクリアラッチ２８８はアドレスレジスタ３６．３７を
全てゼロになるようにさせかつビットをＤ走査レジスタ
４５に与えさせるように働く。

このラッチは常に電力がオンにされた時にセット状態に
なるようにして、線２４４に「クリア」信号を、線２８
９に「クリア信号」を出すようにする。

更４こ、線２５７でのＩ） １及び線２９０でのＫＯの
「ＡＮＤ処理」はクリアラッチをセットにする。

即ち、クリアキー「Ｃ」はＩ）Ｉ Ｋ Ｏでキーボード
マトリクス上に生じる。

クリアラッチ２８８は線２８９に「クリア」が線２３２
に８１０か線１０２にＳＡＭアドレスカワンタ２１への
フィードバックが、更に線２９１に〒１が生じたことに
よってリセットされる。

従って、リセットするためには、状態カワンタは１つ以
上の完全シーケンスに渡ってサイクリングしなければな
らない。

これは「クリア」線２８９を介してアドレスレジスタ３
６．３７へ全てのゼロが加えられるための時間を与え、
これによりアドレスレジスタのための「ｌ加算」即ち再
循環ループのゲート２９２にはゼロが加えられる。

アドレスレジスタが全ゼロ位置に戻った後に、プログラ
ムはそれがＡレグ、Ｂレグ、フラッグ等をゼロにする一
連の指令によりサイクリングするようなものとなる。

ＲＯＭ 次に読出し専用メモリについて述べるとＲＯＭ３０は３
５２０個の同等のメモリ素子３００からなり各素子はＸ
線３０１がＹ線３０２と交差する位置でのゲート即ち薄
い酸化物の存在又は不存在によって画定される。

Ｘ線３０１は金属化スｌ−ＩＪツブであり、Ｙ線はＰ拡
散のものである。

公知のＲＯＭに於いては、接地線が各対のＹ線部ち出力
線に対して設けられているが、本発明６ζ於いては５個
（又は分割されるとしたら１０個）のＹ線３０２に対し
て一つだけの接地即ちＶＳＳ線３０３が設けられている
。

従って、ＲＯＭはＰ拡散線の約４０％が必要ないために
面積をより小にすることができる。

Ｙデコード理論装置３９は一つの群内のＹ線のうちの一
つを選択する通常の機能を与えると共に選択されたＹ線
を出力線３０４に接続しかつ近接したＰ拡散線３０２を
ＶＳＳ線３０３に接続する機能をも与える。

これら機能はＹデコード理論装置３９内に於いて適当な
パターンに並べられた多数のＭＯＳトランジスタ３０５
によって与えられる。

これらトランジスタのゲートは線３０６のＹアドレスレ
ジスタ３７からの出力を受けるように接続されている。

３つのＹアドレスビットＡ６．Ａ７ 、Ａ８はＲＯＭの
１１の位置のそれぞれのＹ線３０２の５つのうちの１つ
を選択するように使用され、この目的のために、これら
アドレスビット及びそれらの相補信号Ａ、６．Ａ７゜Ａ
８はＹアドレスレジスタ３７からの６個の出力線３０７
に生じる。

線３０７のアドレス信号は線３０９の信号によってＳ３
φ４からＳ４φ３にクロック操作されるインパーク３０
８を介して線３０６にゲート操作される。

線３０７は装置３１０によってＳ３φ４からＳ４φ３を
除く全ての時間でＶＤＤ即ち「０」になるようにされる
。

Ｘデコード部分３０８は１２個のＸアドレス線３１２の
６個のＸアドレスビット及びそれらの相補信号を用いて
６４個のＸ線３０１から一つを選択するように働く。

これらは装置３１３によってＳ４φｌでＸデコード部分
３８の線３１２にゲート操作される。

線３１２は６４個ものＰ拡散線３１４の金属化されたも
のである。

線３１４は装置３１５によって充電される。

装置３１５は２度反転されて線３１７に表われる線３１
６からの信号を用いてＳ５φ３からＳ４φ３を除く全て
の時間でオンにされる。

線３１７の時間法めした信号は装置３１８によりＳ３φ
４からＳ４φ３を除く全ての時間で全ての線３１２をＶ
ＳＳに接続するようにも働く。

線３１γのこの時間法めした信号は更に、Ｓ３φ４から
Ｓ４φ３を除く全ての時間の差で装置３１９により全て
のＹ線３０２をＶＤＤまで予備充電するようにも働く。

Ｓ３φ４からＳ４φ３の時に、Ｙ線は浮動しており即ち
装置３１９はオフであってまた選択したＹ線は条件的に
放電せしめられる。

Ｘ線３０１は全て予備充電されないために電力を節約す
ることかできる。

Ｘ線３０１のうちの一つだけが線３１４のどれがＸデコ
ーダ３８に於いて選択されたかにより論理Ｏ即ち負電圧
となり、これは線３２０かＶＧＧレベルである時のＳ４
φ２φ３時でのみ生じることになる。

Ｘ線３０１は装置３２１を介して線３２０に接続される
。

Ｐ拡散線３１４は装置３２１のゲートの金属化部に接続
され、装置３２１のＰ拡散のドレインは線３０１の如き
金属化部となっている。

装置３２１の一つだけは与えられたＸアドレスに対して
ＶＧＧを有し、残りはデコーダのゲートのパターンを介
してＶＳＳに短絡されることになる。

線３２０は論理装置３２２によってＶＳＳとＶＧＧとの
間をスイッチせしめられる。

装置３２２は線３１６のＳ３φ４〜Ｓ４φ３信号とφ２
φ３ではＶＳＳφ４φｌではＶＤＤである線３２３での
信号とを受ける。

次にＲＯＭの作動サイクルについて説明する。

各指令サイクル即ち１）時間時に、Ｓ３φ４の直前の点
に於いて、全ての線３１４は「Ｏ」即ちＶＧＧに充電さ
れ全ての線３１２はｌ即ちＶＳＳに、全てのＹ線３０２
は０即ちＶＤＤに、全てのＸ線３０１は線３２０を介し
てｌ即ちＶＳＳに、全ての線３０６はｌ即ちＶＢＢＩこ
なり、また全てのＹデコードトランジスタ３０５はオフ
にされる。

Ｓ３φ４で線３１６はｌ即ちＶＳＳになり、装置３１５
によって線３１４をＶＧＧから絶縁し、装置３１８によ
って線３１２をＶＳＳから絶縁し、装置３１９によって
Ｙ線３０２をＶＤＤから絶縁し、更に装置３１０によっ
てＶＤＤを線３１７から除去する。

Ｘ線３０１は全てｌ即ちＶＳＳのままであるから、セル
３００のどれも導通しない。

次に、Ｓ４φ１ではＸ及びＹアドレスは装置３１３及び
３２５を介して線３１２及び３０７に与えられる。

線３１２のＸアドレスはゲート３２６のパターンにより
、ＶＧＧに充電されたままである６４のうちの一つの選
択されたＸ線であるものを除いて全ての線３１４をＶＧ
Ｇに接続させる。

従って、装置３２１のただ一つのゲートはＯ即ちＶＧＧ
ではない。

この時に、Ｙデコーダ３９の線３０６はＲＯＭの１１個
のＹセグメントのそれぞれに於いてＹ線３０２の５つの
うちの一つを選択するようなパターンとなった装置３０
５を選択的にオンにすべくｌとＯとを有する。

線３０２のうちの４つのもの即ち選択されたＸ線のＶＳ
Ｓ側のものはこの点でＶＳＳまで放電する。

残りの他のものはそのままＶＤＤに充電された状態にあ
る。

次に、Ｓ４φ２φ３の始めで線３２０は論理装置３２２
によって決定されるようなＶＧＧになり選択されたＸ線
３０１はＶＧＧ即ち「０」０こなるので、残ったものは
装置３２１のうちの一つを除く全てがオフになるために
ＶＳＳ に留まる。

これによりこの特定のＸ線３０１に対するＲＯＭ３０の
１１の部分のそれぞれに於けるゲート３００がオンにさ
れる。

ゲート３００のパターンによって決定されるように、出
力線３０４のいくつかはゲート３００と装置３０５を介
してＩｌｌ即ちＶＳＳまで放電せしめられ、他のものは
ＶＤＤ即ち論理１に留まって、線３０４に時間短１間Ｓ
４φ２φ３にわたって持続する１１ビット指令語を生じ
させる。

この語は線３２９に「ロード■」信号が生じた時に装置
３２８を介して指令レジスタ３１？ことり入れられる。

ロードＨｊ語かＲＯＭから読出されないようにし指令レ
ジスタに存在している語を再循環可能にする特殊な指令
が存在しない限り指令サイクル毎のＳ４φ３で生じる。

Ｓ３φ４−Ｓ４φ３信号の終りで、ＲＯＭはＳ３φ４の
開始の直前に存在したモードに戻る。

即ち、全ての線３０６はｌとなり、全ての装置３０５は
オフとなり、装置３１５，３１８及び３１９の全てはオ
ンになり、線３２０はＶＳＳ になる。

従って、ＲＯＭ及びそのアドレス回路装置はＳ３φ４−
８４φ３ワインドワ時にのみ作動し、かつ特殊な予備充
電−放電モードで作動し、これは接地線に対する空間の
節約と共に速度、寸法及び電力必要量についての良好な
特性を与える。

指令レジスタ 次に指令レジスタについて述べると、指令レジスタ３１
は１１個の同等なシフトレジスタ段３３０からなる。

各段は２つのインバータを含み、その第１のものはφｌ
、φ２でクロックされ、第２のものはφ３．φ４でクロ
ックされている。

これら段は第５図に示されたような指令語の１１のビッ
トに対応して１０からＩＩＯまで記号づけされている。

レジスタ３１は路３３１を介して再循環し、その際ビッ
トは各状態時間に対し１段進むよう６どなっており、従
って同一の語は新しい語がＲＯＭ３０から装置３２８に
より出力線３０４に出力されるまでＩＲＥ（２）勾に留
まっている。

ＩＲＥＧからの出力はＩｔから■５をＸアドレスレジス
タ３６にアドレスビットＡ１からＡ５として接続する線
３３２とＩ６．Ｉ７及び■８をアドレスレジスタ３γに
アドレスビットＡ６ 、Ａ７ 、Ａ８として接続する線
３３３とを含んでいる。

これら線３３２゜３３３は「飛越し」信号が線３３５に
生じた時のみオンになる装置３３４を介してアドレスレ
ジスタに連結される。

「飛越し」はＳ３φｌφ２の時に生じ、アドレスをアド
レスレジスタにローデングし、Ｓ３〆３１４で１段シフ
トさせ、次いで５４ｕｔでＸ及びＹデコーダに入るよう
ケート操作する。

「ＩＲＥＧＪ（指令レジスタ）からの他の出力はｌ）
Ｋ待期論理装置の人力である線３３６を通るＩＯからの
接読を含み、これによって「■ＲＧＥ」から試険時にＤ
Ｋピンを介して指令が読出される。

また、Ｉ３は線３３７を介してフラッグ及び演算制御論
理アレイ２８及び２５のための５段シフトレジスタ３３
６に接続され、その結果ピッド■４からＩ８はこれら論
理アレイでデコーデングされるべくＩＲＥＧから直列的
に読出されることができる。

この読出し操作は５つの状態時間Ｓ６φ１から８１０φ
ｌを必要とし、次いでＳ３φ１φ２で線３３９の信号は
ピッ１−Ｉ４からＩ８をデコーデングのためにフラッグ
及び演算論理アレイに入るようにケート操作する。

ＩＲＥＧからの更に他の出力はＩ７．Ｉ８．Ｉ９及びＩ
１０を入力及び条件論理回路４０に接続して第５図のク
ラス機能を与えるようにする４つの線３４０の組である
。

Ｉ９は更に線３４１を介してデジットマスク論理装置３
５のレジスタ２００の人力２０２に接続し、ＩＯ，ＩＩ
、Ｉ２及びＩ３をデコーディングのためにこのレジスタ
に読出すことかできるようにする。

ＩＯＧまＳ７φ１で線３４１に出て行き、これはＳｌＯ
φ１でＩ３まで続き、次いでビットが装置２０５によっ
て８１０φ３でアレイ２０４に入るようにゲート操作さ
れる。

ＩＲＢＧからの他の出力はＩ９をＹアドレスレジスタ３
７への入力に接続する線３４２である。

９ビツトアドレスはＩＲＥＧ３１からＳ３φ１φ２でア
ドレスレジスタ３６．３７にローディグされ次いでアド
レスデコーダにローディングする前に一度シフトされる
ということを注目されたい。

従って、ＡＯに直接ローディングされるビットはない。

次に指令レジスタの動作のシーケンスについて述べる。

各指令サイクルのＳｌＯで、指令語はレジスタ２００及
び３３８内に直列的に読出されており、従ってデコーデ
ィングのため及び次の指令サイクルのＳＯでの開始を実
行するため８１０φ３でマスク、フラッグ及びＡＬＵ論
理アレイ３５゜２８及び２５のそれぞれのデコーダ位置
にダンプされる。

次ぎに、Ｓ３φｌφ２で、飛越しを行なわなければなら
ない場合に、プログラムが飛越すべきアドレスはＩＲＥ
Ｇから線３３２．３３３，３４２を介してアドレスレジ
スタ３６及び３７に転送される。

このアドレスは一度シフトされてＳ４φ１で始まるよう
デコーデングされ、かつデコーディングされたアドレス
でＲＯＭに於いて見出された１１ビット指令語はＳ４φ
３で「ロード」■か生じた際に線３０４を介してＩ Ｒ
Ｅ（Ｎにローディングされる。

飛越しを実行しなくともよい場合は、アドレスレジスタ
は１だけ進められてＳ４φ１で始まり次のサイクルのＳ
４φｌの直前に終るようになる。

新しいアドレスは同じ態様でデコーデングされ新しい指
令後がＳ４φ３でＩＲＥ（４）こローディングされる。

サイクルの残りは語かＩＲＥ（２）勾を再循環するとＩ
ＲＢＧ力）らの指令語をレジスタ２００及び３３８に直
列的にローデングするために使用される。

アドレスレジスタ 次にアドレスレジスタについて述べると、アドレスレジ
スタは２つの部分、即ちＸアドレスレジスタ３６とＹア
ドレスレジスタ３７とからなり、これらは１１段シフト
レジスタとして働き、各段はφ３及びφ４でクロックさ
れて結合した２つのインバータ３４３を有している。

Ｙレジスタ３７の最終段の出力（ま線３４４を介してレ
ジスタ３６の初段の人力に直接接続されている。

ＬＳＥ即ちＡ １１）で入力するビットはしまいにはＹ
レジスフ３フのＭ Ｓ ］）に行く。

アドレスレジスタは飛越し又は分岐が実行される時を除
き通常ｌだけ進められ、このｌの進みはＸレジスタ３６
のＬ Ｓ Ｉ）段即ちＡＯ段の出力を線３４５を介して
人力及び条件論理装置４０の論理装置３４６に接続しか
つ論理装置３４６の出力を線３４７を介してＹレジスタ
３７の入力に接続することによって行なわれる。

水力式の重要な特徴は同じ指令がＩＲＥＧ３１にある間
はアドレスレジスタ３６．３７かオーバーフローするま
で繰返し進められることができるといったことにある。

これにより、アドレスレジスタは表示器タイムアウト機
能を与えるためにカワンタとして使用できるようになる
。

入力及び条件論理回路 次に人力及び条件論理回路について述べると入力及び条
件論理回路４０はキーボード人力１８と線３４０で指令
語の４つのＭＳＩ）ビットとを受けて分岐操作とこの特
性の機能を制御する。

キーボード人力１８はＫＮ線３５０（これには数字ｌか
ら９の全てか現われる。

）と、ＫＯ線３５１（これにはゼロ及び演算キーが現わ
れる。

）と、ＫＰ線３５２ （プログラムに応じである場合に
於いては使用されない。

）とを含んでいる。これらそれぞれはそれぞれ線３５３
，３５４，３５５にＫＮ。

ＫＯ，ＫＰを与えるために反転される。

キーボード人力情報は後述するように種々の場所に於い
て使用される。

線３４０は１７．Ｉ８．Ｉ９及び１１０を一組のインバ
ータに与え、この出力は線３１６のＳ３φ４−Ｓ４φ３
信号から発生されかつ反転されてＳ４φ４ゲ一テイング
信号を生じさせるようにφ２及びφ４でクロックされる
線３５７の時間決めした信号によって装置３５６でゲー
ト操作される。

ゲート操作した■７から「面信号は線３５８に生じる。

この線は「１に分岐」及びＫＯに分岐又はＫＰに分岐を
決定する論理装置３５９と３６０に行く。

「ｌに分岐」論理装置３５９への他の入力は条件ラッチ
３６１からのものである。

この条件ラッチは多数の可能な人力σこよってセットさ
れるラッチ又は２安定形回路である。

１つの入力４ｔＡＬＵ２２のゲート３６３からの線３６
２のＣ／Ｂ信号である。

条件ラッチは例えばオーバーフローであるような場合あ
るいは小数部かＯであるかどうかを調べるための検査の
際のようなケタ上げ（又はケタ下げ）がある場合にマス
クの立下り端でこの路によってセットされる。

条件ラッチをセットする他の入力はあるフラッグが存在
した時などにフラッグ論理回路２８からの線３６４のＶ
信号である。

条件ラッチをセットする第３の入力３６５はＳＮＯ及び
線３６７からの任意のキーの操作の指示に応じるゲート
３６６からのものである。

条件ラッチはＩＩＯである入力３６８ζこよりリセット
される。

即ち、ラッチは分岐のための指令によってリセットされ
る。

線３５８からのＩ９及びＩＩＯは線３７１を介してＡＣ
Ｕ−ＰＬＡ２５を線３７２を介してフラッグＰＬＡを附
勢するように働く制御回路３７０への入力としても与え
られる。

第５図に関連して述べたように、ＩＩＯ及び■９か００
又は０１であれば分岐操作が実行され、ｌＯであるなら
フラッグ操作が、１１であるなら演算操作か実行される
。

線３７１及び３７２でのこれら信号は線３７３でのＳＯ
φｌタイミング信号によってゲート操作され、この結果
、指令サイクルの始めに制御か行なわれる。

線３γ１のＡＣＵ制御信号は線２１４のマスク信号と共
にＡＣＵ２２のケートに与えられ線３７５にＡＣＵ論理
２５からのある出力を無能化するための信号を出力させ
る。

特に、左シフト、右シフト、ＡとＢの交換ＴをＡ、Ｂ又
はＣに置換することは全て無能化されるか、Ａ、Ｂ又（
まＣをＸ又はＹ等に置換することはこれら機能かレジス
タ内のデータを妨害しないため無能化される必要はない
。

線３７２のフラッグ論理制御信号はフラッグ論理回路２
８のゲート３７６に与えられ、その出力は「フラッグＡ
及びＢを再循環」の操作を除き（これは他のフラッグ操
作が生きている時にのみ線３７８によって無能化される
。

）全てのフラッグ操作を無能化するように働く。

フラッグ活性化ケ−１３７６はまたマスク論理装置３５
からの線２２０のマスクを受ける。

次に飛越し論理について述べる。

１３３５の「飛越し」信号はゲート３８０＜こ於いて発
生する。

このゲートは線３８１の時間決めした信号によってクロ
ックされるので「飛越し」はＳ３φｌφ２で生じる。

更に、タイミングはφｌ、φ２ではＶＳＳ でありφ
３．φ４ではＶＤＤである入力３８２によっても決定さ
れる。

ゲート３８０への主たる入力３８３はゲート３８４から
のものであり、このゲートは次のものを含む多数の条件
に応じる。

即ち、線３８５で示されたアドレスレジスタのオーバー
フロー、線３８６での任意のキーの操作の指示、線３８
７でのｒＮＯ待機」指令、線３８８での「１）Ｋ待機」
、線３８９に現われるｒＫＯ又はＫＰに分岐」論理装置
３６０の出力、及び線３９０に現われる「１又はＯに分
岐」論理装置３５９の出力である。

線３８９での出力は、Ｓ２φ２でゲート操作される線３
４５からの線３９１のＫＯ，線３９２の■７及び線３５
８の一つの■７、Ｓ２φ２でゲート操作される線３５５
でのＫＰ、線３５８の一つの■８、線３５８からの■９
及びＩＩＯを含む多数の条件に応じる。

この構成は１１０．Ｉ９．Ｉ８．Ｉ７が１０００であっ
てキーがＫＯに押されると又はＩＩＯ，Ｉ９゜Ｉ８．Ｉ
７がｔｏｏｉであってキーがＫＰに押されると飛越しを
生じさせる。

同様に、「ｌに分岐又はＯに分岐」論理装置３５９の出
力３９０は条件ラック３６１からの出力３９３及び線３
５８の■９及びＩＩＯとに応じる。

従って、■１０及び■９がＯＯの時に条件ラッチかりセ
ットされていれば「飛越し」が生じ、：［ｌＯ，Ｉ９か
０１である時に条件ラッチ３６１かセットされていれば
「飛越し」が生じる。

人力及び条件論理装置４０の他の部分は指令レジスタに
ローディングさるべきアドレスされた位置でのＲＯＭ３
０の指令語読出しを可能にする「ロード」■命令を線３
２９に発生する構成である。

「ロード」■はゲート４００から発生される。このゲー
トは線３１６のＳ３φ４−８４φ３タイミング信号及び
読出し論理装置４０１の出力に応じる。

該読出し論理装置４０１への人力は、線３８５のアドレ
スレジスフオーバーフロー指示又は線３８６の任意のキ
ー操作指示に応じるゲート４０３からの入力４０２、線
３８７の「ＮＯ待期」、線３８８の「ｌ） Ｋ待機」、
線３６７の任意のキー操作指示、ゲート４０５からの線
４０４の反転された指示を含む。

ゲート４０５は、線３７１のＡＣＵ活性化及び線４０８
の「走査」Ｎに応じるＡＣＵ−ＰＬＡ２５（線３７３か
らのＳＯφｌによってゲート操作される。

）のゲート４０７からの線４０６の指示、線４０９の「
同期」又は「走査ＪＮＯの指示、デジット走査発生器４
４からの線４１０のｉ） ｌ Ｏ、Ｓ ２φ２でゲート
操作される線３５３からのＫＮキー操作の線４１１の指
示に応じる。

アドレスレジスタ３６．３７のための市１脚装置３４６
はｌを加えるかどうかを指示する線４０４の指示に応じ
る。

「同期」が論理装置２６３内でデコードされると、ｌを
カロえることは１）１０まで行なわれないので、アドレ
スレジスタは「同期」アドレスの後］〕ＩＯまでｌのア
ドレスをオンに留める。

同じことか特別の指令ＳＮＯに対しても生じる。

同様に、同じことか、再度ＫＮ入力が生じたら即ち数字
キーが押されたら開始を進めることを除いて、３頁に対
しても生じる。

フラッグレジスタ及びフラッグ論理回路 次にフラッグレジスタ及びフラッグ論理回路について述
べると、ＳＡＭ２０に収容されたフラッグ入レジスタ２
６及びフラッグレジスタ２７はｌビット状態情報を含む
１１ビツトレジスタである。

ＳＡＭ２０からの出力線４４０及び４４１はフラッグ論
理回路２８へのフラッグＡ及び７９７７８人力に直接接
続され、従ってフラッグは状態時間と同期して一度に一
つ各指令サイクルを連続して読出す。

同様に、フラッグＡ及びフラッグＢ出力４４２及び４４
３はフラッグ論理装置からＳＡＭの人力線４４４及び４
４５に接読される。

従って、各指令サイクル時に、フラッグはフラッグ論理
装置を介して伝達され、線４４６（金属化されたもので
ある。

）のビット■４から■８のフラッグ指令に応じてセット
され、リセットされ比較されあるいは単に再循環される
。

４４７のような水平線は菱形か示される所では破断され
ていて、伺も示されない所では連結したＰ拡散のもので
ある。

セットしたフラッグＡ及びフラッグＢは分離した線４４
７によって与えられ、リセットＡ及びＢは線４４８によ
って与えられ、トグルＡ及びＢは線４４９によって与え
られ、再循環は線４５０の全てによって与えられ、Ｂ対
Ａは線４５１によって与えられ、Ａ対Ｂは線４５２によ
って与えられ、ＡとＢの比較は線４５３によって与えら
れ、試験信号Ａは線４５４によって与えられ、試１験信
号Ｂは線４５５によって与えられる。

フラッグ試１験又は比較の結果は論理装置４５６によっ
て、条件ラッチ３６１に行く線３６４にＦ信号を出す。

特殊な指令即ちＮＯ待機、１） Ｋ待機、同期及びＮＯ
定走査論理装置２６３に於いて処理され、これは入力及
び条件論理回路４０に行く出力４６０を生じさせる。

演算制御論理回路 次に演算制御論理について述べると、ＡＣＵ論理アレイ
２５は■４から■８まで及びそれらの相補信号である入
力４４６を有するプログラム可能な論理アレイからなる
。

このアレイの第１の部分４７０の線４４６上のゲートは
３２の線４７１の一つを選択するように機能する。

これら線４７１は電力消費を押えるためにプッシュプル
マトリクス２２０からのＳＩＯ出力２２３により発生さ
れる線４７３上のＳＩＯφ４でクロックされた負荷４７
２を有する。

Ｐ拡散のものである線４７１はアレイの第２の部分４７
５への入力金属化線４７４になる。

ゲートは線４７６に出力を出すように線４９４の下に選
択的に位置決めされ例えば線１２５−１２８特に選択器
ゲート及び演算ユニット２２に対する制御を与える。

線４７６は再度電力消費を押えるように装置４７９又は
４８０によって入力及び出力で線４７７のＳＯφ１又は
線４７８のＳｌφｌのいずれかでクロックされる。

タイムアウト 次にタイムアウトについて述べると、表示器出力は電力
を節約し電池寿命を押すために１５ないし２０秒のよう
な与えられた時間期間の後にオフにされる。

これはアドレスレジスタがオーバーフロ一時るまで各指
令サイクルについて一度進みつづける間に同じ指令か「
ロードＪＩＲＥＧ ３１を無能化することによって達成
される。

これは２１１個のＤ時間つまり約１７２秒カワン１−す
る。

オーバーフロ一時には、ＩＲＥＧはＳＡＭレジスタの１
つの位置を進めさせサイクルを約４０回の間従って２０
秒反覆させる次のアドレスとしてアドレスレジスタ３６
．３７ヘローデイングされる。

試験回路装置 次に試験回路装置について述べるとＭＯＳチップの製造
完了時に、ユニットをそれらが適切に働くかどうかを検
査するための幾つかの手段が与えられなければならない
。

第６図の装置は約７０００個のＭＯＳトランジスタと多
数の相互接続部と他の障害が起り易い個所を含んでいる
。

これらの全てはユニットか使用できるためには良好なも
のでなければならない。

従来に於いて、キーボード入力を疑似させるためにに人
力に情報を読出してその出力を見ることによってユニッ
トか試験されていた。

これは可能な計算ルーチンの全てにわたって行なうには
相当の時間を要するために試験時間を数秒までに縮める
べく妥協がなされる。

これはある装置にとっては欠点個所を見のがして試験し
てしまうことになってしまう。

本出願の方式の重要な特徴は試験回路装置を含ませたこ
とにある。

人力４８２はこの試験装置を附勢する。

この入力は線２６６を介して］）Ｋ出力に接続されてＩ
）Ｋ出力を阻止しかつ線３３６のＩＲＥＧ出力がＤＫ出
力論理４８３を通るようにする。

「試験」信号は更に線４８４を介して入力及び条件論理
回路の３個のＮＡＮＯ，）ゲート４８５の組に接続され
る。

これらゲートは他人力で線３５０，３５１及び３５２か
らのＫＮ、ＫＯ及びＫＰを受ける。

これらゲートの１つからの出力４８６はアトシスがデー
タ処理モードとは異なる試験モードに於いてＫＯ大入力
らゲート２９２及び線３４７を介してアドレスレジスタ
３６，３７に読出されるようにする。

また、ＫＮ人力を受けるゲー１−４８５からの他の出力
４８７は、第６Ｑ図の論理回路３４６に与えられ、アド
レスレジスタの項で前述した線３４５及び線３４γを介
しこの論理回路３４６に接続されているアドレスレジス
タ３６．３７の進みを禁止する。

ゲート４８５の他の１つの出力は試験モードに於いてＫ
Ｐ人力からの「飛越し」を制御する。

即ち、この出力は試１験モードにおいて第６Ｐ図のゲー
ト３８０の出力線３３５に「飛越し」の信号を発生する
。

出力線３３５は、第６Ｓ図のＹアドレスレジスタ３７及
び第、６ Ｒ図のＸアドレスレジスタ３６に接続されて
いるので、飛越し論理の項及び指令レジスフの項で前述
したように、「飛越し」を制御する。

その結果、ＲＯＭの項で前述した通常の演算操作、即ち
ＲＯＭから読み出された指令語の実行は、試験モードに
おいては不可能となる。

試１験入力４８４はまだ論理ゲー１〜２８４の制御下で
バッファ２８０を介して表示器出力を行なわせるように
働く「表示器オン」信号をゲート４８８を介して線２８
５に出力する。

入力４８４は更にゲート４８９及び線２９０を介してク
リアラッチ２８８をセットするように働く。

クリアランチ２８８がセットされると、既にパワーアッ
プクリアの項で説明した様に、アドレスレジスタ３６お
よび３７は全てゼロになり、ビットが１）走査レジスタ
４５に与えられる。

この様に、ＫＮＮａ２Ｏ２データ処理モードのもとでは
、「人力及び条件論理回路」の項で述べたように数字の
入力に使用されるのに対し、試験モードのもとでは第６
Ｑ図のゲート２９２、線３４７、第６Ｓ図のＹアドレス
レジスフ３フ、１３４４、第６Ｒ図のＸアドレスレジス
タ３６、線３４５、第６Ｑ図に戻ってゲー１−３４６、
ゲー１２９２というループにおける通常のインクリメン
ト動作を禁止する信号を線４８７を介しゲート３４６に
供給する。

またＫＯ線３５１はデータ処理モードでは前述のように
ゼロ及び演算キーの信号に使用されるのに対し、試験モ
ードのもとではＲＯＭ３０のテストの為のアドレスをア
ドレスレジスタ３６．３７に供給する。

更に、ＫＰ線３５２は、データ処理モードのもとでは特
別なプログラムの要求するキーボードのキーに応答する
為に使用されるのに対し、試験モードのもとではゲート
４８５を介して「飛越し」の制御、即ち飛越し論理を禁
１（二するのに使用される。

クロック発生器 次にクロック発生器について述べると、本発明の計算器
チップの特徴の一つは、ワンチップ発振器及びクロック
発生器を設けることにある。

従来の計算器チップに於いては、これら素子は多数の個
別部品を必要とする外部回路によって与えられていた。

第６Ａ〜第６Ｕ図の方式は１００から１６０ ＫＪ（ｚ
を発振し第３Ａ図のクロック信号φを発生する発振器４
９０を含んでいる。

人力ピンφＣはクロック周波数をわずかに変えるように
使用することができるように設けられている。

内部クロックでのＩＥ常作動に対して、φＣピンは１．
００にオームの抵抗を介してＶＤＤに接続している。

発振器４９０の出力は線４９１を介してクロック発生器
４９２の入力に接続されている。

クロック発生器４９２は第３Ａ図に示されかつシステム
全体で使用されるφＡ及びφＢを発生する第１の部分４
９３と同様φｌ、φ２．φ３及びφ４を発生する第２の
部分４９４とを含んでいる。

クロック〆は外部素子、即ちチップの外１則にありチッ
プと同期されなければならないプリンタ又は他の装置に
クロック周波数を与えるように機能することができる外
部ピン４９５にも接読される。

他に、このピンは周波数又は同期が外部から与えられな
ければならない場合にクロック信号を入力するようにも
使用される。

この場合、φＣピンはＶＳＳになるように接地され、か
つφＣ信号がピン４９５に供給される。

これは発振器４９０をオフに遮断し、外部クロックによ
って部分４９３を制御する。

製造法 次に製造法について述べると、上述した計算器チップは
Ｐチャンネルプロセスを使用する大規模集積化へ／ＪＯ
Ｓシリコンチップに於いてイオン打込みデプレッション
ローデング装置を用いて製造されるようにした。

これは標準のＰチャンネル静的ローデング装置に比較し
て与えられた作動速度のために要する電力をかなり減少
すると共に使用される寸法及びシリコン領をも減少させ
る。

静的ローデングが必要とされないほとんどの場合に第７
図によって例示されたようなレシオレス回路が使用され
る。

本発明の実施例は以上の通りであるか、本発明の重要な
構成要素を実施例に即して整理すると次のようになる。

（１）多数の指令語を記憶する読取り専用メモリは、第
６Ｒ，６８，６Ｔ、６Ｕ図のＲＯＭ３０という例で示さ
れている。

（２）この読取り専用メモリ３０の中の位置を規定する
アドレスレジスタ手段（シ、第６Ｓ図のＹアドレスレジ
スタ３７及び第６Ｒ図のＸアドレスレジスタ３６という
例で示されている。

（３）テストモード操作において特定のアドレスを上記
アドレスレジスタ手段に読みこむ手段は、第６０図のＫ
Ｏ入力端子、これに続くインバータ（ＫＯ信号を作る）
、線３５１、第６Ｐ図の線３５１、ＮＡＮｌ、）ケート
４８５の中段ゲート、線４８６、第６Ｑ図の線４８６、
ケート２９２、線３４７という例で扇され、テストの為
のアドレスはこの経路を通つＣ線３４７から第６Ｓ図の
Ｙアドレスレジスタ３７と第６Ｒ図のＸアドレスレジス
タ３６とに読みこまれる。

（４）読取り専用メモリ３０から指令語を受ける回路手
段は、第６Ｒ，６８図の指令レジスタ３１という例で示
されている。

（５）上記回路手段３１の受けた上記読取り専用メモリ
３０からの指令語を外部装置に読出す手段は、第６Ｒ図
の指令レジスタ３１の出力に接続された線３３６、第６
０図を横切る同じ線３３６、第６■図の１）Ｋ出力論理
４８３という例で示されている。

（６）テスト信号（第６０図の入力４８２から与えられ
る）に応答して、半導体チップ内の出力回路（第６■図
のｌ） Ｋ出力論理４８３）を切換え、上記回路手段３
１の受けた上記読取り専用メモリ３０からの指令語を、
上記出力回路４８３を介し外部装置に読出す手段は、テ
スト人力４８２からＤＫ出力論理４８３のゲートに入る
線２６６として例示されている。

本発明によれば次のような優れた作用効果を得ることが
できる。

（ａ）ＲＯＭの試験を行うにあたり、特定のアドレスか
ＲＯＭに与えられるので、ＲＯＭ指令語の試験がキーボ
ード人力を擬似させることなく独立して行うことができ
る。

（ｂ） その結果１．ＲＯＭの試験を正確にまた迅速
に行うことができる。

（ｃ）データ処理装置用半導体チップは、ＲＯＭ以外に
ＡＬＵ、ＲＡＭあるいは制御論理回路を含むことか多く
、これらはＲＯＭ設計の前に充分試験がなされる。

ＲＯＭはこの半導体チップの応用に対応して種々のプロ
グラムを使用者の要求により糺み込む。

従ってこの種の半導体チップの生産過程では、ＲＯＭの
内容が変更される毎にテストが要求される。

しかし、本発明ではそのようなＲＯＭのテストが他の回
路から独立して行うことかできるので他の回路のテス１
へを繰返すことなくテスト工程が簡略化される。

（ｄ） テストの為の構成要素を半導体チップの中に
容易に絹み込めるので、信頼性の高いＲＯＭを含むデー
タ処理用半導体チップを生産することかできる。

【図面の簡単な説明】

第１図は本発明のポータプル形電池作動の電子計算器の
斜視図、第２図は本発明の計算器方式の簡略化したブロ
ック図、第３Ａ図〜第３Ｃ図は本発明の方式の種々の部
分に於いて使用されるタイミングのための電圧対時間の
グラフを示すタイミング図、第４Ａ図〜第４Ｂ図は表示
器の出力フォーマットの図及び表である。 第５図は本発明方式に使用される指令語の形成を示す図
、第６図は第６Ａ図〜第６Ｕ図のための配置図、第６Ａ
図〜第６ ＴＪ図は本発明の計算器方式の回路図、第７
Ａ図〜第７Ｓ図は第６Ａ図〜第６Ｕ図に使用された論理
機能の詳細な回路図、第８図は第２図及び第６Ａ図〜第
６ Ｕ図と共に使用されるキーボード入カマトＩＪクス
の図、第９図は本発明の一実施例に於いて使用するデジ
゛ノド及びフラッグマスクの表、及び第１０図は本発明
の電子的計算器の全体を細大れているＭＯ８／ＬＳＩ半
導体チップの製造の際の金属化工程に対して使用される
フォトマスクの拡大図である。 符号の説明、図で２０は逐次的にアドレスされるメモリ
（ＣＡＭ）、２３．２４は選択器ゲート、４０は人力及
び条件論理回路、４２はセグメントデコーダ、４４はデ
ジット走査発生器、４５は１）走査レジスタを示す。

Claims (1)

1. 【特許請求の範囲】 １ データ処理装置用半導体チップにち・いて、（イ）
   多数の指令語を記憶する読取り専用メモリ；（ロ）上記
   読取り専用メモリの中の位置を規定するアドレスレジス
   タ手段； （ハ）テストモード操作に釦いて特定のアドレスを上記
   アドレスレジスタ手段に読みこむ手段；に）上記読取り
   専用メモリから指令語を受ける回路手段； （羽 上記回路手段の受けた上記読取り専用メモリから
   の指令語を外部装置に読出す手段；を具備し。 （へ）通常のデータ処理モードとは異なるテストモード
   操作を可能とした半導体チップ。 ２ データ処理装置用半導体チップにおいて、（イ）多
   数の指令語を記憶する読取り専用メモリ；（ロ）上記読
   取り専用メモリの中の位置を規定するアドレスレジスタ
   手段； （／→ 上記半導体チップをテストモードにするテスト
   信号を受け、該テスト信号に応答して特定のアドレスを
   上記アドレスレジスタ手段に読みこむ手段； に）上記読取り専用メモリから指令語を受ける回路手段
   ； （羽 上記テスト信号に応答して、上記半導体チップ内
   の出力回路を切換え、上記回路手段の受けた上記読取シ
   専用メモリからの指令語を、上記出力回路を介し外部装
   置に読出す手段；を具備し。 （へ）通常のデータ処理モードとは異なるテストモード
   操作を可能とＬ＆半導体チップ。