JPS5832363Y2 - デ−タ交換装置 - Google Patents

Description

【考案の詳細な説明】 本考案は、異常状態からの復旧または異常状態の未然防
止を簡単で確実になし得るデータ交換装置に関する。

ファクシミリ装置などの端末相互の交換接続にデータ交
換装置が使用される。

近年このテ゛−タ交換装置も、一般の電子交換機同様電
子化が計られ、ＣＰＵ （中央処理装置）、ＲＯＭ（リ
ードオンリメモリ）、ＲＡＭ（ランダムアクセスメモリ
）等からなる中央制御装置が備えられ、この中央制御装
置によって交換接続動作御される。

このようなデータ交換装置においては、例えば何らかの
雑音によりＲＡＭに誤ったデータが書き込まれるおそれ
が十分にあり、この誤ったデータに基いて交換接続すれ
ば誤接続つまり異常状態となる。

この種異常状態に対処すべく、従来は中央制御装置とし
て現用と予備を設け、異常状態の検出時にはこれらを切
換使用する様にしていた。

しかしながら、現用と予備を設けたのでは、装置が大形
化および複雑化し、また極めて高価になるという難点が
あった。

この考案は、上記した点に鑑みなされたもので、異常検
出時又は待受中の所定時に装置をイニシャライズするこ
とにより、異常状態からの復旧さらにはその未然防止を
簡単かつ確実になし得るようにしたデータ交換装置を提
供するものである。

以下本考案の実施例につき詳細に説明するが、まずテ゛
−タ交換装置の概要を説明する。

第１図において一点鎖線内がデータ交換装置で、これは
スイッチングネットワーク２、ライン回路群３１゜３２
・・・・・・３ｎ、トーンレシーバ４１．試験トランク
４２、中央制御装置５等により構成される。

中、央制御装置５は、第２図に示す如く、ＣＰＵ５１．
制御プログラムが格納されるＰＯＭ ５２、制御テ゛−
夕が格納されるＲＡＭ５３により主として構成され、テ
゛−タ交換装置全体の動作を制御する。

なお第２図中、５４はメモリバス、５６および５７はバ
ッファ５５により分けられたアウトバスおよびインバス
、５８は折返し回路としてのバッファ、２０，３０およ
び４０は、ＣＰＵ５１と、それぞれ上記スイツチングネ
ットワ−ク２、ライン回路群３１．３２・・・・・・３
ｎ、およびトーン−シバ４１．試験トランク４２との間
のインタフェイス回路である。

ここで、ライン回路３１に接続された端末１１をライン
回路３ｎに接続された端末１ｎとの交換接続を例にとり
、その制御の概略を説明する。

まず端末６０は、通常の電話交換機におけるオフフック
（直流閉結）に相当するパイロットトーンの送出により
起呼を行なう。

このパイロットト−ンはライン回路３１において検出さ
れ、その検出出力はＣＰＵ５１に送られる。

ＣＰＵ５１はライン回路３１が入側として使用中になっ
た旨を記憶すべく：ＲＡＭ５３内の所定番地にデータを
送り、ついでＲＡＭ５３内のトーンレシーバ対応の番地
に蓄えられているテ゛−夕がら空き状態にあるトーンレ
シーバを捜す。

いまトーンレシーバ４１が空き状態にあることか゛判明
したとすれば゛、これを使用中に書替えるとともに、ス
イッチングネットワーク２に対し、ライン回路３１と１
・−ンレシーバ４１との接糺路Ａを形成すべく指令を出
す。

接続路Ａが形成されると、トーンレシーバ４１がら端末
１１に応答信号が送出される。

ついで端末１１がら端末１ｎに対応するダイヤルトーン
を送出すれば、これがトーンレシーバ４１で受信され、
ダイヤル番号情報に変換される。

この番号情報に基づきＣＰＵ ５１はＲＡＭ５３内のダ
イヤル番号ライン回路番号表から対応するライン回路３
ｎを見つける。

そしてこのライン回路３ｎか゛入側又は出側として使用
中であるか空きであるかを調べ、空きであれば使用中に
書替え、ついで訃−ンレシーバの場合と同様に空きの試
験トランクを捜し、いま試験トランク４２が空きであれ
ばスイッチングネットワーク２に対しライン回゛路３ｎ
と試、陰トランク４２との接続路Ｂを形成すべく指令を
出す。

接続路Ｂが形成されると、試験）・ランク４２から端末
１ｎに対し呼出しと回線試験を兼ねた試験信号が送られ
る。

これに対して端末１ｎか九応答信号が返され正常に受信
されれは゛、この旨をＣＰＵ ５１に知らせる。

これを受けてＣＰＵ５１は、スイッチングネジ１〜ワー
ク２に対し７て、ライン回路３１と３ｎとの接続路Ｃを
形成すべく指令を出す。

しかして接続路Ｃの形成により交換接続に至る制御は終
了する。

さて、本考案は、異常状態を検出した時又は待受中の所
定時にテ゛−タ交換装置自らを初期状態にリセツＩ・す
るものであるが、これを達成するため、制御用プログラ
ムが格納されるＲＯＭ５２にリセットプログラムステッ
プを付加する。

（従来より電源投入時のイニシャライ交のため格納して
おくのが一般である。

）すなわち、第３図に示す如く、ＲＯＭの０番地〜Ｍ−
１番地には交換制御プログラムステップを格納し、Ｍ＋
１．・・・・・・Ｎ−１番地にリセッＩ・プログラムス
テップを格納する。

そして、異常状態を検出した時又は待受時における所定
のタイミングで、装置の電源を投入した時と同様にリセ
ットプログラムが実行されるよう、Ｍ番地に飛越させる
。

つぎに、Ｍ番地に飛越させる手段についてであるが、第
２図において、６はライン回路３１．３２・・・・・・
３ｎのそれぞれよりパイロットトーンの検出出力（検出
中１）を受けこれらの論理和をとるオアゲートで゛、こ
のオアゲート６の出力が１のとき、これは少なくともい
ずれか１のライン回路が゛使用中であることを示す。

７はオアゲート６の出力の立下がりを微分する回路で、
すべてのライン回路が使用中でないという状態になった
とき、つまり待受状態に入ったときに出力１を発生する
。

１００は異常状態検出回路の例としてのラインチェック
回路で゛、いずれか１のランク回路が使用中で゛あると
いうテ゛−タがＲＡＭに記憶されているにもががわらず
いずれのライン回路からもパイロットトーンの検出出力
が得られていないという不合理な状態となっているとき
に異常検出出力１を発生するが、詳しくは後述する。

これら微分回路７およびラインチェック回路１００の出
力は電源投入信号（電源投入時点より若干遅れて発生さ
れる単１パルス信号）とともにオアゲート８の入力とな
る。

９は、このオアゲ゛−１８の出力を受けて、ＲＯＭ５２
のＭ番地を示す信号を形成し、インバス５７に乗せるた
めのＭ番地作成回路である。

これにより−ヒ記したＲＯＭ５２内のりセラｌ−プログ
ラムが実行され、ＲＡＭ５３内のダイヤル番号−ライン
回路番号表等の固定的に記憶を必要とするテ゛−タ以外
のテ゛−タが消去され、また各種ハード（スイッチング
ネットワーク２、トーンレシーバ４１等々）がリセット
され、こうして初期状態に復される。

ここで第４図を参照してラインチェック回路１００につ
いて説明する。

同図において１０１はアウトバス５６よりのデータの取
込みを制御する回路で、例えば公知のラッチ回路等から
なり、交換接続動作時にＲＡＭ５３に記憶されるライン
回路に関するテ゛−夕のうち、各ライン回路が出側とし
て使用中又は空きに書替えられるとき、これを取込むべ
く制御する。

１１１，１１２・・・・・・１１ ｎはラッチ回路を介
して取込まれたテ゛−夕をライン回路３１．３２・・・
・・・３ｎ対応に記憶する外部レジスタ群である。

これらレジスタ群の各出力（記憶内容）が１であるとき
、これは対応するライン回路が使用中であることを示し
、これら各出力はオアゲート１０２の入力となる。

したがってこのオアゲート１０２の出力が１となれば、
これは少なくともいずれか１のライン回路が出側として
使用中になったことを示す。

一方インバータ１０３には第２図のオアゲート６の出力
が入力されており、したがってそのインバータの出力が
１又は０のとき、これらはそれぞれ、すべてのライン回
路で゛パイロツ））−ンが検出されていないこと、又は
少なくともいずれか１のライン回路でパイロットトーン
が検出されていることを示す。

アンドゲート１０４にはこれらオアゲート１０２および
゛インバータ１０３の出力が入力される。

しかして、仮に、少なくともいずれか１のライン回路が
使用中であるというデータがＲＡＭ５２に書込まれたに
もかかわらず、いずれのライン回路においてもパイロツ
） ｌ−−ンの検出出力が得られていない。

つまりその時点でみればいずれのライン回路も入側とし
て使用中になっていないという不合理な状態となれは゛
、アントゲ−ＨＯ４からは１出力が得られる。

こうして異常状態の１つが検出可能である。

なお上記実施例では、待受中に入ったことを外部で検出
してその時点でリセットをかけるようにしているがＣＰ
Ｕは、待受中に、各ライン回路からの起呼情報を監視し
ており、このポーリングサイクルの何回かに１回、予め
用意されたリセット情報の割込みを入れて、定時的にリ
セットプログラムを実行するようにしてもよい。

また、プログラムによって各ハードのリセットを行なっ
ているが、その一部は直接オアゲート８の出力によって
リセットされるようにしてもよい 以上説明したように、本考案は、異常状態を検出した時
又は待受中の所定のタイミングで、自らをノセットして
初期状態に復するようにしたものであるので、中央制御
装置に現用と予備とを設けずとも、簡単な構成で異常状
態からの復旧あるいはその未然防止が計られ、その実用
的効果は大である。

しかも本考案は、異常検出を行なう際に、ライン回路の
パイロットトーンの検出出力を監視するようにしている
ので、既存の回路を用いた簡単な構成で、確実な異常検
出を行なうことができる。

【図面の簡単な説明】

第１図はテ゛−タ交換装置の概略構成図、第２図は本考
案の実施例の構成図、第３図はＲＯＭ内に格納されるプ
ログラムを模式的に示す図、第４図はラインチェック回
路の構成図で゛ある。 １１、Ｉｎ・・・・・・端末、２・・・・・・スイッチ
ングネットワーク、３１，３２・・・・・・３ｎ・・・
・・・ライン回路、４１・・・・・・トーンレシーバ、
４２・・・・・・試、験トランク、５・・・・・・中央
制御装置、９・・・・・・Ｍ番地作成回路、１００・・
・・・・ラインチェック回路。

Claims (1)

【実用新案登録請求の範囲】
1. 所定の制御プログラムにしたがって複数の端末相互の交
   換接続動作を制御するデータ交換装置において、前記所
   定の制御プログラムにリセットプログラムステップを付
   加するとともに、交換接続動作の制御中に各端末が接続
   されるライン回路から発生されるパイロットトーンの検
   出出力を監視してこの検出出力の有無から動作異常を検
   出しリセット信号を発生する回路と、交換接続要求の待
   受中の所定時にリセット信号を発生する回路とをそれぞ
   れ設け、これらの回路から発生されたリセット信号によ
   って前記リセットプログラムステップを実行し、装置の
   動作を初期状態にリセットするようにしたことを特徴と
   するデータ交換装置。