JPS5826043B2 - Processor reset method - Google Patents
Processor reset methodInfo
- Publication number
- JPS5826043B2 JPS5826043B2 JP53054079A JP5407978A JPS5826043B2 JP S5826043 B2 JPS5826043 B2 JP S5826043B2 JP 53054079 A JP53054079 A JP 53054079A JP 5407978 A JP5407978 A JP 5407978A JP S5826043 B2 JPS5826043 B2 JP S5826043B2
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- JP
- Japan
- Prior art keywords
- reset
- address
- flop
- processor
- flip
- Prior art date
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- Expired
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Description
【発明の詳細な説明】
本発明はプロセッサのリセット方式に係わり、特にリセ
ットによるスタート番地と割込みによるスタート番地と
を分離させようとするものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a reset method for a processor, and is particularly directed to separating a start address for a reset and a start address for an interrupt.
８０８０プロセツサのリセットラインにハイレベルが入
力されると、８０８０内のプログラムカウンタは強制的
に０″にセットされ、プログラムメモリのｏｏｏｏ番地
から動作を開始する。When a high level is input to the reset line of the 8080 processor, the program counter in the 8080 is forcibly set to 0'' and starts operating from address oooo in the program memory.
通常割込み時の挿入命令として使用されるリスタート命
令にはＦｔＳＴＯ〜Ｒ８Ｔ７まであり、ＦｔＳＴＯ命令
が挿入された場合も同様プログラムのｏｏｏ。There are restart commands from FtSTO to R8T7 that are normally used as insert commands during interrupts, and when the FtSTO command is inserted, the ooo of the program is the same.
番地からスタートする。Start with the street address.
よって８レベルの割込みのうちＲ８ＴＯの場合はリセッ
トと重複し使用できないことがある。Therefore, among the 8 level interrupts, R8TO may overlap with reset and cannot be used.
この割込みを使用したい場合には００番地からのプログ
ラム中で００番地に分岐した原因がリセットによるもの
か、割込みによるものかを判別し、それぞれのルーチン
へ分岐する方法が考えられるが、割込みサービスルーチ
ンの先頭には８０８０内のレジスタ類をセーブする命’
ｅ（ＰＵＳＨ命◆群）が用いられることが多い。If you want to use this interrupt, you can determine whether the cause of branching to address 00 in a program starting from address 00 is due to a reset or an interrupt, and then branch to each routine. At the beginning of ' is an instruction to save the registers in the 8080.
e (PUSH life ◆ group) is often used.
よって００番地以後にこのセーブ命令がプログラムされ
ている場合にリセットすると、リセットと判別する以前
にこのセーブ命令をファームウェアの暴走等によって実
行してしまい、スタックポインタの内容が異常な時にハ
ードウェアで強制的にリセットしてもその後のセーブ命
令の実行によってプロセッサまわりのハードウェアが再
び誤動作する可能性がある。Therefore, if this save instruction is programmed after address 00 and is reset, this save instruction will be executed due to firmware runaway before it is determined that it is a reset, and if the contents of the stack pointer are abnormal, it will be forced by the hardware. Even if the processor is reset, the hardware surrounding the processor may malfunction again due to subsequent execution of a save instruction.
よってリセットによるスタート番地と割込みによるスタ
ート番地は完全に分離すべきである。Therefore, the start address due to reset and the start address due to interrupt should be completely separated.
本発明はかかる事情に鑑みてなされたのであって、外部
からのリセット入力によるスタート番地とＲ８ＴＯが挿
入された場合のスタート番地を完全に分離できるように
するものである。The present invention has been made in view of the above circumstances, and it is an object of the present invention to completely separate the start address obtained by an external reset input and the start address obtained when R8TO is inserted.
以下本発明の詳細をその一実施例を示す図面によって説
明すると、１は８０８０プロセツサであり、そのアドレ
ス出力の６ビツト目のＡＤＲＯ６がオア回路３の１人力
となる。The details of the present invention will be explained below with reference to the drawings showing one embodiment thereof. Reference numeral 1 is an 8080 processor, and the 6th bit ADRO6 of the address output is one input of the OR circuit 3.
２はリセットを記憶するリセットフリップフロップであ
り、その出力がオア回路３の他方の入力となる。Reference numeral 2 denotes a reset flip-flop that stores reset information, and its output becomes the other input of the OR circuit 3.
５はリセットフリップフロップ２をリセットする信号で
あり、アドレス出力の６ビツト目がオンの状態で８０８
０が０４４０ Ｈｅ ｘ番地にライトすることによって
フリップフロップリセット信号がロウとなるような論理
回路となっているものとする。5 is a signal that resets the reset flip-flop 2, and when the 6th bit of the address output is on, 808
It is assumed that the logic circuit is such that when 0 is written to address 0440 He x, the flip-flop reset signal becomes low.
次表は上記図面の場合のプログラムコーディング例であ
り、００００番地から８ビツト毎に８種類の割込みのサ
ービスルーチンがコーディングされており、０４４０番
地から外部リセットに対する処理ルーチンが入っている
ものとする。The following table shows an example of program coding for the case shown in the drawing above. It is assumed that service routines for eight types of interrupts are coded for every eight bits starting from address 0000, and a processing routine for external reset is entered starting from address 0440.
次に上記のように構成された第１図の回路の動作を説明
する。Next, the operation of the circuit of FIG. 1 configured as described above will be explained.
外部からリセット信号４が入力されると、リセットフリ
ップフロップ２がセットされ、８０８０のプログラムカ
ウンタはｏｏｏ。When the reset signal 4 is input from the outside, the reset flip-flop 2 is set and the program counter of the 8080 becomes ooo.
Ｈｅｘにセットされる。Set to Hex.
リセット信号４がロウになると８０８０は００００番地
からスタートし、００００番地の命令をフェッチしよう
としてアドレスラインに００００Ｈｅｘが出力されるが
、アドレスラインの６ビ゛ント目はリセ゛ントフロ゛ン
ブフロツプの出力とオアされているため、実際には００
４０Ｈｅｘ番地の命令をフェッチすることになり、ＯＯ
４０Ｈｅ ｘ番地からスタートする。When the reset signal 4 goes low, the 8080 starts from address 0000 and attempts to fetch the instruction at address 0000, outputting 0000Hex to the address line, but the 6th bit of the address line is ORed with the output of the reset front-flop. Therefore, it is actually 00
The instruction at address 40Hex will be fetched, and OO
Start from address 40He x.
００４０番地には００４３番地へのブランチ命令がプロ
グラムされており、８０８０は正規に００４３番地から
スタートする。A branch instruction to address 0043 is programmed into address 0040, and the 8080 normally starts from address 0043.
即座に００４３番地でリセットフリップフロップをリセ
ットする命４＞（０４４０番地にライトすることにより
フリップフロップリセット信号が出力される）を実行し
、リセットフリップフロップがリセットされた後は、８
０８０はプログラムどうりの正規のアドレスにアクセス
することができる。Immediately execute command 4> to reset the reset flip-flop at address 0043 (a flip-flop reset signal is output by writing to address 0440), and after the reset flip-flop is reset,
080 can access a regular address according to the program.
リセットフリップフロップは外部からのリセット信号の
みによってセットされるので、通常の動作のときにアド
レスラインの６ビツト目が強制的にオンされることはな
い。Since the reset flip-flop is set only by an external reset signal, the 6th bit of the address line is not forcibly turned on during normal operation.
以上の説明から明らかなように本発明によれば、外部か
らのリセット入力によるスタート番地とＲ８ＴＯが挿入
された場合のスタート番地とを完全に分離することが可
能となるという利点がある。As is clear from the above description, the present invention has the advantage that it is possible to completely separate the start address from an external reset input and the start address when R8TO is inserted.
図は本発明の一実施例のブロック図である。
１・・・・・・プロセッサ、２・・・・・・リセットフ
ロップフロップ、３・・・・・・オア回路。The figure is a block diagram of one embodiment of the present invention. 1... Processor, 2... Reset flip-flop, 3... OR circuit.
Claims (1)
の１つの出力とプロセッサのアドレスラインの１つとを
オアし、上記フロップフロップをファームウェアでリセ
ットすることを特徴とす゛るプロセッサのリセット方式
。1. A processor reset method characterized in that one output of a reset flip-flop that stores a reset signal is ORed with one of the address lines of the processor, and the flip-flop is reset by firmware.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53054079A JPS5826043B2 (en) | 1978-05-09 | 1978-05-09 | Processor reset method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53054079A JPS5826043B2 (en) | 1978-05-09 | 1978-05-09 | Processor reset method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54146551A JPS54146551A (en) | 1979-11-15 |
| JPS5826043B2 true JPS5826043B2 (en) | 1983-05-31 |
Family
ID=12960599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53054079A Expired JPS5826043B2 (en) | 1978-05-09 | 1978-05-09 | Processor reset method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5826043B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6277151U (en) * | 1985-11-01 | 1987-05-18 | ||
| JPH0577574B2 (en) * | 1984-04-02 | 1993-10-27 | Mita Industrial Co Ltd |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS584418A (en) * | 1981-06-30 | 1983-01-11 | Fujitsu Ltd | Resetting system of data processor |
| JPS6254349A (en) * | 1985-09-02 | 1987-03-10 | Nec Corp | Address modification system |
| JPS62271113A (en) * | 1986-05-20 | 1987-11-25 | Fujitsu Ltd | Microprocessor initialization control system |
-
1978
- 1978-05-09 JP JP53054079A patent/JPS5826043B2/en not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0577574B2 (en) * | 1984-04-02 | 1993-10-27 | Mita Industrial Co Ltd | |
| JPS6277151U (en) * | 1985-11-01 | 1987-05-18 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54146551A (en) | 1979-11-15 |
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