JPS58200362A - Constitution controller - Google Patents
Constitution controllerInfo
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- JPS58200362A JPS58200362A JP57082767A JP8276782A JPS58200362A JP S58200362 A JPS58200362 A JP S58200362A JP 57082767 A JP57082767 A JP 57082767A JP 8276782 A JP8276782 A JP 8276782A JP S58200362 A JPS58200362 A JP S58200362A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Memory System (AREA)
Abstract
Description
【発明の詳細な説明】
この発明は複数のボートを有し、とれらボートを通じて
複数のシステムあるいは上位装置から共通に使用される
装置において、そのシステム間共用装置に対する構成を
制御する構成制御装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a configuration control device for controlling the configuration of an inter-system shared device in a device that has a plurality of boats and is commonly used by a plurality of systems or higher-level devices through the boats. It is something.
複数のデータ処理システムで共通に使用される装置に対
する構成制御装置については多種存在するが、従来にお
けるとの種の装置の第１のものは構成制御パネル等のス
イッチ指定によシシステムとの接続、切離しを制御する
もので、プログラムによる自動制御ができないという欠
点があった。There are many types of configuration control devices for devices that are commonly used in multiple data processing systems, but the first type of device in the past is a configuration control panel that connects to a system by specifying a switch or the like. , which controls disconnection, and has the disadvantage that it cannot be automatically controlled by a program.
また、従来の第２のものは、ボート毎にその上１位装置
からのアクセス要求を受付けるか否かを制御するマスク
ビットを有しているが□、そのマスクビットの制御が独
立でなく通常のアクセス要求によって行われていたため
、ひと゛′ｆｃθ両ボートのマスクが閉じてしまうとプ
ログラムによる接続ができないという欠点があった。
′〔発明の概要〕
との発明の目的は、マスクビットのセット／リセット制
御のパスを通常のアクセスパスとは独立に設け、マスク
ビットの状態が他系のみアクセス受付は可状態以外にお
いてマスク制御を可能にすることによシ上記欠率を除去
し、マスクビットの状態が両ボートからのアクセス要求
の受付は不可の状態と々つでもマスク制御を可能とした
構成制御装置を提供するととにある。□
この発明によればボート毎にアクセス要求を受付けるか
否かを制御するマスクビットと、アクセス要求とは別に
前記マスクビットのセットあるいばリセットする手段と
、前記マスクビットの少なくとも１つが受付は可状態で
少なくとも残シの１つが受付は不７状態とな′″’ｃｖ
、ｂ時０４・受付時下４側ボートか、らのマスクビット
のセットあるいはリセットする手段を無効とする手段と
を設ける。゛〔実施例〕
次にこの発明について図面を参照して詳細に説明する。In addition, in the conventional second type, each boat has a mask bit that controls whether or not to accept an access request from the first-ranked device, but the control of the mask bit is not independent and usually Since this was done in response to an access request, there was a drawback that if the masks of both ports were closed, connection by program could not be established.
′ [Summary of the Invention] The purpose of the invention is to provide a mask bit set/reset control path independent of the normal access path, and to perform mask control when the state of the mask bit is other than the state in which only other systems can accept access. To provide a configuration control device that eliminates the above-mentioned omission rate by making it possible to perform mask control even when the state of the mask bit is such that it is not possible to accept access requests from both boats. be. □ According to the present invention, there is provided a mask bit for controlling whether or not to accept an access request for each boat, means for setting or resetting the mask bit separately from the access request, and at least one of the mask bits for controlling whether or not to accept an access request. At least one of the remaining ones is in the Acceptable state and is in the Not Acceptable state.''''cv
, b04, and means for disabling the means for setting or resetting the mask bit from the lower 4 side boat at the time of reception. [Example] Next, the present invention will be described in detail with reference to the drawings.
第１図はこの発明をボートが２つの場合について実現し
たデータ処理システムの構成を示ｊ。システム制御装置
（ＳＣＵ）１０１．１０．６は装置１０２〜１０５のそ
れぞれからの要求を所定の優先ｊ−位に従って主記憶装
置（ＭＭＵ ） １０７，１０８に通す。装置１０２と
１０４は入出力処理プロセッサ（ＩＯＰ）で周辺装置と
主記憶装置１０７及び１０８との間のデータ転送を行う
。装置１０３と１０５は演算処理装置（ＥＰＵ）で主記
憶装置１０７及び１０８内にあるプログラムを解読して
実行する装置である。主記憶装置１０７と１０８は２つ
のシステム制御装置１０１．１０６から構成される装置
であって、この発明による構成制御装置を内蔵したもの
である。この主記憶装置はシステム制御装置と１対１で
接続されて使用される場合と、２台のシステム制御装置
によってシェアされて使用される場合とがあシ、システ
ム制御装置と１対１に接続された場合には他ボートから
の影響をまったく受けない保護が要求される。FIG. 1 shows the configuration of a data processing system that implements the present invention in a case where there are two boats. A system control unit (SCU) 101.10.6 passes requests from each of devices 102-105 to main memory units (MMU) 107, 108 according to a predetermined priority j-order. Devices 102 and 104 are input/output processors (IOPs) that transfer data between peripheral devices and main memories 107 and 108. Devices 103 and 105 are arithmetic processing units (EPUs) that decode and execute programs stored in main storage devices 107 and 108. The main storage devices 107 and 108 are devices composed of two system control devices 101 and 106, which incorporate a configuration control device according to the present invention. This main storage device may be connected one-to-one with the system control device, or shared and used by two system control devices, and may be connected one-to-one with the system control device. In such cases, protection from any influence from other boats is required.
・第２図は主記憶装置１０７あるいは１０８のボート毎
に設けられたマスクビット（ＭＯとＭｌ）の状態とメモ
・リアクセス及びマスク制御の可／不可の状態を示した
ものである。状態番号１は〔ＭＯ＝Ｏ、Ｍ１＝Ｏ）でボ
ート０及びボート１共にメモリアクセスが不可の状態で
あるが、マスク制御は両ボートから可能である。これは
主記憶装置がシステム制御装置から切離されている状態
である。- FIG. 2 shows the states of the mask bits (MO and Ml) provided for each port of the main memory device 107 or 108, and the enable/disable state of memory reaccess and mask control. State number 1 is [MO=O, M1=O], which is a state in which memory access is not possible on both boats 0 and 1, but mask control is possible from both boats. This is a state in which the main storage device is separated from the system control device.
状態番号２及び３は（ＭＯ＝０ 、Ｍ１＝１あるいはＭ
Ｏ＝１ 、 Ｍｌ−０）でボート０あるいはボート１の
単独アクセス可の状態でマスク制御もアクセス不可側ボ
ートからはできない。State numbers 2 and 3 are (MO=0, M1=1 or M
When boat 0 or boat 1 is independently accessible (O=1, Ml-0), mask control cannot be performed from the inaccessible boat.
状態番号４は［ＭＯ−１、Ｍｌ−１）でボート０及びボ
ート１の両方からメモリアクセス°もマスク制御も可能
である。State number 4 is [MO-1, Ml-1), and memory access and mask control are possible from both ports 0 and 1.
第３図は第２図に示した制御を実現した構成制御装置の
論理回路図である。FIG. 3 is a logic circuit diagram of a configuration control device that realizes the control shown in FIG. 2.
ボート０に対するマスクビット（ＭＡＳＫ Ｏ） ３０
１はセットリセットフリップフロップよ〕なす、と五が
１１″にセットされた時にはそのＴ出力でＡＮＤゲート
３２３を有効にしてボート０からのアクセス要求・ＰＯ
を受付ける。ボート１に対するマスクビット（ＭＡＳＫ
Ｉ ’）３０２もセットリセットフリップフロップで構
成され、これが＠１′にセットされ九時には、そのＴ出
力でＡＮＤゲート３２４を有効にしてボート１からのア
クセス要求Ｐ１を受付ける。 ′
−ボートＯからのマスクセット指示信号はゲート３０３
に、マスクデータの２ビツトはゲート３０４，３０５に
それぞれ入力され、マスクセット指示信号はゲート３０
３においてゲート３１２からの有効条件がとられる。こ
の有効条件は（ＭＯ＝０、Ｍ１＝１ ）以外で有効とな
る。次にマスクデータの２ビツトはそれぞれゲート３０
４と３０５によって非反転出力と反転出力との４信号に
分解され、これらはゲート３０６〜３０９でそれぞれゲ
−）３０３よ多出力されたマスクセット指示信号とＡＮ
Ｄがとられてマスクビット３０１あるいは３０２をセッ
トあるいはリセットする。即ちＰＯマスクデータ０が＠
１”の時拡マスクビット３０１がセットされ、′ｍＯ”
の時はリセットされる。またＰＯマスクデータ１が″１
”の時はマスクビット３０２がセットされ、″０＃の時
はリセットされる。Mask bit for boat 0 (MASK O) 30
1 is a set-reset flip-flop], and when 5 is set to 11'', its T output enables AND gate 323 and an access request from boat 0/PO
will be accepted. Mask bits for boat 1 (MASK
I') 302 is also constituted by a set-reset flip-flop, which is set to @1' and at 9 o'clock its T output enables the AND gate 324 and accepts the access request P1 from the boat 1. ′
- Mask set instruction signal from boat O is sent to gate 303
2 bits of mask data are input to gates 304 and 305, respectively, and a mask set instruction signal is input to gate 30.
3, the valid condition from gate 312 is taken. This valid condition is valid except for (MO=0, M1=1). Next, the 2 bits of mask data are each sent to gate 30.
4 and 305 into four signals, a non-inverted output and an inverted output.
D is taken to set or reset mask bit 301 or 302. In other words, PO mask data 0 is @
1" time expansion mask bit 301 is set, 'mO"
It is reset when . Also, PO mask data 1 is "1"
”, the mask bit 302 is set, and when it is ”0#, it is reset.
ゲート３１６〜３１８の回路はボート１からのマスクの
セット／リセットする回路で、有効条件が〔ＭＯ＝１
、Ｍ１＝０ ）以外で有効となるだけでボートθ用のゲ
ート３０３〜３０１と同様の回路である。ゲート３１０
．３１１．３１４，３１５はボート０からのマスクのセ
ット／リセット信号とボート１からのマスクのセット／
リセット信号とをＯＲするものであシ、ゲート３１１及
び３１５にはさらにゲート３２５を通して初期化信号が
ＯＲされておシ、電源投入時あるいは初期化スイッチの
押下時はマスクビット３０１．３０２が〔ＭＯ＝Ｏ，Ｍ
ｌ−０）の初期値となって、マスク制御は両ボートから
可能であるが、メモリアクセスは両ボート不可の状態と
なる。The circuits of gates 316 to 318 are circuits that set/reset the mask from boat 1, and the valid condition is [MO=1
, M1=0), but it is the same circuit as the gates 303 to 301 for boat θ. gate 310
．． 311.314, 315 are mask set/reset signals from boat 0 and mask set/reset signals from boat 1.
Gates 311 and 315 are further ORed with an initialization signal through gate 325, and when the power is turned on or the initialization switch is pressed, mask bits 301 and 302 are =O,M
l-0), mask control is possible from both ports, but memory access is disabled from both ports.
第１図の説明にもどってシステム運用時のマスクビット
の制御について示すと、マスクビットの初期状態は［：
ＭＯ＝０ 、Ｍ１＝０］“であシ、システム運用開始時
に入出力処理プロセッサ１０２゜１０４によって、あら
かじめ指定された構成にマスクビットはマスク制御され
てイニシャルプログラムロードが行われる。システム運
用終了時には再び入出力処理プロセッサ１０２，１０４
によって初期状態にマスク制御される。Returning to the explanation of Figure 1 and explaining the control of the mask bits during system operation, the initial state of the mask bits is [:
MO=0, M1=0] "At the start of system operation, the input/output processors 102 and 104 mask the mask bits to a pre-specified configuration and load the initial program. At the end of system operation, the initial program is loaded. Again the input/output processors 102, 104
Mask control is performed to the initial state by .
以上説明したように、この発明によればボート毎のマス
クビットの制御を行うことによシ、たとえマスクビット
の状態が両ボートアクセス不可状態［ＭＯ＝Ｏ、Ｍ１＝
０ ］となっても、デッドロックすることなくマスク制
御ができるという効果がある。As explained above, according to the present invention, by controlling the mask bits for each boat, even if the state of the mask bits is the state where both boats are inaccessible [MO=O, M1=
0 ], there is an effect that mask control can be performed without deadlock.
第１図はこの発明を実現、したデータ処理システムを示
す構成図、第２図峰マスクビットの状態と各ボートのメ
モリアクセス及びマスク、制御の可／不可の状態を示す
図、第３図はこの発明の一実施例を示す論理回路図であ
る。
１０１．１０６：システム制御装置、１０２゜１０４：
入出カプロセッサＪ１０３″、１０５：演算処理装置、
１０７．１０８：主記憶装置、ａｏｌ、３０２：マスタ
ビット。
特許出願人 日本電気株式会社
代理人草野 卓Fig. 1 is a block diagram showing a data processing system that realizes the present invention, Fig. 2 is a diagram showing the state of the peak mask bit and the state of each port's memory access, masking, and control enabled/disabled. FIG. 1 is a logic circuit diagram showing an embodiment of the present invention. 101.106: System control device, 102°104:
Input/output processor J103'', 105: arithmetic processing unit,
107.108: Main memory, aol, 302: Master bit. Patent applicant Takashi Kusano, agent of NEC Corporation
Claims (1)
のシステムあるいは上位装置から共通に使用される装置
において、 前記ボート毎にシステムあるいは上位装置からのアクセ
ス要求を受付けるか否かを制御するマスクビットと、 アクセス要求とは別に前記システムあるいは上位装置か
ら前記マスクビットをセットあるいはリセットする手段
と、 前記マスクビットの少なくとも１つが受付は可状態で少
なくとも残りの１つが受付は不可状態となっている時の
み受付は不可状態のボー）Ｋ接続されるシステムあるい
は上位装置からの前記マスクビットをセットあるいはリ
セットする手段を無効にする手段とを有し、前記マスク
ビットが全てのボートに対してアクセス要求を受付は可
状態あるいは全てのボートに対してアクセス要求を受付
は不可状態の時には、いずれのシステムあるいは上位装
置からでもマスクビットのセットあるいはリセットを可
能にし、少なくとも１つのボートが受付は可状態で少な
くとも残シ０１つのボートカニ受付は不可状態の時には
受付は可状態のボートに接続されるシステムあるいは上
位装置のみがマスクビットのセットあるいはリセットを
可能とする構成制御装置。(1) In a device that has multiple boats and is commonly used by multiple systems or higher-level devices through these boats, a mask bit that controls whether or not to accept access requests from the system or higher-level devices for each boat. and means for setting or resetting the mask bits from the system or higher-level device separately from the access request; and when at least one of the mask bits is in an acceptance-enabled state and at least the remaining one is in an acceptance-disabled state. (Only bauds in a disabled state can be accepted.) means for disabling the means for setting or resetting the mask bits from a connected system or higher-level device; When the acceptance state is enabled or when access requests are not accepted for all boats, the mask bit can be set or reset from any system or host device, and if at least one boat is in the acceptance state and at least A configuration control device that allows only a system or a host device connected to a boat that is in a reception-enabled state to set or reset mask bits when the remaining 01 boat crabs are in a reception-disabled state.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57082767A JPS58200362A (en) | 1982-05-17 | 1982-05-17 | Constitution controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57082767A JPS58200362A (en) | 1982-05-17 | 1982-05-17 | Constitution controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58200362A true JPS58200362A (en) | 1983-11-21 |
| JPS6336546B2 JPS6336546B2 (en) | 1988-07-20 |
Family
ID=13783581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57082767A Granted JPS58200362A (en) | 1982-05-17 | 1982-05-17 | Constitution controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58200362A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0275057A (en) * | 1988-09-10 | 1990-03-14 | Nec Corp | Information processor |
| JP2005258874A (en) * | 2004-03-12 | 2005-09-22 | Nec Corp | Main storage system controlling correspondence to cpu, and main storage device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58137046A (en) * | 1982-02-09 | 1983-08-15 | Fujitsu Ltd | Constitution control system |
-
1982
- 1982-05-17 JP JP57082767A patent/JPS58200362A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58137046A (en) * | 1982-02-09 | 1983-08-15 | Fujitsu Ltd | Constitution control system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0275057A (en) * | 1988-09-10 | 1990-03-14 | Nec Corp | Information processor |
| JP2005258874A (en) * | 2004-03-12 | 2005-09-22 | Nec Corp | Main storage system controlling correspondence to cpu, and main storage device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6336546B2 (en) | 1988-07-20 |
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