JPH1167923A - 半導体集積回路とその配線配置方法、および該方法を記録した記録媒体 - Google Patents
半導体集積回路とその配線配置方法、および該方法を記録した記録媒体Info
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- JPH1167923A JPH1167923A JP9228462A JP22846297A JPH1167923A JP H1167923 A JPH1167923 A JP H1167923A JP 9228462 A JP9228462 A JP 9228462A JP 22846297 A JP22846297 A JP 22846297A JP H1167923 A JPH1167923 A JP H1167923A
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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Abstract
(57)【要約】
【課題】 コアマクロ入りのチップをレイアウトする場
合、コアマクロ上の配線禁止領域を迂回する配線により
チップ面積が増大する事を防ぐ。また、コアマクロ上の
空き配線領域を使用して配線を行った場合、コアマクロ
上を通過する信号配線の電位によりコア内のＡＣ特性
（遅延ライブラリ）が変わる事を防ぐ。 【解決手段】 コアマクロ作成時に、コアマクロ上の空
き配線領域抽出２を実行し、その空き配線領域を使って
コア固定内通過配線３を作り込む。チップレイアウト時
には、このコア内固定通過配線３を使用して配線する。
これにより、コアマクロ周辺での配線の混みを減少させ
る事ができチップ面積の増加を防ぐ。 また、コアマク
ロ作成時にコア内固定通過配線３をＶＤＤまたはＧＮＤ
電位にしてコアの遅延ライブラリ４を作成する。これに
より、チップレイアウト毎にコアの遅延ライブラリを変
更する必要がなくなる。
合、コアマクロ上の配線禁止領域を迂回する配線により
チップ面積が増大する事を防ぐ。また、コアマクロ上の
空き配線領域を使用して配線を行った場合、コアマクロ
上を通過する信号配線の電位によりコア内のＡＣ特性
（遅延ライブラリ）が変わる事を防ぐ。 【解決手段】 コアマクロ作成時に、コアマクロ上の空
き配線領域抽出２を実行し、その空き配線領域を使って
コア固定内通過配線３を作り込む。チップレイアウト時
には、このコア内固定通過配線３を使用して配線する。
これにより、コアマクロ周辺での配線の混みを減少させ
る事ができチップ面積の増加を防ぐ。 また、コアマク
ロ作成時にコア内固定通過配線３をＶＤＤまたはＧＮＤ
電位にしてコアの遅延ライブラリ４を作成する。これに
より、チップレイアウト毎にコアの遅延ライブラリを変
更する必要がなくなる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路とそ
の配線配置方法に関し、特に、ＤＭＡコントローラ、割
込みコントローラ、タイマ／カウンタ、ローカルバス・
アービタ、クロック発振器などの周辺回路を内蔵するＣ
ＰＵのような、複数回路からなるコアマクロを使用した
半導体集積回路とその配線方法に関する。
の配線配置方法に関し、特に、ＤＭＡコントローラ、割
込みコントローラ、タイマ／カウンタ、ローカルバス・
アービタ、クロック発振器などの周辺回路を内蔵するＣ
ＰＵのような、複数回路からなるコアマクロを使用した
半導体集積回路とその配線方法に関する。
【０００２】
【従来の技術】図５は従来のコアマクロ入り半導体集積
回路の一例を示す上面図である。図５においてチップ４
１８はコアマクロ４１９を搭載し、信号配線４２０によ
り結線された半導体集積回路である。コアマクロ４１９
はその上を信号配線が通過しないように配線禁止領域と
して登録されている。
回路の一例を示す上面図である。図５においてチップ４
１８はコアマクロ４１９を搭載し、信号配線４２０によ
り結線された半導体集積回路である。コアマクロ４１９
はその上を信号配線が通過しないように配線禁止領域と
して登録されている。
【０００３】次に、この半導体集積回路の配線配置方法
について説明する。
について説明する。
【０００４】チップ４１８をレイアウトする場合には、
まず、コアマクロ４１９を配置する。その後、自動配線
で信号配線４２０を結線する。自動配線において、コア
マクロ４１９は配線禁止領域として登録されているため
に信号配線４２０はコアマクロ４１９を迂回して配線さ
れる。
まず、コアマクロ４１９を配置する。その後、自動配線
で信号配線４２０を結線する。自動配線において、コア
マクロ４１９は配線禁止領域として登録されているため
に信号配線４２０はコアマクロ４１９を迂回して配線さ
れる。
【０００５】上述したような配緑方法ではコアマクロ４
１９の周辺に迂回した信号配線が集中するためにチップ
４１８の面積が増大するという問題点がある。
１９の周辺に迂回した信号配線が集中するためにチップ
４１８の面積が増大するという問題点がある。
【０００６】上記の問題点の改善策として、特開平５−
１０９８９２号公報に開示されるものがあり、以下に、
上記公報に開示される技術について説明する。
１０９８９２号公報に開示されるものがあり、以下に、
上記公報に開示される技術について説明する。
【０００７】図６は、上記公報に開示されるチップ面積
の増大を防ぐための自動配線処理を示すフローチャート
である。
の増大を防ぐための自動配線処理を示すフローチャート
である。
【０００８】まず、フロアプラン５２１、コアマクロ上
通過配線を考慮した概略配線処理５２２を行い、次に、
概略配線処理５２２により求められた経路に基づいて、
各コアマクロ毎にそのコアマクロ上を通過する概略配線
経路の部分経路を抽出する経路指定処理５２３を行う。
続いて、コアマクロ上通過配線処理５２４により、各コ
アマクロ毎に、経路指定処理５２３により抽出された部
分経路に対応する詳細配線をコアマクロ上を通過する配
線を用いて行う。このコアマクロ上通過配線処理５２４
においては、コアマクロ内のレイアウト設計時に用いて
いない配線層を主に使用して行う。この後、すべてのコ
アマクロについてコアマクロ上通過配線処理が終了した
かを確認する確認処理５２５を行い、すべてのコアマク
ロについて処理が終了していなければコアマクロ上通過
配線処理５２４に戻って未処理のコアマクロに対して処
理を行い、すべてのコアマクロについて処理が終了して
いる場合にはチップレベルのチャネル間配線処理５２６
を行い、レイアウト設計を終了する。
通過配線を考慮した概略配線処理５２２を行い、次に、
概略配線処理５２２により求められた経路に基づいて、
各コアマクロ毎にそのコアマクロ上を通過する概略配線
経路の部分経路を抽出する経路指定処理５２３を行う。
続いて、コアマクロ上通過配線処理５２４により、各コ
アマクロ毎に、経路指定処理５２３により抽出された部
分経路に対応する詳細配線をコアマクロ上を通過する配
線を用いて行う。このコアマクロ上通過配線処理５２４
においては、コアマクロ内のレイアウト設計時に用いて
いない配線層を主に使用して行う。この後、すべてのコ
アマクロについてコアマクロ上通過配線処理が終了した
かを確認する確認処理５２５を行い、すべてのコアマク
ロについて処理が終了していなければコアマクロ上通過
配線処理５２４に戻って未処理のコアマクロに対して処
理を行い、すべてのコアマクロについて処理が終了して
いる場合にはチップレベルのチャネル間配線処理５２６
を行い、レイアウト設計を終了する。
【０００９】図７はコアマクロ上通過配線を考慮した概
略配線経路の一例を示す上面図である。図７に示す例に
ついてレイアウトすることを考える。チップ６２６には
３つのコアマクロ６２７、６２８、６２９が配置されて
おり、×で示される実端子についての点線で示される概
略配線経路が経路情報として与えられている。
略配線経路の一例を示す上面図である。図７に示す例に
ついてレイアウトすることを考える。チップ６２６には
３つのコアマクロ６２７、６２８、６２９が配置されて
おり、×で示される実端子についての点線で示される概
略配線経路が経路情報として与えられている。
【００１０】まず、前処理として経路情報から、各コア
マクロを通過させるネットリストを抽出し、ピンペア集
合として表す。このネットリストに対応して図８に示す
ように各コアマクロの外形上に仮設端子７０１を設け
る。
マクロを通過させるネットリストを抽出し、ピンペア集
合として表す。このネットリストに対応して図８に示す
ように各コアマクロの外形上に仮設端子７０１を設け
る。
【００１１】次に、図９に示すように、コアマクロ上通
過用ネットリストおよびコアマクロ上通過ルートを管理
する情報に基づいて、コアマクロ上を配線する。
過用ネットリストおよびコアマクロ上通過ルートを管理
する情報に基づいて、コアマクロ上を配線する。
【００１２】最後に、コアマクロ上通過配線に成功した
各ピンペアに対して、仮設端子８０１を実端子に変換
し、コアマクロ間ネットリストを求める。
各ピンペアに対して、仮設端子８０１を実端子に変換
し、コアマクロ間ネットリストを求める。
【００１３】以上の配緑方法からコアマクロ上を配線領
域として使用する事によりチップ面積を減少させる事が
可能となる。
域として使用する事によりチップ面積を減少させる事が
可能となる。
【００１４】
【発明が解決しようとする課題】上述した従来の手法で
は、チップレイアウト毎にコアマクロ上を通過する配線
本数、配線経路などが異なることから、その通過配線が
隣接もしくは交差する影響によりコアマクロ自体の遅延
ライブラリを作り直す必要が生じ、これにより以下のよ
うな問題点が生じる。
は、チップレイアウト毎にコアマクロ上を通過する配線
本数、配線経路などが異なることから、その通過配線が
隣接もしくは交差する影響によりコアマクロ自体の遅延
ライブラリを作り直す必要が生じ、これにより以下のよ
うな問題点が生じる。
【００１５】第１の問題点は、コアマクロ入りのチップ
をレイアウトする場合、コアマクロ上が配線禁止領域と
なっている場合にはこれを迂回して配線しなければなら
ず、チップ面積が増大する。
をレイアウトする場合、コアマクロ上が配線禁止領域と
なっている場合にはこれを迂回して配線しなければなら
ず、チップ面積が増大する。
【００１６】第２の問題点は、レイアウト時にコアマク
ロ上の空き領域を使用して配線を行った場合、その信号
の電位によりコアマクロ内の信号配線が影響を受けコア
マクロのＡＣ特性が変わってしまうため、レイアウト毎
にコアマクロの遅延ライブラリを変更する必要が生じ
る。
ロ上の空き領域を使用して配線を行った場合、その信号
の電位によりコアマクロ内の信号配線が影響を受けコア
マクロのＡＣ特性が変わってしまうため、レイアウト毎
にコアマクロの遅延ライブラリを変更する必要が生じ
る。
【００１７】本発明は上述したような従来の技術が有す
る問題点に鑑みてなされたものであって、コアマクロ上
の空き配線領域に信号配線領域を確保する事によりチッ
プ面積を減少することを目的とする。
る問題点に鑑みてなされたものであって、コアマクロ上
の空き配線領域に信号配線領域を確保する事によりチッ
プ面積を減少することを目的とする。
【００１８】また、あらかじめコアマクロの遅延ライブ
ラリを作り込むことによりコアマクロのＡＣ特性がチッ
プレイアウト時の信号配線の影響を受けないようにする
ことを目的とする。
ラリを作り込むことによりコアマクロのＡＣ特性がチッ
プレイアウト時の信号配線の影響を受けないようにする
ことを目的とする。
【００１９】
【課題を解決するための手段】本発明の半導体集積回路
の配線配置方法は、コアマクロを含む半導体集積回路の
配線配置を行う半導体集積回路の配線配置方法であっ
て、コアマクロ内部の空き領域を抽出し、該抽出した空
き領域についての信号配線とその遅延ライブラリを作り
込むコアマクロレイアウト処理を有することを特徴とす
る。
の配線配置方法は、コアマクロを含む半導体集積回路の
配線配置を行う半導体集積回路の配線配置方法であっ
て、コアマクロ内部の空き領域を抽出し、該抽出した空
き領域についての信号配線とその遅延ライブラリを作り
込むコアマクロレイアウト処理を有することを特徴とす
る。
【００２０】この場合、コアマクロレイアウト処理にて
抽出された空き領域について作り込まれた信号配線およ
び遅延ライブラリを用いて結線するチップレイアウト処
理を有することとしてもよい。
抽出された空き領域について作り込まれた信号配線およ
び遅延ライブラリを用いて結線するチップレイアウト処
理を有することとしてもよい。
【００２１】本発明の他の形態による半導体集積回路の
配線配置方法は、コアマクロを含む半導体集積回路の配
線配置を行う半導体集積回路の配線配置方法であって、
入力されたネットリストに基づいてコアマクロをレイア
ウトするレイアウト処理と、前記レイアウトされたコア
マクロ上の空き配線領域を抽出する空き配線領域抽出処
理と、前記空き配線領域抽出処理により抽出された空き
配線領域を信号配線領域として使用して配線を作り込む
コアマクロ内固定通過配線処理と、を有することを特徴
とする。
配線配置方法は、コアマクロを含む半導体集積回路の配
線配置を行う半導体集積回路の配線配置方法であって、
入力されたネットリストに基づいてコアマクロをレイア
ウトするレイアウト処理と、前記レイアウトされたコア
マクロ上の空き配線領域を抽出する空き配線領域抽出処
理と、前記空き配線領域抽出処理により抽出された空き
配線領域を信号配線領域として使用して配線を作り込む
コアマクロ内固定通過配線処理と、を有することを特徴
とする。
【００２２】この場合、コアマクロ内固定通過配線処理
により配線が作り込まれたコアマクロに対して遅延特性
を記述した遅延ライブラリを作成する遅延ライブラリ処
理と、作り込まれた配線について通過配線用端子を設け
る通過配線用端子処理と、前記遅延ライブラリ処理で作
成された遅延ライブラリを参照し、前記通過配線用端子
処理にて設けられた通過配線端子を用いてフロアプラン
および自動レイアウトを行い、信号配線を行うチップレ
イアウト処理とを有することとしてもよい。
により配線が作り込まれたコアマクロに対して遅延特性
を記述した遅延ライブラリを作成する遅延ライブラリ処
理と、作り込まれた配線について通過配線用端子を設け
る通過配線用端子処理と、前記遅延ライブラリ処理で作
成された遅延ライブラリを参照し、前記通過配線用端子
処理にて設けられた通過配線端子を用いてフロアプラン
および自動レイアウトを行い、信号配線を行うチップレ
イアウト処理とを有することとしてもよい。
【００２３】本発明の半導体集積回路は、上記のいずれ
かに記載の方法により配線が決定されて作製されてい
る。
かに記載の方法により配線が決定されて作製されてい
る。
【００２４】本発明の記録媒体は上記のいずれかに記載
の方法をコンピュータに実行させるためのプログラムを
記録している。
の方法をコンピュータに実行させるためのプログラムを
記録している。
【００２５】「作用」上記のように構成される本発明の
半導体集積回路装置とその配線配置方法では、あらかじ
めコアマクロ上に信号配線可能な領域を確保しておく手
段と、コアマクロ作成時にその信号配線を含むコアマク
ロの遅延ライブラリを作り込んでおく手段を有する。
半導体集積回路装置とその配線配置方法では、あらかじ
めコアマクロ上に信号配線可能な領域を確保しておく手
段と、コアマクロ作成時にその信号配線を含むコアマク
ロの遅延ライブラリを作り込んでおく手段を有する。
【００２６】コアマクロ設計の際にコアマクロ上の配線
空き領域を探し出し、その領域にメタル配線を作り込み
チップレイアウト時の信号配線領域として使用する。こ
のため、チップレイアウト時にコアマクロを迂回してい
た配線をコアマクロ上に通す事が出来るためチップ面積
の増加を防げる。
空き領域を探し出し、その領域にメタル配線を作り込み
チップレイアウト時の信号配線領域として使用する。こ
のため、チップレイアウト時にコアマクロを迂回してい
た配線をコアマクロ上に通す事が出来るためチップ面積
の増加を防げる。
【００２７】コアマクロ上に通過配線をハード的に作り
込み、その状態でコアマクロの遅延ライブラリを作成し
ている。このため、チップレイアウト毎にコアマクロの
遅延ライブラリを変更する必要がなくなる。
込み、その状態でコアマクロの遅延ライブラリを作成し
ている。このため、チップレイアウト毎にコアマクロの
遅延ライブラリを変更する必要がなくなる。
【００２８】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の一実施形態
の要部構成を示すブロック図である。
て図面を参照して説明する。図１は本発明の一実施形態
の要部構成を示すブロック図である。
【００２９】本実施形態は、記憶装置１１、制御装置１
２、入力装置１３および出力装置１４から構成されるも
ので、入力装置１３は装置利用者からの、チップレイア
ウトを行うためのネットリストを入力し、制御装置１２
へ出力する。記憶装置１１はチップレイアウトを行うた
めのプログラムや、チップレイアウト実行時におけるデ
ータの一時記憶などを行うもので、制御装置１２は入力
装置１３からの入力内容について記憶装置１１に格納さ
れたチップレイアウト用のプログラムに基づいた処理に
よりチップレイアウトを行い、その結果をプリンタや表
示デバイス等の出力装置１４へ出力する。
２、入力装置１３および出力装置１４から構成されるも
ので、入力装置１３は装置利用者からの、チップレイア
ウトを行うためのネットリストを入力し、制御装置１２
へ出力する。記憶装置１１はチップレイアウトを行うた
めのプログラムや、チップレイアウト実行時におけるデ
ータの一時記憶などを行うもので、制御装置１２は入力
装置１３からの入力内容について記憶装置１１に格納さ
れたチップレイアウト用のプログラムに基づいた処理に
よりチップレイアウトを行い、その結果をプリンタや表
示デバイス等の出力装置１４へ出力する。
【００３０】上記の実施形態はごく一般的なコンピュー
タシステムで実現されるものであり、記憶装置１１に記
憶されるプログラムは、着脱可能な記録媒体に格納さ
れ、入力装置１３を介して記憶される形態が一般的であ
り、本発明は記録媒体をも含み、さらに、該プログラム
に基づいて配線配置が決定された半導体装置をも含む。
図２は、本発明で行われる処理、すなわち、記憶装置１
１に格納されるプログラムによる処理手順を示すフロー
チャートである。
タシステムで実現されるものであり、記憶装置１１に記
憶されるプログラムは、着脱可能な記録媒体に格納さ
れ、入力装置１３を介して記憶される形態が一般的であ
り、本発明は記録媒体をも含み、さらに、該プログラム
に基づいて配線配置が決定された半導体装置をも含む。
図２は、本発明で行われる処理、すなわち、記憶装置１
１に格納されるプログラムによる処理手順を示すフロー
チャートである。
【００３１】本実施形態において行われる処理は、コア
マクロレイアウト１と、その後行われるチップレイアウ
ト２から構成されている。
マクロレイアウト１と、その後行われるチップレイアウ
ト２から構成されている。
【００３２】コアマクロレイアウト１では、まず、ネッ
トリストに基づいてコアマクロのレイアウト処理１０１
を行い、終了後、コアマクロ上の空き配線領域を抽出す
る空き配線領域抽出処理１０２を実行する。
トリストに基づいてコアマクロのレイアウト処理１０１
を行い、終了後、コアマクロ上の空き配線領域を抽出す
る空き配線領域抽出処理１０２を実行する。
【００３３】次に、空き配線領域抽出処理１０２により
抽出された空き配線領域を信号配線領域として使用して
チップレイアウトし、配線を作り込むコアマクロ内固定
通過配線処理１０３を行う。
抽出された空き配線領域を信号配線領域として使用して
チップレイアウトし、配線を作り込むコアマクロ内固定
通過配線処理１０３を行う。
【００３４】なお、コアマクロ内固定通過配線処理１０
３においては、配線はＶＤＤ電位またはＧＮＤ電位とす
る。また、レイアウト処理１０１においては、コアマク
ロ上は全面配線禁止とする。
３においては、配線はＶＤＤ電位またはＧＮＤ電位とす
る。また、レイアウト処理１０１においては、コアマク
ロ上は全面配線禁止とする。
【００３５】次に、コアマクロ内固定通過配線処理１０
３により配線が作り込まれたコアマクロに対して遅延特
性を記述した遅延ライブラリを作成する遅延ライブラリ
処理１０５を行い、同時に、作り込まれた配線について
通過配線用端子を設ける通過配線用端子処理１０４を行
う。
３により配線が作り込まれたコアマクロに対して遅延特
性を記述した遅延ライブラリを作成する遅延ライブラリ
処理１０５を行い、同時に、作り込まれた配線について
通過配線用端子を設ける通過配線用端子処理１０４を行
う。
【００３６】続いて行われるチップレイアウト２のとき
には、フロアプラン１０６を行い、その後、自動レイア
ウト１０７により信号配線を行う。この時、通過配線用
端子処理１０５により設けられた通過配線用端子を通し
て、コアマクロ内固定通過配線処理１０３によりコアマ
クロ上に作り込まれたコアマクロ内固定通過配線を利用
して結線する。使われなかったコアマクロ内固定通過配
線はＶＤＤ電位またはＧＮＤ電位とする。
には、フロアプラン１０６を行い、その後、自動レイア
ウト１０７により信号配線を行う。この時、通過配線用
端子処理１０５により設けられた通過配線用端子を通し
て、コアマクロ内固定通過配線処理１０３によりコアマ
クロ上に作り込まれたコアマクロ内固定通過配線を利用
して結線する。使われなかったコアマクロ内固定通過配
線はＶＤＤ電位またはＧＮＤ電位とする。
【００３７】
【実施例】次に、本発明の実施例について図面を用いて
説明する。
説明する。
【００３８】図３は、本発明の実施例のチップモデル図
である。
である。
【００３９】チップ２０８はコアマクロ２０９を搭載し
ている。コアマクロ２０９にはコアマクロ内固定通過配
線２１０がありチップレイアウト時には通過配線用端子
２１１を通して信号配線２１２と結線して使用する事が
可能である。使用されなかったコアマクロ内固定通過配
線はＶＤＤ電位またはＧＮＤ電位とされる（本実施例に
おいてはＧＮＤ電位）。
ている。コアマクロ２０９にはコアマクロ内固定通過配
線２１０がありチップレイアウト時には通過配線用端子
２１１を通して信号配線２１２と結線して使用する事が
可能である。使用されなかったコアマクロ内固定通過配
線はＶＤＤ電位またはＧＮＤ電位とされる（本実施例に
おいてはＧＮＤ電位）。
【００４０】次に、コアマクロ２０９のレイアウトにつ
いて説明する。
いて説明する。
【００４１】図４は、コアマクロ２０９を示している。
このコアマクロをレイアウトするには、まず、コアマク
ロの信号配線２１４を自動レイアウトする。次に、コア
マクロ本来の信号配線２１４が引かれていない空き配線
領域を抽出し、そこにコアマクロ内固定通過配線２１５
を作り込む。そして、コアマクロ内固定通過配線２１５
を利用できるようにコアマクロ外形上に通過配線用端子
２１６を設ける。コアマクロ上は全面配線禁止とし、チ
ップレイアウト時にはコアマクロの端子２１７とコアマ
クロ内固定通過配線２１５の通過配線用端子２１６が認
識できる。また、コアマクロ内固定通過配線２１５を作
り込んだ状態でコアマクロをキャラクタライズし、コア
マクロの遅延ライブラリを作成する。
このコアマクロをレイアウトするには、まず、コアマク
ロの信号配線２１４を自動レイアウトする。次に、コア
マクロ本来の信号配線２１４が引かれていない空き配線
領域を抽出し、そこにコアマクロ内固定通過配線２１５
を作り込む。そして、コアマクロ内固定通過配線２１５
を利用できるようにコアマクロ外形上に通過配線用端子
２１６を設ける。コアマクロ上は全面配線禁止とし、チ
ップレイアウト時にはコアマクロの端子２１７とコアマ
クロ内固定通過配線２１５の通過配線用端子２１６が認
識できる。また、コアマクロ内固定通過配線２１５を作
り込んだ状態でコアマクロをキャラクタライズし、コア
マクロの遅延ライブラリを作成する。
【００４２】次に、チップレイアウトについて図３を参
照して説明する。
照して説明する。
【００４３】チップ２０８をレイアウトするには、まず
コアマクロ２０９を配置する。その後、通常のレイアウ
トと同様に自動配線を行う。この時のチップのネットリ
ストには、コアマクロの通常端子と同様に通過配線用端
子２１１の情報も含まれている。最後に、使用しなかっ
たコアマクロ内固定通過配線２１３をＶＤＤ電位または
ＧＮＤ電位にしてチップレイアウトを終了する。
コアマクロ２０９を配置する。その後、通常のレイアウ
トと同様に自動配線を行う。この時のチップのネットリ
ストには、コアマクロの通常端子と同様に通過配線用端
子２１１の情報も含まれている。最後に、使用しなかっ
たコアマクロ内固定通過配線２１３をＶＤＤ電位または
ＧＮＤ電位にしてチップレイアウトを終了する。
【００４４】以上のようにして、コアマクロ上に通過配
線を通す事が可能であり、また、チップレイアウト毎に
コアマクロの遅延レイアウトを作り直す必要がなくな
る。
線を通す事が可能であり、また、チップレイアウト毎に
コアマクロの遅延レイアウトを作り直す必要がなくな
る。
【００４５】
【発明の効果】コアマクロ設計の際にあらかじめ信号配
線が通過する領域を決定し、その影響を遅延ライブラリ
に作り込んでいるため、チップレイアウト毎にコアマク
ロの遅延ライブラリを作り直す必要がなく、設計時間を
短縮することができる効果がある。
線が通過する領域を決定し、その影響を遅延ライブラリ
に作り込んでいるため、チップレイアウト毎にコアマク
ロの遅延ライブラリを作り直す必要がなく、設計時間を
短縮することができる効果がある。
【００４６】また、コアマクロ上の空き配線領域をその
コアマクロを使用したチップレイアウト時の信号配線領
域として使用できるため、半導体集積回路のチップ面積
の増大を防ぐことができる効果がある。
コアマクロを使用したチップレイアウト時の信号配線領
域として使用できるため、半導体集積回路のチップ面積
の増大を防ぐことができる効果がある。
【図１】本発明の一実施形態の構成を示すブロック図で
ある。
ある。
【図２】本発明の処理を示すフローチャートである。
【図３】本発明の一実施例のチップレイアウトを示す図
である。
である。
【図４】本発明の一実施例のコアマクロレイアウトを示
す図である。
す図である。
【図５】従来技術におけるチップレイアウトを示す図で
ある。
ある。
【図６】従来技術におけるチップレイアウトの処理を示
すフローチャートである。
すフローチャートである。
【図７】コアマクロ上通過配線を考慮した概略配線を示
す図である。
す図である。
【図８】コアマクロ上通過用ネットリストを示す図であ
る。
る。
【図９】コアマクロ上通過配線結果を示す図である。
１ コアマクロレイアウト ２ チップレイアウト １１ 記憶装置 １２ 制御装置 １３ 入力装置 １４ 出力装置 １０１ レイアウト処理 １０２ 空き配線領域抽出処理 １０３ コア内固定通過配線処理 １０４ 通過配線用端子処理 １０５ 遅延ライブラリ処理 １０６ フロアプラン処理 １０７ 自動レイアウト ２０８ チップ ２０９ コアマクロ ２１０ コアマクロ内固定配線 ２１１ 通過配線間端子 ２１２ 信号線 ２１４ 信号配線 ２１５ コアマクロ内固定通過配線 ２１６ 通過配線用端子 ２１７ 端子
Claims (6)
- 【請求項１】 コアマクロを含む半導体集積回路の配線
配置を行う半導体集積回路の配線配置方法であって、 コアマクロ内部の空き領域を抽出し、該抽出した空き領
域についての信号配線とその遅延ライブラリを作り込む
コアマクロレイアウト処理を有することを特徴とする半
導体集積回路の配線配置方法。 - 【請求項２】 請求項１記載の半導体集積回路の配線配
置方法において、 コアマクロレイアウト処理にて抽出された空き領域につ
いて作り込まれた信号配線および遅延ライブラリを用い
て結線するチップレイアウト処理を有することを特徴と
する半導体集積回路の配線配置方法。 - 【請求項３】 コアマクロを含む半導体集積回路の配線
配置を行う半導体集積回路の配線配置方法であって、 入力されたネットリストに基づいてコアマクロをレイア
ウトするレイアウト処理と、 前記レイアウトされたコアマクロ上の空き配線領域を抽
出する空き配線領域抽出処理と、 前記空き配線領域抽出処理により抽出された空き配線領
域を信号配線領域として使用して配線を作り込むコアマ
クロ内固定通過配線処理と、を有することを特徴とする
半導体集積回路の配線配置方法。 - 【請求項４】 請求項３記載の半導体集積回路の配線配
置方法において、 コアマクロ内固定通過配線処理により配線が作り込まれ
たコアマクロに対して遅延特性を記述した遅延ライブラ
リを作成する遅延ライブラリ処理と、 作り込まれた配線について通過配線用端子を設ける通過
配線用端子処理と、 前記遅延ライブラリ処理で作成された遅延ライブラリを
参照し、前記通過配線用端子処理にて設けられた通過配
線端子を用いてフロアプランおよび自動レイアウトを行
い、信号配線を行うチップレイアウト処理とを有するこ
とを特徴とする半導体集積回路の配線配置方法。 - 【請求項５】 請求項１乃至請求項４のいずれかに記載
の方法により配線が決定されて作製された半導体集積回
路。 - 【請求項６】 請求項１乃至請求項４のいずれかに記載
の方法をコンピュータに実行させるためのプログラムを
記録した記録媒体。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9228462A JPH1167923A (ja) | 1997-08-25 | 1997-08-25 | 半導体集積回路とその配線配置方法、および該方法を記録した記録媒体 |
| KR1019980034225A KR100275980B1 (ko) | 1997-08-25 | 1998-08-24 | 반도체 집적 회로, 그 배선 설계 방법, 및 그 방법을 기록하는기록 매체 |
| US09/139,738 US6226775B1 (en) | 1997-08-25 | 1998-08-25 | Semiconductor integrated circuit designing method of an interconnection thereof and recording medium in which the method is recorded for empty area |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9228462A JPH1167923A (ja) | 1997-08-25 | 1997-08-25 | 半導体集積回路とその配線配置方法、および該方法を記録した記録媒体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1167923A true JPH1167923A (ja) | 1999-03-09 |
Family
ID=16876870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9228462A Pending JPH1167923A (ja) | 1997-08-25 | 1997-08-25 | 半導体集積回路とその配線配置方法、および該方法を記録した記録媒体 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6226775B1 (ja) |
| JP (1) | JPH1167923A (ja) |
| KR (1) | KR100275980B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0569354A4 (en) * | 1989-02-08 | 1996-02-28 | Strategic Energy Ltd | Battery with strength indicator |
| US7096436B2 (en) | 2000-03-15 | 2006-08-22 | International Business Machines Corporation | Macro design techniques to accommodate chip level wiring and circuit placement across the macro |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6446248B1 (en) * | 2000-01-28 | 2002-09-03 | Lsi Logic Corporation | Spare cells placement methodology |
| JP2009015491A (ja) * | 2007-07-03 | 2009-01-22 | Nec Electronics Corp | 半導体集積回路のレイアウト設計方法 |
| US8276105B2 (en) * | 2009-09-18 | 2012-09-25 | International Business Machines Corporation | Automatic positioning of gate array circuits in an integrated circuit design |
| US10192813B2 (en) | 2012-11-14 | 2019-01-29 | Qualcomm Incorporated | Hard macro having blockage sites, integrated circuit including same and method of routing through a hard macro |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3098762B2 (ja) | 1990-06-28 | 2000-10-16 | シャープ株式会社 | 半導体集積回路装置 |
| JPH05109892A (ja) | 1991-10-17 | 1993-04-30 | Nec Corp | 集積回路の配線設計方法 |
| JPH081948B2 (ja) | 1993-02-12 | 1996-01-10 | 日本電気株式会社 | 半導体集積回路の製造方法 |
| JPH06326190A (ja) | 1993-05-17 | 1994-11-25 | Nec Ic Microcomput Syst Ltd | Ｌｓｉ設計に於けるビルディング・ブロック方式の自動 配線方法 |
| JPH0737987A (ja) | 1993-07-19 | 1995-02-07 | Hitachi Ltd | 半導体集積回路配線方法 |
| US6002857A (en) * | 1996-11-14 | 1999-12-14 | Avant! Corporation | Symbolic constraint-based system for preroute reconstruction following floorplan incrementing |
-
1997
- 1997-08-25 JP JP9228462A patent/JPH1167923A/ja active Pending
-
1998
- 1998-08-24 KR KR1019980034225A patent/KR100275980B1/ko not_active IP Right Cessation
- 1998-08-25 US US09/139,738 patent/US6226775B1/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0569354A4 (en) * | 1989-02-08 | 1996-02-28 | Strategic Energy Ltd | Battery with strength indicator |
| US7096436B2 (en) | 2000-03-15 | 2006-08-22 | International Business Machines Corporation | Macro design techniques to accommodate chip level wiring and circuit placement across the macro |
Also Published As
| Publication number | Publication date |
|---|---|
| US6226775B1 (en) | 2001-05-01 |
| KR100275980B1 (ko) | 2001-02-01 |
| KR19990023819A (ko) | 1999-03-25 |
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