JPH1153173A - 擬似乱数発生方法及び装置 - Google Patents
擬似乱数発生方法及び装置Info
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- JPH1153173A JPH1153173A JP9224416A JP22441697A JPH1153173A JP H1153173 A JPH1153173 A JP H1153173A JP 9224416 A JP9224416 A JP 9224416A JP 22441697 A JP22441697 A JP 22441697A JP H1153173 A JPH1153173 A JP H1153173A
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- G06F7/586—Pseudo-random number generators using an integer algorithm, e.g. using linear congruential method
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
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- H04L9/065—Encryption by serially and continuously modifying data stream elements, e.g. stream cipher systems, RC4, SEAL or A5/3
- H04L9/0656—Pseudorandom key sequence combined element-for-element with data sequence, e.g. one-time-pad [OTP] or Vernam's cipher
- H04L9/0662—Pseudorandom key sequence combined element-for-element with data sequence, e.g. one-time-pad [OTP] or Vernam's cipher with particular pseudorandom sequence generator
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】 第三者によって内部状態が推定され難い擬似
乱数を高速で発生する装置を小規模な回路で実現する。 【解決手段】 メモリ１０３には、予めＴ個の素数Ｐ
（０），Ｐ（１）…Ｐ（Ｔ）が書き込まれており、Ｔ進
カウンタ１０１の出力がｊであれば、Ｐ（ｊ）を出力し
て、該出力を拡大アフィン変換回路１０４に供給する。
拡大アフィン変換回路１０４は、メモリ１０３から供給
されるＰ（ｊ）に依存して、レジスタ１０２に保持され
ているｎビットに拡大アフィン変換ＥA,B,P(j)を施し、
変換結果を縮小関数回路１０５に出力するとともに、該
変換結果によってレジスタ１０２を更新する。縮小関数
回路１０５は、拡大アフィン変換回路１０４の出力に縮
小関数を施して、縮小関数の変換結果であるｓビット
（ｓ＜ｎ）を擬似乱数として出力端子１０９から出力す
る。
乱数を高速で発生する装置を小規模な回路で実現する。 【解決手段】 メモリ１０３には、予めＴ個の素数Ｐ
（０），Ｐ（１）…Ｐ（Ｔ）が書き込まれており、Ｔ進
カウンタ１０１の出力がｊであれば、Ｐ（ｊ）を出力し
て、該出力を拡大アフィン変換回路１０４に供給する。
拡大アフィン変換回路１０４は、メモリ１０３から供給
されるＰ（ｊ）に依存して、レジスタ１０２に保持され
ているｎビットに拡大アフィン変換ＥA,B,P(j)を施し、
変換結果を縮小関数回路１０５に出力するとともに、該
変換結果によってレジスタ１０２を更新する。縮小関数
回路１０５は、拡大アフィン変換回路１０４の出力に縮
小関数を施して、縮小関数の変換結果であるｓビット
（ｓ＜ｎ）を擬似乱数として出力端子１０９から出力す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、通信装置や情報処
理装置において採用され、許可されていない者が通信デ
ータや記録媒体の内容を読み取ることを困難にするため
に、送信データ系列に擬似乱数を排他的論理和で足し込
むストリーム暗号において、擬似乱数を生成するのに好
適な擬似乱数発生方法及び装置に関する。
理装置において採用され、許可されていない者が通信デ
ータや記録媒体の内容を読み取ることを困難にするため
に、送信データ系列に擬似乱数を排他的論理和で足し込
むストリーム暗号において、擬似乱数を生成するのに好
適な擬似乱数発生方法及び装置に関する。
【０００２】
【従来の技術】擬似乱数発生方法として、良く知られ広
く使われているものに合同法がある。合同法とは、Ｘ
（ｊ）＝｛ＡＸ（ｊ−１）＋Ｂ｝（ｍｏｄＰ）という操
作によって、擬似乱数系列Ｘ（１），Ｘ（２），…，を
生成するものである。なお、このような擬似乱数発生方
法は、「混合乗算合同法」と呼ばれることもあるが、以
下では単に合同法と呼ぶ。
く使われているものに合同法がある。合同法とは、Ｘ
（ｊ）＝｛ＡＸ（ｊ−１）＋Ｂ｝（ｍｏｄＰ）という操
作によって、擬似乱数系列Ｘ（１），Ｘ（２），…，を
生成するものである。なお、このような擬似乱数発生方
法は、「混合乗算合同法」と呼ばれることもあるが、以
下では単に合同法と呼ぶ。
【０００３】従来の合同法では、Ｐは、計算機の語長な
どに合わせて固定され、擬似乱数によって異なる値が選
ばれることはなかった。例えば、語長が３２ビットの計
算機では、Ｐ＝２32という具合に選ばれていた。合同法
については、例えば、加藤正隆著「基礎暗号学」サイエ
ンス社などに解説がある。また、合同法の改良方法とし
て、外部から供給される信号に依存して、Ａ，Ｂの値を
変化させるものも知られている（例えば、特開平８−１
２９４８０号公報参照）。
どに合わせて固定され、擬似乱数によって異なる値が選
ばれることはなかった。例えば、語長が３２ビットの計
算機では、Ｐ＝２32という具合に選ばれていた。合同法
については、例えば、加藤正隆著「基礎暗号学」サイエ
ンス社などに解説がある。また、合同法の改良方法とし
て、外部から供給される信号に依存して、Ａ，Ｂの値を
変化させるものも知られている（例えば、特開平８−１
２９４８０号公報参照）。
【０００４】
【発明が解決しようとする課題】合同法においては、擬
似乱数の間に線形な関係式が成り立っているので、たと
えＡ，Ｂの値を秘密にしておいても、観測された擬似乱
数系列に基づいて連立１次方程式をたて、その方程式を
解くことにより初期値Ｘ（０）を求めることができる。
また、Ａ，Ｂを変えつつ擬似乱数を発生しても暗号学的
な安全性が確保できないという問題があった。
似乱数の間に線形な関係式が成り立っているので、たと
えＡ，Ｂの値を秘密にしておいても、観測された擬似乱
数系列に基づいて連立１次方程式をたて、その方程式を
解くことにより初期値Ｘ（０）を求めることができる。
また、Ａ，Ｂを変えつつ擬似乱数を発生しても暗号学的
な安全性が確保できないという問題があった。
【０００５】すなわち、従来の合同式において、Ａ，Ｂ
の値を周期的に変更して、Ａ（ｋ），Ｂ（ｋ），ｋ＝
１，２，…，Ｔ，というＴ組の定数を用意しておき、Ｘ
（ｊ）＝｛Ａ（ｊ ｍｏｄＴ）Ｘ（ｊ−１）＋Ｂ（ｊ
ｍｏｄＴ）｝ｍｏｄＰ（ｊ ｍｏｄＴ）という具合に擬
似乱数を生成しても、そのようにして生成された擬似乱
数系列を周期Ｔでサンプリングして得られる系列Ｘ（Ｔ
ｊ），ｊ＝１，２，…，は、あるＡ，Ｂの値を持つ合同
法によって発生された擬似乱数に他ならないからであ
る。（なお、「暗号学的に安全」とは、擬似乱数系列を
観測しても、擬似乱数発生器の初期値Ｘ（０）を求める
ことが困難であることを意味している。）また、ストリ
ーム暗号用の擬似乱数発生器として合同法を利用する場
合には、互いに遠隔地に存在する送信装置と受信装置と
で、それぞれ等しい擬似乱数を生成しなければならない
ので、外部から供給される信号に依存して、Ａ，Ｂの値
を無作為に変更することができなかった。このため、ス
トリーム暗号用の擬似乱数を合同法で発生すると、擬似
乱数を高速に生成することができるが、通信の秘密が守
れないという問題がある。
の値を周期的に変更して、Ａ（ｋ），Ｂ（ｋ），ｋ＝
１，２，…，Ｔ，というＴ組の定数を用意しておき、Ｘ
（ｊ）＝｛Ａ（ｊ ｍｏｄＴ）Ｘ（ｊ−１）＋Ｂ（ｊ
ｍｏｄＴ）｝ｍｏｄＰ（ｊ ｍｏｄＴ）という具合に擬
似乱数を生成しても、そのようにして生成された擬似乱
数系列を周期Ｔでサンプリングして得られる系列Ｘ（Ｔ
ｊ），ｊ＝１，２，…，は、あるＡ，Ｂの値を持つ合同
法によって発生された擬似乱数に他ならないからであ
る。（なお、「暗号学的に安全」とは、擬似乱数系列を
観測しても、擬似乱数発生器の初期値Ｘ（０）を求める
ことが困難であることを意味している。）また、ストリ
ーム暗号用の擬似乱数発生器として合同法を利用する場
合には、互いに遠隔地に存在する送信装置と受信装置と
で、それぞれ等しい擬似乱数を生成しなければならない
ので、外部から供給される信号に依存して、Ａ，Ｂの値
を無作為に変更することができなかった。このため、ス
トリーム暗号用の擬似乱数を合同法で発生すると、擬似
乱数を高速に生成することができるが、通信の秘密が守
れないという問題がある。
【０００６】本発明は、以上の問題点に鑑み、高速で安
全なストリーム暗号用の擬似乱数発生方法及び装置、並
びにこの擬似乱数をコンピュータを用いて発生させるた
めのプログラムを記録した記録媒体を提供することを目
的とするものである。
全なストリーム暗号用の擬似乱数発生方法及び装置、並
びにこの擬似乱数をコンピュータを用いて発生させるた
めのプログラムを記録した記録媒体を提供することを目
的とするものである。
【０００７】
【課題を解決するための手段】本発明の擬似乱数発生装
置は、少なくとも、クロック信号が入力される毎に、保
持されている値を１だけ増加して保持されている値を出
力するＴ進カウンタと、予めＴ個の素数Ｐ（０），Ｐ
（１），…Ｐ（Ｔ−１）が記憶されておりカウンタの出
力ｊに対してＰ（ｊ）を出力するメモリと、クロック信
号が入力される毎に、後述の拡大アフィン変換回路のｎ
ビット出力を保持し、保持されているｎビットをこの拡
大アフィン変換回路に出力するレジスタと、前記のメモ
リから供給されるＰ（ｊ）に依存してレジスタの出力に
対して拡大アフィン変換ＥA,B,P(j)を施して変換結果を
出力する拡大アフィン変換回路と、この拡大アフィン変
換回路の出力に対して予め決められた縮小関数を施して
縮小関数の変換結果を出力する縮小関数回路とから構成
され、クロック信号が入力される毎に縮小関数回路の出
力を擬似乱数として出力するものである。
置は、少なくとも、クロック信号が入力される毎に、保
持されている値を１だけ増加して保持されている値を出
力するＴ進カウンタと、予めＴ個の素数Ｐ（０），Ｐ
（１），…Ｐ（Ｔ−１）が記憶されておりカウンタの出
力ｊに対してＰ（ｊ）を出力するメモリと、クロック信
号が入力される毎に、後述の拡大アフィン変換回路のｎ
ビット出力を保持し、保持されているｎビットをこの拡
大アフィン変換回路に出力するレジスタと、前記のメモ
リから供給されるＰ（ｊ）に依存してレジスタの出力に
対して拡大アフィン変換ＥA,B,P(j)を施して変換結果を
出力する拡大アフィン変換回路と、この拡大アフィン変
換回路の出力に対して予め決められた縮小関数を施して
縮小関数の変換結果を出力する縮小関数回路とから構成
され、クロック信号が入力される毎に縮小関数回路の出
力を擬似乱数として出力するものである。
【０００８】また、前記の拡大アフィン変換回路の出力
の下位ｎ／２ビットに対して予め決められた１対１変換
を施す１対１関数回路と、この１対１関数回路の出力と
前記拡大アフィン変換回路の出力の上位ｎ／２ビットの
ビット毎の排他的論理和を計算する排他的論理和回路を
具備し、前記拡大アフィン変換回路の出力の下位ｎ／２
ビットと前記排他的論理和回路の出力ｎ／２ビットの計
ｎビットを前記レジスタと前記縮小関数回路に供給する
ように構成すれば、擬似乱数の一様性が更に高まる。
の下位ｎ／２ビットに対して予め決められた１対１変換
を施す１対１関数回路と、この１対１関数回路の出力と
前記拡大アフィン変換回路の出力の上位ｎ／２ビットの
ビット毎の排他的論理和を計算する排他的論理和回路を
具備し、前記拡大アフィン変換回路の出力の下位ｎ／２
ビットと前記排他的論理和回路の出力ｎ／２ビットの計
ｎビットを前記レジスタと前記縮小関数回路に供給する
ように構成すれば、擬似乱数の一様性が更に高まる。
【０００９】本発明は、基本的には、従来の合同法にお
いて、Ｐを変えつつ擬似乱数を発生す方法を採用してい
る。後で述べるように、Ｐを変えつつ擬似乱数を発生す
ると、暗号学的な安全性を確保することができる。
いて、Ｐを変えつつ擬似乱数を発生す方法を採用してい
る。後で述べるように、Ｐを変えつつ擬似乱数を発生す
ると、暗号学的な安全性を確保することができる。
【００１０】但し、従来の合同法では、擬似乱数が０以
上Ｐ未満の値をとるので、Ｐを前記２32以外の値にする
と、区間｛０，１，…２32−１｝上で一様に分布する擬
似乱数を生成することができなくなる。一様に分布して
いない擬似乱数は、暗号学的に安全でないだけでなく、
遊戯機器などの乱数としても不適当である。従来の合同
法においてＰが固定されているのは、そのような理由に
依るものである。
上Ｐ未満の値をとるので、Ｐを前記２32以外の値にする
と、区間｛０，１，…２32−１｝上で一様に分布する擬
似乱数を生成することができなくなる。一様に分布して
いない擬似乱数は、暗号学的に安全でないだけでなく、
遊戯機器などの乱数としても不適当である。従来の合同
法においてＰが固定されているのは、そのような理由に
依るものである。
【００１１】そこで、本発明では、合同法におけるアフ
ィン変換ＡＸ＋Ｂ（ｍｏｄＰ）に代えて、拡大アフィン
変換を用いることにより、一様に分布した擬似乱数を生
成するようにしている。なお、拡大アフィン変換とは、
次式によって定義される変換ＥA,B,Pである。
ィン変換ＡＸ＋Ｂ（ｍｏｄＰ）に代えて、拡大アフィン
変換を用いることにより、一様に分布した擬似乱数を生
成するようにしている。なお、拡大アフィン変換とは、
次式によって定義される変換ＥA,B,Pである。
【００１２】
【数１】 ここで、＾はビットごとの排他的論理和を意味し、ｎは
Ｐのビット長である。そして、本発明では、予めＡ，
Ｂ，Ｔと素数Ｐ（０），Ｐ（１）…Ｐ（Ｔ−１）とＸ
（０）を選んでおき、 Ｘ（ｊ）＝ＥA,B,P(j-1)（Ｘ（ｊ−１）），ｊ＝１，
２，… という操作によって擬似乱数系列Ｘ（１），Ｘ（２），
…を生成する。このようにすれば、素数Ｐ（０），Ｐ
（１），…Ｐ（Ｔ−１）としてどのようなｎビット素数
を選んでも、擬似乱数Ｘ（ｊ）の値域は｛Ｏ，１，…，
２n−１｝となる。
Ｐのビット長である。そして、本発明では、予めＡ，
Ｂ，Ｔと素数Ｐ（０），Ｐ（１）…Ｐ（Ｔ−１）とＸ
（０）を選んでおき、 Ｘ（ｊ）＝ＥA,B,P(j-1)（Ｘ（ｊ−１）），ｊ＝１，
２，… という操作によって擬似乱数系列Ｘ（１），Ｘ（２），
…を生成する。このようにすれば、素数Ｐ（０），Ｐ
（１），…Ｐ（Ｔ−１）としてどのようなｎビット素数
を選んでも、擬似乱数Ｘ（ｊ）の値域は｛Ｏ，１，…，
２n−１｝となる。
【００１３】拡大アフィン変換は、特開平８−６５４９
０号公報や島田 著「多重剰余暗号」（１９９６年電子
情報通信学会総合大会）に記載されているように、多重
剰余暗号と呼ばれるブロック暗号の暗号関数を構成する
ために用いられている。拡大アフィン変換によって擬似
乱数を生成すると、Ｘ（Ｔ）は、Ｘ（０）に暗号鍵Ｐ
（０），Ｐ（１），…，Ｐ（Ｔ−１）を用いてＴ次の多
重剰余暗号を施すことと等価になるので、擬似乱数系列
を周期Ｔでサンプリングして得られる擬似乱数系列Ｘ
（Ｔｊ），ｊ＝１，２，…については、暗号学的な安全
性が確保される。
０号公報や島田 著「多重剰余暗号」（１９９６年電子
情報通信学会総合大会）に記載されているように、多重
剰余暗号と呼ばれるブロック暗号の暗号関数を構成する
ために用いられている。拡大アフィン変換によって擬似
乱数を生成すると、Ｘ（Ｔ）は、Ｘ（０）に暗号鍵Ｐ
（０），Ｐ（１），…，Ｐ（Ｔ−１）を用いてＴ次の多
重剰余暗号を施すことと等価になるので、擬似乱数系列
を周期Ｔでサンプリングして得られる擬似乱数系列Ｘ
（Ｔｊ），ｊ＝１，２，…については、暗号学的な安全
性が確保される。
【００１４】ただし、以上のようにして擬似乱数を発生
させた場合、周期Ｔでサンプリングして得られる擬似乱
数系列Ｘ（Ｔｊ），ｊ＝１，２，…，については、暗号
学的な安全性が確保されるものの、元の擬似乱数系列Ｘ
（ｊ），ｊ＝１，２，…，については、観測された擬似
乱数系列Ｘ（ｊ），ｊ＝１，２，…，にもとづいて連立
１次方程式をたて、その方程式を解くことにより、初期
値Ｘ（０）の値を求めることが可能となるので、依然と
して、暗号学的な安全性は保証されない。
させた場合、周期Ｔでサンプリングして得られる擬似乱
数系列Ｘ（Ｔｊ），ｊ＝１，２，…，については、暗号
学的な安全性が確保されるものの、元の擬似乱数系列Ｘ
（ｊ），ｊ＝１，２，…，については、観測された擬似
乱数系列Ｘ（ｊ），ｊ＝１，２，…，にもとづいて連立
１次方程式をたて、その方程式を解くことにより、初期
値Ｘ（０）の値を求めることが可能となるので、依然と
して、暗号学的な安全性は保証されない。
【００１５】そこで、本発明では、Ｘ（ｊ）の値を全て
出力するのではなく、Ｘ（ｊ）の一部だけを出力するよ
うにする。すなわち、例えば、Ｘ（ｊ）が６４ビットな
らば、Ｘ（ｊ）の８ビットだけを出力する。擬似乱数系
列を周期Ｔでサンプリングして得られる擬似乱数系列Ｘ
（Ｔｊ），ｊ＝１，２，…，については、暗号学的な安
全性が確保されるから、Ｘ（Ｔｊ），ｊ＝１，２，…，
は未知変数と見なせる。従って、Ｘ（ｊ）の一部だけを
出力して、得られる変数の情報量を未知数の情報量より
も少なくしてやれば、不定な連立線形方程式しか得られ
ないから、初期値Ｘ（０）が求められることはない。
出力するのではなく、Ｘ（ｊ）の一部だけを出力するよ
うにする。すなわち、例えば、Ｘ（ｊ）が６４ビットな
らば、Ｘ（ｊ）の８ビットだけを出力する。擬似乱数系
列を周期Ｔでサンプリングして得られる擬似乱数系列Ｘ
（Ｔｊ），ｊ＝１，２，…，については、暗号学的な安
全性が確保されるから、Ｘ（Ｔｊ），ｊ＝１，２，…，
は未知変数と見なせる。従って、Ｘ（ｊ）の一部だけを
出力して、得られる変数の情報量を未知数の情報量より
も少なくしてやれば、不定な連立線形方程式しか得られ
ないから、初期値Ｘ（０）が求められることはない。
【００１６】一般には、Ｘ（ｊ）の長さがｎビットであ
れば、ｎ／Ｔビット程度を出力することで、Ｔ次の多重
剰余暗号と同程度の安全性が確保できると考えられる。
ただし、要求される安全性がそれほど高くない場合に
は、出力するビットを増やしても構わない。
れば、ｎ／Ｔビット程度を出力することで、Ｔ次の多重
剰余暗号と同程度の安全性が確保できると考えられる。
ただし、要求される安全性がそれほど高くない場合に
は、出力するビットを増やしても構わない。
【００１７】なお、合同法においては、変換パラメータ
を適切に選んでおけば、擬似乱数の周期がどの程度にな
るか理論的に評価できるが、本発明における擬似乱数の
周期を理論的に予測することは難しい（今のところ周期
の評価方法が確立されていない）。
を適切に選んでおけば、擬似乱数の周期がどの程度にな
るか理論的に評価できるが、本発明における擬似乱数の
周期を理論的に予測することは難しい（今のところ周期
の評価方法が確立されていない）。
【００１８】しかしながら、本発明においては、擬似乱
数系列を周期Ｔでサンプリングして得られる系列Ｘ（Ｔ
ｊ），ｊ＝１，２，…，は、Ｘ（０）に多重剰余暗号化
を繰り返し施して得られる系列であり、多重剰余暗号は
ランダム性が十分に大きな暗号関数であることが知られ
ているので、本発明によって得られる擬似乱数は、平均
すると、十分に大きな周期を持つ。
数系列を周期Ｔでサンプリングして得られる系列Ｘ（Ｔ
ｊ），ｊ＝１，２，…，は、Ｘ（０）に多重剰余暗号化
を繰り返し施して得られる系列であり、多重剰余暗号は
ランダム性が十分に大きな暗号関数であることが知られ
ているので、本発明によって得られる擬似乱数は、平均
すると、十分に大きな周期を持つ。
【００１９】
【発明の実施の形態】図１は、本発明の第１の実施の形
態を示す機能ブロック図である。図１において、カウン
タ１０１は、Ｔ進カウンタで、入力端子１０７から供給
される制御信号Ｌが０の時に入力端子１０６からクロッ
ク信号が入力されると保持している値を０に初期化し、
入力端子１０７から供給される制御信号Ｌが１の時に入
力端子１０６からクロック信号が入力されると保持して
いる値を１だけ増やす。なお、カウンタ１０１はＴ進カ
ウンタであるから、保持している値がＴ−１の時に保持
している値を１だけ増やすと、保持している値は０にな
る。
態を示す機能ブロック図である。図１において、カウン
タ１０１は、Ｔ進カウンタで、入力端子１０７から供給
される制御信号Ｌが０の時に入力端子１０６からクロッ
ク信号が入力されると保持している値を０に初期化し、
入力端子１０７から供給される制御信号Ｌが１の時に入
力端子１０６からクロック信号が入力されると保持して
いる値を１だけ増やす。なお、カウンタ１０１はＴ進カ
ウンタであるから、保持している値がＴ−１の時に保持
している値を１だけ増やすと、保持している値は０にな
る。
【００２０】レジスタ１０２は、ｎビットのレジスタ
で、入力端子１０７から供給される制御信号Ｌが０の時
に入力端子１０６からクロック信号が入力されると、入
力端子１０８から供給されるｎビットＰＩを保持し、入
力端子１０７から供給される制御信号Ｌが１の時に入力
端子１０６からクロック信号が入力されると、拡大アフ
ィン変換回路１０４の出力を保持する。なお、レジスタ
１０２に保持されているｎビットは拡大アフィン変換回
路１０４に供給される。
で、入力端子１０７から供給される制御信号Ｌが０の時
に入力端子１０６からクロック信号が入力されると、入
力端子１０８から供給されるｎビットＰＩを保持し、入
力端子１０７から供給される制御信号Ｌが１の時に入力
端子１０６からクロック信号が入力されると、拡大アフ
ィン変換回路１０４の出力を保持する。なお、レジスタ
１０２に保持されているｎビットは拡大アフィン変換回
路１０４に供給される。
【００２１】メモリ１０３には、予め素数Ｐ（０），Ｐ
（１）…Ｐ（Ｔ）が書き込まれており、カウンタ１０１
の出力がｊであれば、Ｐ（ｊ）を出力して、該出力を拡
大アフィン変換回路１０４に供給する。
（１）…Ｐ（Ｔ）が書き込まれており、カウンタ１０１
の出力がｊであれば、Ｐ（ｊ）を出力して、該出力を拡
大アフィン変換回路１０４に供給する。
【００２２】拡大アフィン変換回路１０４は、メモリ１
０３から供給されるＰ（ｊ）に依存して、レジスタ１０
２に保持されているｎビットに拡大アフィン変換Ｅ
A,B,P(j)を施して、変換結果を出力する。なお、拡大ア
フィン変換における変換パラメータＡ，Ｂは予め固定さ
れているものとする。
０３から供給されるＰ（ｊ）に依存して、レジスタ１０
２に保持されているｎビットに拡大アフィン変換Ｅ
A,B,P(j)を施して、変換結果を出力する。なお、拡大ア
フィン変換における変換パラメータＡ，Ｂは予め固定さ
れているものとする。
【００２３】縮小関数回路１０５は、拡大アフィン変換
回路１０４の出力に縮小関数を施して、縮小関数の変換
結果であるｓビットを擬似乱数として出力端子１０９か
ら出力する。なお、ｓは予め決められた値で、ｓ＜ｎで
ある。ただし、擬似乱数の暗号理論的な安全性が保証さ
れなくても構わない場合には、ｓ＝ｎとすることもでき
る。
回路１０４の出力に縮小関数を施して、縮小関数の変換
結果であるｓビットを擬似乱数として出力端子１０９か
ら出力する。なお、ｓは予め決められた値で、ｓ＜ｎで
ある。ただし、擬似乱数の暗号理論的な安全性が保証さ
れなくても構わない場合には、ｓ＝ｎとすることもでき
る。
【００２４】縮小関数回路１０５としては、ｎビット入
力ｓビット出力の任意の縮小関数が利用できるが、ｎビ
ットのうち予め決められたｓビットだけを出力するもの
を利用すれば、回路規模を小さくすることができる。
力ｓビット出力の任意の縮小関数が利用できるが、ｎビ
ットのうち予め決められたｓビットだけを出力するもの
を利用すれば、回路規模を小さくすることができる。
【００２５】図２は、本発明の第２の実施の形態を示す
機能ブロック図である。図２において、図１と同じ番号
が付されている機能ブロックは、図１の機能ブロックと
等価なものである。第２の実施の形態においては、拡大
アフィン変換回路１０４の出力を、直ちにレジスタ１０
２と縮小関数回路１０５に供給しないで、拡大アフィン
変換回路１０４の出力を、排他的論理和回路２０１及び
１対１関数回路２０２を用いて変換してレジスタ１０２
と縮小関数回路１０５に供給するようにしている。
機能ブロック図である。図２において、図１と同じ番号
が付されている機能ブロックは、図１の機能ブロックと
等価なものである。第２の実施の形態においては、拡大
アフィン変換回路１０４の出力を、直ちにレジスタ１０
２と縮小関数回路１０５に供給しないで、拡大アフィン
変換回路１０４の出力を、排他的論理和回路２０１及び
１対１関数回路２０２を用いて変換してレジスタ１０２
と縮小関数回路１０５に供給するようにしている。
【００２６】すなわち、１対１関数回路２０２は、拡大
アフィン変換回路１０４の出力の下位ｎ／２ビットに予
め決められた１対１の関数を施して、関数の変換結果ｎ
／２ビットを出力する。排他的論理和回路２０１は、１
対１関数回路２０２の出力と拡大アフィン変換回路１０
４の出力の上位ｎ／２ビットとの排他的論理和を計算し
て、計算結果を出力する。そして、拡大アフィン変換回
路１０４の出力に代えて、排他的論理和回路２０１の出
力ｎ／２ビットと、拡大アフィン変換回路１０４の出力
の下位ｎ／２ビットの合計ｎビットが、レジスタ１０２
と縮小関数回路１０５に供給される。このようにすれ
ば、撹拌性能が高まるので、擬似乱数の一様性が一層高
まる。
アフィン変換回路１０４の出力の下位ｎ／２ビットに予
め決められた１対１の関数を施して、関数の変換結果ｎ
／２ビットを出力する。排他的論理和回路２０１は、１
対１関数回路２０２の出力と拡大アフィン変換回路１０
４の出力の上位ｎ／２ビットとの排他的論理和を計算し
て、計算結果を出力する。そして、拡大アフィン変換回
路１０４の出力に代えて、排他的論理和回路２０１の出
力ｎ／２ビットと、拡大アフィン変換回路１０４の出力
の下位ｎ／２ビットの合計ｎビットが、レジスタ１０２
と縮小関数回路１０５に供給される。このようにすれ
ば、撹拌性能が高まるので、擬似乱数の一様性が一層高
まる。
【００２７】１対１関数回路２０２としては、任意の１
対１関数を利用することができるが、ｎ／２ビット入力
をそのまま出力するものを利用すれば、回路規模を小さ
くすることができる。
対１関数を利用することができるが、ｎ／２ビット入力
をそのまま出力するものを利用すれば、回路規模を小さ
くすることができる。
【００２８】図３は、図１及び図２において用いられて
いる拡大アフィン変換回路１０４の基本構成を示す機能
ブロック図である。図３において、入力端子３０５には
メモり１０３から素数Ｐ（ｊ）が供給され、入力端子３
０６にはレジスタ１０２からｎビット整数Ｍが供給され
ている。
いる拡大アフィン変換回路１０４の基本構成を示す機能
ブロック図である。図３において、入力端子３０５には
メモり１０３から素数Ｐ（ｊ）が供給され、入力端子３
０６にはレジスタ１０２からｎビット整数Ｍが供給され
ている。
【００２９】アフィン変換回路３０１1は、素数Ｐ
（ｊ）にもとづいて、整数Ｍに対してアフィン変換ＡＭ
＋Ｂ（ｍｏｄＰ（ｊ））を施し、変換結果を出力する。
なお、ここでＡ，Ｂは予め決められた定数である。比較
器３０２1は、素数Ｐ（ｊ）と整数Ｍとの大小関係を比
較して、比較結果をセレクタ３０３1に供給する。
（ｊ）にもとづいて、整数Ｍに対してアフィン変換ＡＭ
＋Ｂ（ｍｏｄＰ（ｊ））を施し、変換結果を出力する。
なお、ここでＡ，Ｂは予め決められた定数である。比較
器３０２1は、素数Ｐ（ｊ）と整数Ｍとの大小関係を比
較して、比較結果をセレクタ３０３1に供給する。
【００３０】セレクタ３０３1は、Ｍ≧Ｐ（ｊ）ならば
Ｍを選択して出力し、Ｍ＜Ｐならばアフィン変換回路３
０１1の出力を選択して出力する。否定回路３０４は、
セレクタ３０３1の出力するｎビットの最上位ビットを
反転する。なお、以下では否定回路３０４によって最上
位ビットを反転して得られたｎビット整数をＸと表記す
る。
Ｍを選択して出力し、Ｍ＜Ｐならばアフィン変換回路３
０１1の出力を選択して出力する。否定回路３０４は、
セレクタ３０３1の出力するｎビットの最上位ビットを
反転する。なお、以下では否定回路３０４によって最上
位ビットを反転して得られたｎビット整数をＸと表記す
る。
【００３１】アフィン変換回路３０１2は、素数Ｐ
（ｊ）にもとづいて、Ｘに対してアフィン変換ＡＸ＋Ｂ
（ｍｏｄＰ（ｊ））を施し、変換結果を出力する。比較
器３０２2は、素数Ｐ（ｊ）とＸの大小を比較して、比
較結果をセレクタ３０３2に供給する。
（ｊ）にもとづいて、Ｘに対してアフィン変換ＡＸ＋Ｂ
（ｍｏｄＰ（ｊ））を施し、変換結果を出力する。比較
器３０２2は、素数Ｐ（ｊ）とＸの大小を比較して、比
較結果をセレクタ３０３2に供給する。
【００３２】セレクタ３０３2は、Ｘ≧Ｐ（ｊ）ならば
Ｘを選択して出力し、Ｘ＜Ｐならばアフィン変換回路３
０１2の出力を選択して出力する。そして、セレクタ３
０３2の出力が拡大アフィン変換回路１０４の変換結果
として、出力端子３０７から出力される。
Ｘを選択して出力し、Ｘ＜Ｐならばアフィン変換回路３
０１2の出力を選択して出力する。そして、セレクタ３
０３2の出力が拡大アフィン変換回路１０４の変換結果
として、出力端子３０７から出力される。
【００３３】なお、以上の実施の形態においては、拡大
アフィン変換回路１０４、１対１関数回路２０２あるい
は縮小関数回路１０５等をそれぞれ機能単位ブロックと
して説明したが、コンピュータを用いて本発明の擬似乱
数を発生させる場合には、前記の各回路機能あるいは制
御手順をプログラムとして記録媒体に格納しておき、こ
のプログラムをコンピュータにロードすることにより本
発明を実施することもできる。
アフィン変換回路１０４、１対１関数回路２０２あるい
は縮小関数回路１０５等をそれぞれ機能単位ブロックと
して説明したが、コンピュータを用いて本発明の擬似乱
数を発生させる場合には、前記の各回路機能あるいは制
御手順をプログラムとして記録媒体に格納しておき、こ
のプログラムをコンピュータにロードすることにより本
発明を実施することもできる。
【００３４】
【発明の効果】本発明は、擬似乱数をｓビット出力する
のに拡大アフィン変換と縮小関数をそれぞれ１回ずつ施
すだけで済むので、擬似乱数を高速に生成することがで
きる。また、本発明による擬似乱数は、拡大アフィン変
換によって生成された擬似乱数の一部だけを出力して、
得られる変数の情報量を未知数の情報量よりも少なくし
ているので、暗号学的な安全性が高く、ストリーム暗号
の擬似乱数発生装置として、単体で使用することも可能
である。
のに拡大アフィン変換と縮小関数をそれぞれ１回ずつ施
すだけで済むので、擬似乱数を高速に生成することがで
きる。また、本発明による擬似乱数は、拡大アフィン変
換によって生成された擬似乱数の一部だけを出力して、
得られる変数の情報量を未知数の情報量よりも少なくし
ているので、暗号学的な安全性が高く、ストリーム暗号
の擬似乱数発生装置として、単体で使用することも可能
である。
【００３５】
【図１】本発明の第１の実施の形態を示す機能ブロック
図である。
図である。
【図２】本発明の第２の実施の形態を示す機能ブロック
図である。
図である。
【図３】拡大アフィン変換回路の基本構成を示す機能ブ
ロック図である。
ロック図である。
１０１ カウンタ １０２ レジスタ １０３ メモリ １０４ 拡大アフィン変換回路 １０５ 縮小関数回路 １０６ クロック信号入力端子 １０７ 制御信号入力端子 １０８ ｎビットＰＩ入力端子 １０９ ｓビット擬似乱数出力端子 ２０１ 排他的論理和回路 ２０２ １対１関数回路 ３０１1，３０１2 アフィン変換回路 ３０２1，３０２2 比較回路 ３０３1，３０３2 セレクタ ３０４ 否定回路 ３０５ Ｐ（ｊ）入力端子 ３０６ ｎビットデータ入力端子 ３０７ ｎビット拡大アフィン変換出力端子
Claims (7)
- 【請求項１】 クロック信号が入力される毎に、素数Ｐ
（０），Ｐ（１），…Ｐ（Ｔ−１）を周期的に入力し
て、レジスタに保持されているｎビットのデータに対し
て拡大アフィン変換（ＥA,B,P(j)）を施し、該変換され
たｎビットのデータによって前記レジスタのデータを更
新するとともに、前記変換されたｎビットのデータのう
ち、ｓビット（ｓ＜ｎ）を擬似乱数として出力すること
を特徴とする擬似乱数発生方法。 - 【請求項２】 前記拡大アフィン変換を施すことにより
生成したｎビットの擬似乱数に対して撹拌処理を施すこ
とを特徴とする請求項１記載の擬似乱数発生方法。 - 【請求項３】 前記撹拌処理は、前記拡大アフィン変換
を施すことにより生成したｎビットの擬似乱数を、下位
ｎ／２ビットに対して予め決められた１対１変換を施す
とともに、上位ｎ／２ビットのビット毎の排他的論理和
を求め、前記下位ｎ／２ビットと前記排他的論理和によ
り求めたｎ／２ビットからなる計ｎビットのデータに変
換する処理であることを特徴とする請求項２記載の擬似
乱数発生方法。 - 【請求項４】 クロック信号が入力される毎に、保持さ
れている値を１だけ増加して保持されている値を出力す
るＴ進カウンタと、予めＴ個の素数Ｐ（０），Ｐ
（１），…Ｐ（Ｔ−１）が記憶されており前記Ｔ進カウ
ンタの出力ｊに対して素数Ｐ（ｊ）を出力するメモリ
と、前記クロック信号が入力される毎に、後述の拡大ア
フィン変換回路のｎビット出力を保持し、保持されてい
るｎビットを該拡大アフィン変換回路に出力するレジス
タと、前記メモリから供給される素数Ｐ（ｊ）に依存し
て前記レジスタの出力に対して拡大アフィン変換（Ｅ
A,B,P(j)）を施し、変換結果を出力する拡大アフィン変
換回路と、該拡大アフィン変換回路の出力に対して予め
決められた縮小関数を施して縮小関数の変換結果を出力
する縮小関数回路とから構成され、前記クロック信号が
入力される毎に前記縮小関数回路の出力を擬似乱数とし
て出力することを特徴とする擬似乱数発生装置。 - 【請求項５】 クロック信号が入力される毎に、保持さ
れている値を１だけ増加して保持されている値を出力す
るＴ進カウンタと、予めＴ個の素数Ｐ（０），Ｐ
（１），…Ｐ（Ｔ−１）が記憶されており前記Ｔ進カウ
ンタの出力ｊに対して素数Ｐ（ｊ）を出力するメモリ
と、前記クロック信号が入力される毎に、後述の縮小関
数回路に入力されるｎビットの値を保持し、保持されて
いるｎビットの値を後述の拡大アフィン変換回路に出力
するレジスタと、前記メモリから供給される素数Ｐ
（ｊ）に依存して前記レジスタの出力に対して拡大アフ
ィン変換（ＥA,B,P(j)）を施して変換結果を出力する拡
大アフィン変換回路と、該拡大アフィン変換回路の出力
の下位ｎ／２ビットに対して予め決められた１対１変換
を施す１対１関数回路と、該１対１関数回路の出力と前
記拡大アフィン変換回路の出力の上位ｎ／２ビットのビ
ット毎の排他的論理和を計算する排他的論理和回路と、
前記拡大アフィン変換回路の出力の下位ｎ／２ビットと
前記排他的論理和回路の出力ｎ／２ビットの計ｎビット
の値を入力し、予め決められた縮小関数を施して縮小関
数の変換結果を出力する縮小関数回路とから構成され、
前記クロック信号が入力される毎に前記縮小関数回路の
出力を擬似乱数として出力することを特徴とする擬似乱
数発生装置。 - 【請求項６】 クロック信号が入力される毎に、素数Ｐ
（０），Ｐ（１），…Ｐ（Ｔ−１）を周期的に入力し、
レジスタに保持されているｎビットのデータに拡大アフ
ィン変換（ＥA,B,P(j)）を施す手順と、該変換されたｎ
ビットのデータによって前記レジスタを更新する手順
と、前記変換されたｎビットのデータに対して縮小演算
を行い、ｓビット（ｓ＜ｎ）を擬似乱数として出力する
手順とをコンピュータに実行させるプログラムを記録し
た記録媒体。 - 【請求項７】 クロック信号が入力される毎に、素数Ｐ
（０），Ｐ（１），…Ｐ（Ｔ−１）を周期的に入力し、
レジスタに保持されているｎビットのデータに拡大アフ
ィン変換（ＥA,B,P(j)）を施す手順と、該拡大アフィン
変換された出力の下位ｎ／２ビットに対して予め決めら
れた１対１変換を施す手順と、該１対１変換された出力
と前記拡大アフィン変換出力の上位ｎ／２ビットのビッ
ト毎の排他的論理和を計算する手順と、前記拡大アフィ
ン変換出力の下位ｎ／２ビットと前記排他的論理和出力
ｎ／２ビットからなる合計ｎビットの変換データによっ
て前記レジスタを更新する手順と、前記ｎビットの変換
データに対して縮小演算を行い、ｓビット（ｓ＜ｎ）を
擬似乱数として出力する手順とをコンピュータに実行さ
せるプログラムを記録した記録媒体。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9224416A JPH1153173A (ja) | 1997-08-07 | 1997-08-07 | 擬似乱数発生方法及び装置 |
| CA002244631A CA2244631C (en) | 1997-08-07 | 1998-08-06 | Method of and an apparatus for generating pseudo-random numbers |
| AU78824/98A AU7882498A (en) | 1997-08-07 | 1998-08-06 | A method of and an apparatus for generating pseudo-random numbers |
| US09/130,658 US6097815A (en) | 1997-08-07 | 1998-08-07 | Method of and an apparatus for generating pseudo-random numbers |
| EP98250285A EP0901069A2 (en) | 1997-08-07 | 1998-08-07 | A method of and an apparatus for generating pseudo-random numbers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9224416A JPH1153173A (ja) | 1997-08-07 | 1997-08-07 | 擬似乱数発生方法及び装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1153173A true JPH1153173A (ja) | 1999-02-26 |
Family
ID=16813442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9224416A Pending JPH1153173A (ja) | 1997-08-07 | 1997-08-07 | 擬似乱数発生方法及び装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6097815A (ja) |
| EP (1) | EP0901069A2 (ja) |
| JP (1) | JPH1153173A (ja) |
| AU (1) | AU7882498A (ja) |
| CA (1) | CA2244631C (ja) |
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| JP2007116659A (ja) * | 2005-09-22 | 2007-05-10 | Fujitsu Ltd | 暗号化方法，暗号復号化方法，暗号化装置，暗号復号化装置，送受信システムおよび通信システム |
| JP2007148317A (ja) * | 2005-10-31 | 2007-06-14 | Fujitsu Ltd | 暗号化方法，暗号復号化方法，暗号化装置，暗号復号化装置および通信システム |
| WO2009066709A1 (ja) * | 2007-11-20 | 2009-05-28 | Jiguo Dong | 乱数生成装置及び方法 |
| US10929103B2 (en) | 2016-03-17 | 2021-02-23 | Advanced New Technologies Co., Ltd. | Random number generation and acquisition method and device |
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| KR100324312B1 (ko) * | 1998-10-02 | 2002-06-20 | 김영환 | 레머알고리즘을이용한난수발생기 |
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| FR2916317B1 (fr) * | 2007-05-15 | 2009-08-07 | Sagem Defense Securite | Protection d'execution d'un calcul cryptographique |
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-
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- 1997-08-07 JP JP9224416A patent/JPH1153173A/ja active Pending
-
1998
- 1998-08-06 CA CA002244631A patent/CA2244631C/en not_active Expired - Fee Related
- 1998-08-06 AU AU78824/98A patent/AU7882498A/en not_active Abandoned
- 1998-08-07 US US09/130,658 patent/US6097815A/en not_active Expired - Fee Related
- 1998-08-07 EP EP98250285A patent/EP0901069A2/en not_active Withdrawn
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