JPH1152024A - 半導体集積回路の検査容易化設計方法、及びその方法を用いて設計される半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 ラッチベースで設計される論理回路に対し
て、回路面積の増加を抑えつつ、検査容易化設計を行
う。 【解決手段】 ラッチベースで設計された論理回路のル
ープ構造内にスキャン回路挿入部ＳＣＩ１が配置され
る。この挿入部ＳＣＩ１は、前記ループ構造内に位置す
るラッチＬ３と、これに並列に配置されるスキャンフリ
ップフロップSFF1と、セレクタMUX2を持つ。このセレク
タMUX2は、ラッチＬ３及びスキャンフリップフロップSF
F1の各出力を選択して出力する。他のラッチＬ１、Ｌ２
のイネーブル入力端子には他のセレクタMUX1が接続され
る。このセレクタMUX1は、通常のイネーブル信号Φ２と
論理値“１”とを選択して出力する。テストモード時に
は、ラッチＬ１、Ｌ２はセレクタMUX1でスルーモードに
固定され、スキャンフリップフロップSFF1はシフトレジ
スタ状に接続され、スキャンパスを構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
検査容易化設計方法、及びその方法を用いて設計される
ラッチ構成を持つ半導体集積回路に関する。

【０００２】

【従来の技術】近年、半導体集積回路の検査容易化設計
の一つとして、スキャンフリップフロップ（以下、フリ
ップフロップを“ＦＦ”と略記する）を利用して、スキ
ャンチェーンを構成するスキャン設計が多く用いられ
る。

【０００３】スキャン設計された半導体集積回路を図２
４に示す。同図において、４個のスキャンＦＦ１１〜１
４はスキャンチェーン３３を構成し、クロック生成部９
０から生成されるクロック９１により、スキャンイン１
０からテストデータがスキャンチェーン３３を経て各ス
キャンＦＦ１１〜１４にスキャンインされ、各スキャン
ＦＦ１１〜１４のテスト結果がスキャンアウト３０から
スキャンアウトされる。また、他の４個のスキャンＦＦ
２１〜２４は他のスキャンチェーン３４を構成する。前
記クロック生成部９０のクロック９２により、スキャン
イン２０からテストデータがスキャンチェーン３４を経
てスキャンＦＦ２１〜２４にスキャンインされ、各スキ
ャンＦＦ２１〜２４テスト結果がスキャンアウト４０か
らスキャンアウトされる。

【０００４】例えば、スキャンイン１０からテストパタ
ーン“１０１０”が与えられると共に、他のスキャンイ
ン２０からテストパターン“００１１”が与えられる
と、これ等のテストパターンは同時に各スキャンチェー
ン３３、３４を経て入力され、対応する値が各スキャン
ＦＦに設定される。即ち、スキャンＦＦ１１〜１４に
は、順に“１”、“０”、“１”、“０”の値が設定さ
れ、同時に他のスキャンＦＦ２１〜２４には、順に
“０”、“０”、“１”、“１”の値が設定される。

【０００５】このように、従来のテスト容易化設計が行
われた半導体集積回路では、スキャンＦＦを利用してス
キャンチェーンを構成し、各回路の動作を検査するテス
ト時に、各スキャンＦＦに対して一斉にクロックを動か
して、各スキャンチェーンにテストパターンをスキャン
インし、テスト結果をスキャンアウトすることが行われ
る。

【０００６】図２５（ａ）はスキャンＦＦを、同図
（ｂ）はＦＦを、同図（ｃ）はラッチを各々示す。同図
（ａ）のスキャンＦＦは、通常のデータ入力端子（Ｄ端
子）と、テストデータ入力端子（ＤＴ端子）と、通常入
力とテストデータ入力との何れか一方を選択するための
イネーブル端子（ＮＴ端子）と、クロック入力端子（Ｃ
ＬＫ端子）と、データ出力端子（Ｑ端子）とを持つ。同
図（ｂ）のＦＦは、通常のデータ入力端子（Ｄ端子）
と、クロック入力端子（ＣＬＫ端子）と、データ出力端
子（Ｑ端子）とを持つ。同図（ｃ）のラッチは、通常の
データ入力端子（Ｄ端子）と、イネーブル信号端子（Ｅ
端子）と、データ出力端子（Ｑ端子）とを持っている。

【０００７】

【発明が解決しようとする課題】しかしながら、一般
に、スキャンＦＦ、ＦＦ及びラッチの各面積間には、 スキャンＦＦ＞ＦＦ＞ラッチ の関係がある。

【０００８】従って、従来のスキャン設計された半導体
集積回路では、検査容易化が行われているものの、回路
中にスキャンＦＦが多く存在するため、備えるスキャン
ＦＦの数に比例して、半導体集積回路の面積が大きくな
る問題点がある。

【０００９】一方、ラッチを用いて（ラッチベースで）
設計された半導体集積回路では、ＦＦを用いて（ＦＦベ
ースで）設計された半導体集積回路と比べて、面積は小
さくなるが、検査容易化が行われていないという問題点
がある。

【００１０】本発明は前記問題点に鑑みてなされたもの
であり、その目的は、半導体集積回路の面積を小さく抑
えつつ、検査容易化を最大限に行い得る半導体集積回路
の検査容易化設計方法、及びその方法を用いて得られる
半導体集積回路を提供することにある。

【００１１】

【課題を解決するための手段】以上の目的を達成するた
め、本発明では、ラッチベースで設計される半導体集積
回路に対して、その所定の一部のラッチをスキャンＦＦ
に置換して、回路面積の増加を抑えつつ検査容易化設計
を行う。また、ＦＦベースで設計される半導体集積回路
に対して、その所定の一部のＦＦをラッチに置換して、
検査容易性を損なわずに面積を削減することを可能にす
る。

【００１２】前記の課題を解決するために、請求項１記
載の発明の半導体集積回路の検査容易化設計方法は、ラ
ッチベースで論理回路を設計する論理設計処理と、前記
論理設計処理により生成された論理回路においてループ
構造を探索し特定するループ探索処理と、前記ループ探
索処理により特定されたループ構造に含まれる所定のラ
ッチに、スキャンフリップフロップ又はラッチを追加す
るスキャン回路挿入処理と、前記生成された論理回路に
含まれるラッチのうち、前記所定のラッチ以外のラッチ
に対し、通常動作時にはクロック信号を、検査時には所
定の論理値を各々ラッチのイネーブル入力端子に入力す
るテスト回路を接続、挿入するテスト回路挿入処理とを
備えたことを特徴とする。

【００１３】請求項２記載の発明は、前記請求項１記載
の半導体集積回路の検査容易化設計方法において、前記
スキャン回路挿入処理は、前記ループ構造に存在する所
定の１個のラッチに対し並列にスキャンフリップフロッ
プを挿入する処理と、前記所定のラッチ及び前記挿入さ
れたスキャンフリップフロップの入力信号を共通とし、
前記ラッチ及び前記スキャンフリップフロップの各出力
をセレクタを通して選択的に出力させる処理とを有する
ことを特徴とする。

【００１４】請求項３記載の発明は、前記請求項１記載
の半導体集積回路の検査容易化設計方法において、前記
スキャン回路挿入処理は、前記ループ構造に存在する所
定の１個のラッチと直列にラッチを１個挿入する処理
と、通常データ及びテストデータの何れか一方をセレク
タを通して選択的に、前記２個のラッチのうち前段に位
置するラッチに入力する処理と、前記２個のラッチのク
ロック端子に、各々、相互に逆相となるイネーブル信号
を入力する処理と、前記２個のラッチの各出力を他のセ
レクタを通して選択的に出力させる処理とを有すること
を特徴とする。

【００１５】請求項４記載の発明の半導体集積回路は、
ループ構造に含まれる組合せ回路及びラッチ、並びに前
記ループ構造に含まれないラッチを備えた半導体集積回
路であって、前記ループ構造内に配置されるスキャン回
路挿入部と、前記ループ構造に含まれないラッチに対
し、そのイネーブル入力端子に、通常のクロック信号及
び所定の論理値の何れか一方を選択して入力するセレク
タとを備え、前記スキャン回路挿入部は、前記ループ構
造に含まれるラッチと、前記ループ構造に含まれるラッ
チに並列に配置され、且つこのラッチと共通のデータ入
力及びクロック信号を持ち、テストデータ及びスキャン
イネーブル信号が入力されるスキャンフリップフロップ
と、テストモード信号により制御され、前記ループ構造
に含まれるラッチ及び前記スキャンフリップフロップの
出力の一方を選択的に出力するセレクタと、前記スキャ
ンフリップフロップの出力端子に接続されるスキャンア
ウトピンとを備えることを特徴とする。

【００１６】請求項５記載の発明は、前記請求項４記載
の半導体集積回路において、前記ループ構造に含まれる
他のラッチと、前記他のラッチに対し、そのイネーブル
入力端子に、通常のクロック信号及び所定の論理値の何
れか一方を選択して入力するセレクタとを備えることを
特徴とする。

【００１７】請求項６記載の発明の半導体集積回路は、
ループ構造に含まれる組合せ回路、及び前記ループ構造
に含まれないラッチを備えた半導体集積回路であって、
前記ループ構造内に配置されるスキャン回路挿入部と、
前記ループ構造に含まれないラッチに対し、そのイネー
ブル入力端子に、通常のクロック信号及び所定の論理値
の何れか一方を選択して入力するセレクタとを備え、前
記スキャン回路挿入部は、テストデータを入力するスキ
ャンインピンと、スキャンイネーブル信号及び前記スキ
ャンインピンからのテストデータを受け、前記スキャン
イネーブル信号に基いて、通常データ及び前記テストデ
ータの一方を選択的に出力するセレクタと、前記セレク
タの出力及びクロック信号が入力される前段のラッチ
と、前記前段のラッチに連続して直列に配置され、且つ
前記前段のラッチに入力されるクロック信号とは逆相の
クロック信号が入力される後段のラッチと、テストモー
ド信号を受け、このテストモード信号に基いて、前記２
個のラッチの出力の一方を選択する他のセレクタと、前
記後段のラッチの出力端子に接続されるスキャンアウト
ピンとを有することを特徴とする。

【００１８】請求項７記載の発明は、前記請求項６記載
の半導体集積回路において、前記ループ構造に含まれる
他のラッチと、前記他のラッチに対し、そのイネーブル
入力端子に、通常のクロック信号及び所定の論理値の何
れか一方を選択して入力するセレクタとを備えることを
特徴とする。

【００１９】請求項８記載の発明の半導体集積回路の検
査容易化設計方法は、フリップフロップのセットアップ
時間のタイミングをスキャンフリップフロップのタイミ
ングに設定すると共に、フリップフロップのホールド時
間をクロック信号の１周期中で信号値が“１”である時
間に設定して、フリップフロップベースの論理設計を行
う論理設計処理と、前記論理設計処理により作成された
論理回路に含まれる所定のフリップフロップを前記論理
回路から取り除けば、前記論理回路に含まれるループ構
造が無くなる場合に、その所定のフリップフロップ以外
のフリップフロップをラッチに置き換えるラッチ変換処
理と、前記ラッチ変換処理後の論理回路に存在するフリ
ップフロップをスキャンフリップフロップに置換すると
共に、この置換されたスキャンフリップフロップ同志を
シフトレジスタ状に接続してスキャンパスを構成するス
キャン挿入処理と、前記ラッチ変換処理後の論理回路中
に存在するラッチに対して、通常動作時にはイネーブル
信号を、検査時には所定の論理値をイネーブル入力端子
に入力するテスト回路を接続、挿入するテスト回路挿入
処理と、前記テスト回路挿入処理後の論理回路を最適化
する論理最適化処理とを備えたことを特徴とする。

【００２０】請求項９記載の発明の半導体集積回路は、
組合せ回路を挟んでラッチ及びスキャンフリップフロッ
プが混在する論理回路を持つ半導体集積回路であって、
前記論理回路のラッチのイネーブル入力端子に出力端子
が接続され、テストモード信号により制御されるセレク
タを備え、前記セレクタは、一方のデータ入力端子に、
前記スキャンフリップフロップに入力されるクロック信
号が入力され、他方のデータ入力端子に所定の論理値が
入力され、前記スキャンフリップフロップは、他のスキ
ャンフリップフロップとシフトレジスタ状に接続されて
スキャンパスを構成することを特徴とする。

【００２１】請求項１０記載の発明の半導体集積回路の
検査容易化設計方法は、内部にループ構造を持たない組
合せ回路とフリップフロップのみを用いて、前記組合せ
回路間にループ構造が存在する論理回路を設計する回路
設計処理と、前記回路設計処理により設計した論理回路
に含まれるフリップフロップであって、前記ループ構造
に含まれないフリップフロップを、このフリップフロッ
プと同じクロック信号を持つラッチに変換する回路変換
処理と、前記回路変換処理後の論理回路のループ構造に
含まれない組合せ回路のうち、入力側にフリップフロッ
プが出力側にラッチが配置される組合せ回路、及び入力
側にラッチが出力側にフリップフロップが配置される組
合せ回路の各々に対して、論理回路を正しく動作させる
ために、前記回路変換処理後の論理回路のクロック信号
の立上りから立下りまでの時間をＴＨ、クロック周期を
Ｔ、組合せ回路の遅延時間をＴＣとして、遅延制約式 ＴＨ＜ＴＣ＜Ｔ を満足するか否かを評価するタイミング評価処理と、前
記タイミング評価処理の結果に基いて、組合せ回路の入
力から出力までの遅延時間が前記遅延制約式を満たすよ
うに、組合せ回路に遅延素子を挿入する遅延素子挿入処
理と、前記遅延素子挿入処理後の論理回路に、この論理
回路をテスト可能にするためのテスト回路を挿入するテ
スト回路挿入処理とを備えたことを特徴とする。

【００２２】請求項１１記載の発明の半導体集積回路の
検査容易化設計方法は、内部にループ構造を持たない組
合せ回路及びフリップフロップのみを用いて、前記組合
せ回路間にループ構造が存在する論理回路を設計する回
路設計処理と、前記回路設計処理後の論理回路中のルー
プ構造に含まれない組合せ回路に対して、その論理回路
のクロック信号の立上りから立下りまでの時間をＴＨ、
クロック周期をＴ、組合せ回路の遅延時間をＴＣとし
て、遅延制約式 ＴＨ＜ＴＣ＜Ｔ を満足するか否かを評価するタイミング評価処理と、前
記タイミング評価処理で評価された遅延制約式を満足す
る組合せ回路の入力側及び出力側に位置するフリップフ
ロップであって、前記ループ構造に含まれないフリップ
フロップをラッチに置き換える回路変換処理と、前記回
路変換処理後の論理回路に対してテスト回路を挿入する
テスト回路挿入処理とを備えたことを特徴とする。

【００２３】請求項１２記載の発明の半導体集積回路の
検査容易化設計方法は、内部にループ構造を持たない組
合せ回路及びフリップフロップのみを用いて、前記組合
せ回路間にループ構造が存在する論理回路を設計する回
路設計処理と、前記回路設計処理により設計した論理回
路のループ構造に含まれないフリップフロップを、この
フリップフロップと同じクロック信号を持つラッチに変
換する回路変換処理と、前記回路設計処理後の論理回路
中のループ構造に含まれない組合せ回路に対して、その
論理回路のクロック信号の立上りから立下りまでの時間
をＴＨ、クロック周期をＴ、組合せ回路の遅延時間をＴ
Ｃとして、遅延制約式 ＴＨ＜ＴＣ＜Ｔ を満足するか否かを評価するタイミング評価処理と、前
記タイミング評価処理の結果に基いて、前記遅延制約式
を満さない組合せ回路の入力側及び出力側に位置するラ
ッチ又はフリップフロップに対して、前記遅延制約式を
満たすように、立上りから立下りまでの時間ＴＨの短い
クロック信号を与えるクロック回路生成処理と、前記回
路変換処理後の論理回路に対してテスト回路を挿入する
テスト回路挿入処理とを備えたことを特徴とする。

【００２４】請求項１３記載の発明の半導体集積回路の
検査容易化設計方法は、内部にループ構造を持たない組
合せ回路及びフリップフロップのみを用いて、前記組合
せ回路間にループ構造が存在する論理回路を設計する回
路設計処理と、前記回路設計処理により設計した論理回
路のループ構造に含まれないフリップフロップを、この
フリップフロップと同じクロック信号を持つラッチに変
換する回路変換処理と、前記回路設計処理後の論理回路
中のループ構造に含まれない組合せ回路に対して、その
論理回路のクロック信号の立上りから立下りまでの時間
をＴＨ、クロック周期をＴ、組合せ回路の入力から出力
までの遅延時間をＴＣとして、遅延制約式 ＴＨ＜ＴＣ＜Ｔ を満足するか否かを評価するタイミング評価処理と、前
記タイミング評価処理の結果に基いて、前記遅延制約式
を満さない組合せ回路に対して、この組合せ回路の遅延
時間ＴＣと前記クロック信号の立上りから立下りまでの
時間ＴＨとの差を縮めるように、遅延素子を挿入する遅
延素子挿入処理と、前記遅延素子が挿入された組合せ回
路の入力側及び出力側に位置するラッチ又はフリップフ
ロップに対して、前記遅延制約式を満たすように、前記
立上りから立下りまでの時間ＴＨの短いクロック信号を
与えるクロック回路生成処理と、前記回路変換処理後の
論理回路に対してテスト回路を挿入するテスト回路挿入
処理とを備えたことを特徴とする。

【００２５】請求項１４記載の発明の半導体集積回路
は、ループ構造を持ち、前記ループ構造は１個以上のス
キャンフリップフロップ及び組合せ回路により構成さ
れ、前記ループ構造外はスキャンフリップフロップを持
たず、ラッチ及び組合せ回路により構成され、前記ルー
プ構造外のラッチのイネーブル入力端子に出力端子が接
続され、テストモード信号により制御されて、前記スキ
ャンフリップフロップに入力されるクロック信号と所定
の論理値との一方を選択するセレクタを有し、前記スキ
ャンフリップフロップはシフトレジスタ状に接続されて
スキャンパスが構成されることを特徴とする。

【００２６】請求項１５記載の発明は、前記請求項１４
記載の半導体集積回路において、論理回路中に存在する
ラッチ及びフリップフロップの各間の何れかに遅延素子
が存在することを特徴とする。

【００２７】請求項１６記載の発明の半導体集積回路
は、ループ構造を持ち、前記ループ構造は１個以上のス
キャンフリップフロップ及び組合せ回路により構成さ
れ、前記ループ構造外はスキャンフリップフロップ、ラ
ッチ及び組合せ回路により構成され、前記ループ構造外
のラッチのイネーブル入力端子に出力端子が接続され、
テストモード信号により制御されて、前記スキャンフリ
ップフロップに入力されるクロック信号と所定の論理値
との一方を選択するセレクタを有し、前記ループ構造内
外のスキャンフリップフロップはシフトレジスタ状に接
続されてスキャンパスが構成されることを特徴とする。

【００２８】請求項１７記載の発明の半導体集積回路
は、ループ構造を持ち、前記ループ構造は１個以上のス
キャンフリップフロップ及び組合せ回路により構成さ
れ、前記ループ構造外はスキャンフリップフロップを持
たず、ラッチ及び組合せ回路により構成され、また、ク
ロック信号が入力され、このクロック信号と同一周期で
且つ“１”の信号値の状態が前記クロック信号よりも短
いクロック信号を生成し、この生成したクロック信号を
前記スキャンフリップフロップに与えるクロック信号生
成部と、前記ループ構造外のラッチのイネーブル入力端
子に出力端子が接続され、テストモード信号により制御
されて、前記クロック信号生成部が生成したクロック信
号と所定の論理値との一方を選択するセレクタとを有
し、前記スキャンフリップフロップはシフトレジスタ状
に接続されてスキャンパスが構成されることを特徴とす
る。

【００２９】請求項１８記載の発明は、前記請求項１７
記載の半導体集積回路において、論理回路中に存在する
ラッチ及びフリップフロップの各間の何れかに遅延素子
が存在することを特徴とする。

【００３０】以上の構成により、本発明では、ラッチベ
ースで設計される論理回路に対して、ループ構造内だけ
にスキャン回路が挿入される。従って、回路面積の増加
を抑えつつ、検査容易化設計を行うことが可能である。

【００３１】また、本発明では、フリップフロップベー
スで設計される論理回路に対して、遅延制約を満足し且
つラッチ構成によるループ構造を作り出さないように、
フリップフロップをラッチに置換する。従って、検査容
易性を損なわずに、回路面積を削減することが可能にな
る。

【００３２】更に、本発明では、フリップフロップをラ
ッチに置き換え、その置き換えの際、その置き換えるラ
ッチのイネーブル入力端子に、“１”の信号値の状態が
通常クロック信号よりも短いクロック信号を入力して、
遅延制約を満足させたので、検査容易性を損なわずに、
回路面積を削減することが可能である。

【００３３】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基いて説明する。

【００３４】（第１の実施の形態）図１は、本実施の形
態の半導体集積回路の検査容易化設計方法を示すフロー
チャート図である。

【００３５】同図において、ＳＴ１は、２相クロックの
ラッチベースで論理回路を設計する論理設計処理であ
る。ラッチベースで設計された論理回路は、内部にルー
プ構造を持たない複数の組合せ回路、及び、これ等組合
せ回路の各間に各々１個配置された複数個のラッチのみ
で設計された回路であって、組合せ回路間にループ構造
が存在する。

【００３６】また、ＳＴ２は、前記論理設計処理ＳＴ１
で設計された論理回路の内部に存在するループ構造を特
定するループ探索処理である。ＳＴ３は、前記ループ探
索処理ＳＴ２で特定されたループ構造内に外部から制御
及び観測を行うことができるスキャンＦＦを挿入し、こ
の挿入された各スキャンＦＦ同士をシフトレジスタ状に
接続し、スキャンパスを構成するスキャンＦＦ挿入処理
（スキャン回路挿入処理）である。

【００３７】更に、ＳＴ４は、前記スキャンＦＦ挿入処
理ＳＴ３によってスキャンＦＦが挿入された論理回路に
対して、この論理回路を検査可能にするためのテスト回
路を挿入するテスト回路挿入処理である。

【００３８】図２は、前記論理設計処理ＳＴ１により設
計する論理回路の一例を示す。同図において、ＣＣ１〜
ＣＣ３は組合せ回路を示す。各組合せ回路の内部にはル
ープ構造を含まない。Ｌ１〜Ｌ３はラッチであって、２
相クロックΦ１、Φ２により動作する。

【００３９】図３は、図２に示す論理回路で使用される
２相クロックΦ１、Φ２の波形の一例を示した図であ
る。Φ１、Φ２は相互に信号値が“１”である時間が重
ならない信号であり、このクロック波形はラッチのクロ
ック信号のイネーブル入力端子に入力される。

【００４０】図４は、本発明の実施の形態における半導
体集積回路の一例を示したものである。同図において、
ＣＣ１、ＣＣ２はループ構造に含まれる組合せ回路であ
り、ＣＣ３はループ構造に含まれない組合せ回路であ
る。また、Ｌ２、Ｌ３はループ構造に含まれるラッチで
あり、Ｌ１はループ構造に含まれないラッチである。

【００４１】更に、ループ構造内にはスキャン回路挿入
部ＳＣＩ１が配置される。このスキャン回路挿入部ＳＣ
Ｉ１は、組合せ回路ＣＣ２、ＣＣ３間に配置されるラッ
チＬ３に対して、これと並列に配置したスキャンＦＦＦ
Ｆ１と、セレクタＭＵＸ２とを付加して構成され、通常
動作時には、ラッチＬ３からの出力がセレクタＭＵＸ２
を通してスキャン回路挿入部ＳＣＩ１から出力される。
また、検査時にはスキャンＦＦＳＦＦ１からの出力がセ
レクタＭＵＸ２を通してスキャン回路挿入部ＳＣＩ１か
ら出力される。セレクタＭＵＸ２の選択信号にはテスト
モード信号を使用する。

【００４２】ＳＩは、スキャンＦＦＳＦＦ１のテストデ
ータ入力端子、ＳＯはスキャンＦＦＳＦＦ１の出力端子
に接続されたテストデータ出力端子、ＳＥはスキャンＦ
ＦＳＦＦ１のスキャンイネーブルピンである。

【００４３】スキャン回路挿入部ＳＣＩ１に含むラッチ
Ｌ３以外のラッチＬ１、Ｌ２のクロック入力には、テス
ト回路としてセレクタＭＵＸ１が接続される。このセレ
クタＭＵＸ１は、テストモード信号により制御され、通
常動作時には図３に示すクロック信号Φ２を選択し、検
査時には論理値“１”を選択して、この選択した信号を
各ラッチＬ１、Ｌ２のイネーブル入力に与える。従っ
て、検査時には、セレクタＭＵＸ１の論理値“１”の選
択により、ラッチＬ１、Ｌ２が共にスルーモードとな
り、テスト結果は組合せ回路ＣＣ２からスキャンＦＦＳ
ＦＦ１を経てテストデータ出力端子ＳＯで観測可能であ
る。

【００４４】尚、本実施の形態では、論理値“１”とし
て電源電圧を利用しているが、その他、インバータを通
したグランドからの入力である場合でも、本実施の形態
と同様の効果が得られる。また、スキャン回路構成部Ｓ
ＣＩ１以外のラッチのイネーブル入力としては、セレク
タＭＵＸ１からの出力が共通して使われているが、セレ
クタＭＵＸ１と同じ構成を持つ回路を各ラッチに対して
別々に挿入した場合であっても、本実施の形態と同様の
効果が得られる。

【００４５】このように、本実施の形態では、スキャン
ＦＦＳＦＦ１を持つスキャン回路挿入部ＳＣＩ１をルー
プ構造内に挿入し、通常動作時にはラッチＬ３を使用す
る一方、検査時にはスキャンＦＦＳＦＦ１を用いる。ま
た、スキャン回路挿入部ＳＣＩ１以外のラッチＬ１、Ｌ
２を検査時にスルーモードにするテスト回路（セレクタ
ＭＵＸ１）を挿入する。この構成により、論理回路の検
査を行うことが可能になる。ここで、ループ構造の箇所
だけにスキャンＦＦＳＦＦ１を挿入するので、全てスキ
ャンＦＦを用いるフルスキャン設計と比べて、テスト容
易化設計による回路面積の増加を少なく制限できる。

【００４６】（第２の実施の形態）本発明の検査容易化
方法及び半導体集積回路の第２の実施の形態について図
面を参照しながら説明する。

【００４７】図５は、本実施の形態のフローチャート図
を示す。

【００４８】同図において、Ｓ１は、論理回路を２相の
クロック信号のラッチベースで設計を行う論理設計処理
である。ラッチベースで設計された論理回路は、内部に
ループ構造を持たない複数の組合せ回路及びラッチのみ
で設計された回路であり、組合せ回路間にループ構造が
存在する。

【００４９】Ｓ２は、前記論理設計処理Ｓ１で設計され
た論理回路の内部に存在するループ構造を特定するルー
プ探索処理である。Ｓ３は前記ループ探索処理Ｓ２で特
定されたループ構造内に外部から制御及び観測を行うこ
とが可能となるように別途ラッチを挿入したスキャン回
路挿入部ＳＣＩ２を配置し、これを他のスキャン回路挿
入部とレジスタ状に接続し、スキャンパスを構成するラ
ッチ挿入処理（スキャン回路挿入処理）である。

【００５０】Ｓ４は、前記ラッチ挿入処理Ｓ３によりラ
ッチが挿入された論理回路に対して、論理回路を検査可
能にするためのテスト回路を挿入するテスト回路挿入処
理である。

【００５１】図６において、ＣＣ１及びＣＣ２はループ
構造に含まれる組合せ回路であり、ＣＣ３はループ構造
に含まれない組合せ回路である。また、Ｌ２、Ｌ３、Ｌ
４はループ構造に含まれるラッチであり、Ｌ１はループ
構造に含まれないラッチである。

【００５２】また、スキャン回路挿入部ＳＣＩ２は、ラ
ッチＬ３、及びこのラッチＬ３の後段に直列に配置した
他のラッチＬ４、並びに２個のセレクタＭＵＸ３、ＭＵ
Ｘ４及びインバータ９で構成される。ラッチＬ３、Ｌ４
のクロック入力には、インバータ９を介した逆相のクロ
ックが入力され、この構成により２個のラッチＬ３、Ｌ
４でスキャンＦＦが構成される。データは、通常動作時
には、セレクタＭＵＸ３からラッチＬ３へ入力され、ラ
ッチＬ４を迂回して、セレクタＭＵＸ４を通ってスキャ
ン回路挿入部ＳＣＩ１から出力される。また、検査時に
は、スキャンイネーブル信号ＳＥによって、セレクタＭ
ＵＸ３はテストデータ入力端子ＳＩからのデータを選択
し、ラッチＬ３、Ｌ４を通ったデータがセレクタＭＵＸ
４に到達し、このセレクタＭＵＸ４は、テストモード信
号により、前記ラッチＬ４からのデータを選択し、この
データがスキャン回路挿入部ＳＣＩ１から出力される。

【００５３】スキャン回路挿入部ＳＣＩ２以外のラッチ
Ｌ１、Ｌ２のクロック入力には、テストモード信号で選
択されるセレクタＭＵＸ１により、通常動作時にはクロ
ック信号Φ２が、検査時には論理値“１”が入力され
る。

【００５４】尚、本実施の形態では、論理値“１”とし
て電源電圧を利用しているが、その他、インバータを通
したグランドからの入力である場合であっても、本実施
の形態と同様の効果が得られる。また、スキャン回路構
成部ＳＣＩ２以外のラッチのイネーブル入力にはセレク
タＭＵＸ１からの出力が共通して使われているが、セレ
クタＭＵＸ１と同じ構成を持つ回路を各ラッチに対して
別々に挿入した場合でも、本実施の形態と同様の効果が
得られる。

【００５５】このように、本実施の形態では、ループ構
造内のスキャン回路挿入部ＳＣＩ２に存在するラッチＬ
３に直列となるようにラッチＬ４を挿入してスキャンＦ
Ｆを構成し、スキャン回路挿入部ＳＣＩ２以外のラッチ
Ｌ１、Ｌ２を検査時にスルーモードにするテスト回路
（セレクタＭＵＸ１）を挿入することにより、論理回路
の検査を行うことが可能になる。ここに、ループ構造内
だけにスキャンＦＦを挿入するため、フルスキャン設計
と比べて、テスト容易化設計による回路面積の増加は少
なく制限される。

【００５６】（第３の実施の形態）次に、本発明の第３
の実施の形態を説明する。本実施の形態は、ＦＦベース
で設計された論理回路において、その論理回路に含まれ
る一部のＦＦをラッチに置き換え、スキャン設計とラッ
チのスルーモードとにより検査可能となるように設計変
更する検査容易化設計方法及び半導体集積回路に関す
る。

【００５７】図７は本発明の実施の形態に係る検査容易
化設計における処理の流れを示すフローチャートであ
る。

【００５８】先ず、ステップ７０１で、ＦＦベースの論
理設計処理を行う。この場合、ＦＦのセットアップ時間
のタイミングはスキャンＦＦのタイミング、ホールド時
間はクロックの１周期中の“Ｈｉｇｈ”の時間を設定し
て論理設計を行う。

【００５９】次に、ステップ７０２において、もし、所
定のＦＦを論理回路から取り除くことで、論理回路にル
ープが無くなる場合には、そのＦＦ以外のＦＦをラッチ
に置換する処理（ラッチ置換処理）を行う。

【００６０】続いて、、ステップ７０３で、ＦＦをスキ
ャンＦＦに置換し、各ＦＦ同士をシフトレジスタ状に接
続し、スキャンパスを構成す処理（スキャン挿入処理）
を行う。更に、ステップ７０４で、ラッチのイネーブル
入力端子に２入力型セレクタの出力端子を接続し、この
セレクタの一方のデータ入力をクロック信号に、他方の
データ入力を電源に接続する。また、前記セレクタの選
択入力端子と、新たに設けた外部入力ピンであるテスト
モードピンとを接続する。このセレクタは、テストモー
ドピンにテストモード信号が入力されない通常モードの
時には、クロック信号が選択され、テストモード時に
は、電源の信号（論理値“１”）を選択する。従って、
全てのラッチはスルーモードになる。

【００６１】次に、ステップ７０５で論理回路を最適化
する処理（最適化処理）を行う。

【００６２】図８及び図９は本実施の形態に係る検査容
易化設計方法の動作を説明するための図であり、図８
（ａ）はＦＦベースの論理設計を説明する図、同図
（ｂ）はＦＦをラッチに置換する処理を説明する図であ
る。また、図９（ａ）はラッチをテスト中でスルーモー
ドにするための回路図、同図（ｂ）は論理回路の最適化
処理を説明するための図である。

【００６３】図８（ａ）において、８０１、８０２はＦ
Ｆを表す。通常のＦＦベースの論理設計を行う場合に
は、図４（ａ）のクロック波形に示す立上り信号の前の
セットアップ時間と後のホールド時間の間、ＦＦのデー
タが安定であるように設計されなければならない。

【００６４】本実施の形態では、ＦＦが後にラッチに置
換される可能性があるので、このことを考慮に入れて、
ＦＦベースの論理設計処理７０１では、図８（ａ）のク
ロック波形に示す立上り信号の前のセットアップ時間と
後のクロック信号が“Ｈｉｇｈ”である時間の間、ＦＦ
のデータが安定であるように設計される。セットアップ
時間はスキャンＦＦの時間である。

【００６５】図８（ｂ）において、８０３〜８０７は論
理回路に含まれるＦＦを示す。また、８０８〜８１３
は、ＦＦの出力が組合せ的に他のＦＦに到達可能である
ことを示す矢印である。例えば、符号８０８はＦＦ８０
３からＦＦ８０４に組合せ回路を通って到達可能である
ことを示す。図８（ｂ）ではループ構造を２つ持つ。
今、図８（ｂ）からＦＦ８０７を削除すると、２つのル
ープ構造は消滅することが判る。本実施の形態では、Ｆ
Ｆ８０７以外のＦＦ、即ち、ＦＦ８０３〜８０６をラッ
チに変換する。更に、ＦＦ８０７をスキャンＦＦに置換
し、スキャンパスを構成する。

【００６６】また、図９（ａ）において、８１４はセレ
クタ（テスト回路）、８１５は電源、８１６は新たに追
加した外部入力ピンであるテストモードピン、８１７は
ラッチを示す。本発明では、検査時にラッチをスルーモ
ードにするためにテスト回路（セレクタ８１４）を挿入
する。

【００６７】ラッチ８１７のイネーブル入力にセレクタ
８１４の出力端子Ｙを接続し、このセレクタ８１４の一
方のデータ入力にクロック信号を、他方のデータ入力に
論理値“１”を入力する。また、セレクタ８１４の選択
入力端子をテストモードピン８１６に接続する。従っ
て、テストモードの時、ラッチ８１７はスルーモードに
なる。このように、テストモード時に全ラッチがテスト
モードになるようにテスト回路（セレクタ８１４）を挿
入する。

【００６８】本実施の形態では、論理回路の最適化を行
う。ＦＦをラッチに置換するのに伴い、図９（ｂ）に示
すように、ＦＦ又はラッチ間の遅延時間の制約が変わ
る。

【００６９】ＦＦをラッチに置換する前のＦＦ間の遅延
時間ｔは以下の式で示される。

【００７０】クロックのＨｉｇｈの時間＜ｔ＜クロック
のＬｏｗの時間−セットアップ時間 ＦＦをラッチに置換した後は、遅延時間ｔは以下のよう
になる。

【００７１】（ＦＦからＦＦへの遅延時間ｔ） ホールド時間＜ｔ＜クロック周期−セットアップ時間 （ＦＦからラッチへの遅延時間ｔ） クロックのＨｉｇｈの時間＜ｔ＜クロック周期＋クロッ
クのＨｉｇｈの時間 （ラッチからラッチへの遅延時間ｔ） クロックのＨｉｇｈの時間＜ｔ＜クロック周期 （ラッチからＦＦへの遅延時間） ホールド時間＜ｔ＜クロックのＬｏｗ時間−セットアッ
プ時間 従って、論理回路の最適化を行うことにより、前記遅延
時間の制約を満すようなラッチ及びＦＦとして、より駆
動能力の小さいラッチ及びＦＦを使用できるので、回路
面積、消費電力等の改善が図れる。

【００７２】以上説明したように、本発明の第３の実施
の形態に係る検査容易化設計方法及び半導体集積回路に
よれば、論理回路に含まれる一部のＦＦをラッチで構成
し、そのラッチはテストモード時にスルモードに固定
し、ＦＦはスキャン設計することにより、高い故障検出
率を達成するテストパターンの生成を高速に行うことが
可能になる。

【００７３】（第４の実施の形態）次に、本発明の検査
容易化方法及び半導体集積回路の第４の実施の形態につ
いて図面を参照しながら、説明する。

【００７４】図１０は、本実施の形態のフローチャート
図である。

【００７５】同図において、ＳＡ１は、論理回路を１相
クロックでＦＦベースで設計を行う回路設計処理であ
る。ＦＦベースで設計された論理回路は、内部にループ
構造を持たない複数の組合せ回路及びＦＦのみで設計さ
れた回路であり、組合せ回路間にループ構造が存在す
る。

【００７６】ＳＡ２は、回路設計処理ＳＡ１で設計され
た論理回路において、論理回路中のループ構造に含まれ
ないＦＦを、ＦＦと同じクロック信号を持つラッチに変
換する回路変換処理である。ＳＡ３は、回路変換処理Ｓ
Ａ２後の論理回路に対して、その論理回路を所期通り正
しく動作させるために、入力側がＦＦで出力側がラッチ
である組合せ回路、入力側及び出力側共にラッチである
組合せ回路、入力側がラッチで出力側がＦＦである組合
せ回路の各々に対して、組合せ回路の入力から出力まで
の遅延時間を調節し、前記回路設計処理ＳＡ１で設計さ
れた論理回路と同一の動作をするようにするタイミング
を合わせるタイミング処理である。

【００７７】尚、ループ構造に含まれない組合せ回路
は、入力側がＦＦで出力側がラッチである組合せ回路、
入力側及び出力側共にラッチである組合せ回路、入力側
がラッチで出力側がＦＦである組合せ回路の３種類しか
存在しない。

【００７８】また、図９において、ＳＡ４は、タイミン
グ処理ＳＡ３によりタイミング処理された論理回路に対
し、その論理回路をテスト可能にするためのテスト回路
を挿入するテスト回路挿入処理である。

【００７９】図１１は、回路設計処理ＳＡ１で設計する
論理回路の例である。ＣＣ１〜ＣＣ５は組合せ回路を示
す。組合せ回路の内部にはループ構造を含まない。ＦＦ
１〜ＦＦ５は、クロック信号ＣＬＫの立上りエッジに同
期して入力データを記憶するＦＦである。組合せ回路Ｃ
Ｃ１とＦＦＦＦ１とで構成さる回路構造と、組合せ回路
ＣＣ５とＦＦＦＦ５とで構成される回路構造はループ構
造である。

【００８０】ＴＣ２は、組合せ回路ＣＣ２の入力から出
力までに信号が到達するのに要する遅延時間、ＴＣ３
は、組合せ回路ＣＣ３の入力から出力までに信号が到達
するのに要する遅延時間、ＴＣ４は、組合せ回路ＣＣ４
の入力から出力までに信号が到達するのに要する遅延時
間である。

【００８１】図１２は、回路設計処理ＳＡ１で設計され
る論理回路（図２参照）のクロック信号ＣＬＫの波形の
一例を示した図である。このクロック信号波形はＦＦ及
びラッチのクロック入力端子に入力される。ＴＬは、ク
ロックの信号値が“０”の状態である時間を示す。ＴＨ
は、クロック信号の値が“１”の状態である時間を示
す。Ｔは、クロックの１周期の時間を示す。前記時間Ｔ
と時間ＴＬと時間ＴＨには、次の関係が成立する。

【００８２】Ｔ＝ＴＬ＋ＴＨ図１３は、前記タイミング
処理ＳＡ３の詳細を示すフローチャート図である。同図
において、ＳＢ１は、回路変換処理ＳＡ２後の論理回路
のループ構造に含まれていない組合せ回路の入力側と出
力側とが、ＦＦとラッチ、ラッチとラッチ、ラッチとＦ
Ｆ、である３種類に分類する組合せ回路分類処理であ
る。

【００８３】以下、前記回路設計処理ＳＡ１で設計され
た論理回路のクロック信号の立上りから立下りまでの時
間（即ち、クロック信号が“１”の状態である時間）を
ＴＨ、クロック信号の周期をＴ、組合せ回路の入力から
出力までの遅延時間をＴＣとして説明する。

【００８４】図１３において、ＳＢ２は、組合せ回路分
類処理ＳＢ１で分類された組合せ回路の入力から出力ま
での遅延時間を評価するタイミング評価処理である。遅
延素子挿入処理ＳＢ３では、前記組合せ回路分類処理Ｓ
Ｂ１で分類された組合せ回路と、前記タイミング評価処
理ＳＢ２で評価された組合せ回路の入力から出力までの
遅延時間から、組合せ回路に遅延素子を挿入するか否か
を判定し、必要ならば、遅延素子を挿入する。遅延素子
の挿入は、次のように行われる。前記組合せ回路分類処
理ＳＢ１で分類された組合せ回路において、入力側がＦ
Ｆで出力側がラッチの場合には、組合せ回路の遅延時間
ＴＣに、次の遅延制約式が成立するか否かを判定する。

【００８５】ＴＨ＜ＴＣ＜Ｔ （遅延制約式１） もし、前記制約式が成立しない場合には、組合せ回路に
遅延素子を挿入し、前記制約式を設立させる。一方、成
立している場合には、遅延素子を挿入しない。前記組合
せ回路分類処理ＳＢ１で分類された組合せ回路におい
て、入力側及び出力側共にラッチの場合には、組合せ回
路の遅延時間ＴＣに、次の遅延制約式が成立するか否か
を判定する。

【００８６】ＴＨ＜ＴＣ＜Ｔ （遅延制約式２） もし、成立しない場合には、組合せ回路に遅延素子を挿
入し、前記制約式を成立させ、一方、成立している場合
には遅延素子を挿入しない。前記組合せ回路分類処理Ｓ
Ｂ１で分類された組合せ回路において、入力側がラッチ
で出力側がＦＦの場合には、その組合せ回路に対して遅
延素子の挿入操作を行わない。

【００８７】次に、図１１及び図１２を用いて組合せ回
路の遅延制約式について説明する。入力側がＦＦで出力
側がラッチの組合せ回路の場合の前記遅延制約式１を説
明するために、組合せ回路ＣＣ２を用いて説明する。組
合せ回路ＣＣ２は、回路設計処理ＳＡ１により、次の関
係が成立する ０＜ＴＣ２＜Ｔ 回路変換処理ＳＡ１により組合せ回路ＣＣ２の出力側の
ＦＦＦＦ２がラッチＬ２に変換された結果、回路を正常
に動作させるためには、次の関係を満たす必要がある。

【００８８】ＴＨ＜ＴＣ２ 前記２つの式をまとめると、この組合せ回路ＣＣ２の遅
延時間ＴＣ２には、次の制約が必要である。

【００８９】ＴＨ＜ＴＣ２＜Ｔ 入力側及び出力側共にラッチの組合せ回路の場合の前記
遅延制約式２を説明するために、組合せ回路ＣＣ３を用
いて説明する。組合せ回路ＣＣ３は、回路設計処理ＳＡ
１により、次の関係が成立する ０＜ＴＣ３＜Ｔ 回路変換処理ＳＡ２により、組合せ回路ＣＣ３の入力側
及び出力側のＦＦＦＦ２、ＦＦ３が各々ラッチＬ２、Ｌ
３に変換させられた結果、論理回路を正常に動作させる
ためには、次の関係を満たす必要がある。

【００９０】ＴＨ＜ＴＣ３ この２つの式をまとめると、組合せ回路ＣＣ３の遅延時
間ＴＣ２には、次の制約が必要である。

【００９１】ＴＨ＜ＴＣ３＜Ｔ 入力側がラッチで出力側がＦＦの組合せ回路場合の遅延
制約式を説明するために、組合せ回路ＣＣ４を用いて説
明する。回路変換処理ＳＡ１により組合せ回路ＣＣ４の
入力側のＦＦＦＦ３はラッチＬ３に変換されるが、出力
側のＦＦは変換されないので、組合せ回路ＣＣ４に回路
変換処理ＳＡ２を行ったために生じる組合せ回路ＣＣ４
に対する遅延制約は、考慮する必要ない。

【００９２】図１４は、回路変換処理ＳＡ２により、論
理回路中のループ構造に含まれないＦＦを、そのＦＦと
同じクロック信号を持つラッチに変換した結果生成され
る論理回路を示す。この場合、ＦＦＦＦ２がラッチＬ２
に変換され、ＦＦＦＦ３がラッチＬ３に変換され、ＦＦ
ＦＦ４がラッチＬ４に変換される。

【００９３】図１５は、タイミング処理ＳＡ３により、
各々の組合せ回路の入力から出力までの遅延時間が遅延
制約を満たすように、組合せ回路に遅延素子を挿入した
論理回路である。Ｄ１は、タイミング処理ＳＡ３により
挿入された遅延素子である。遅延素子Ｄ１の挿入位置
は、遅延制約を満足すれば、組合せ回路内部であればど
こにでも挿入してもよい。

【００９４】図１６は、タイミング処理ＳＡ３によりタ
イミング処理された論理回路にセレクタＭＵＸ５を挿入
した論理回路を示す、このセレクタＭＵＸ５は、テスト
モード時に、ラッチＬ２〜Ｌ４に常に“１”のクロック
信号を入力する。従って、テストモード時には、ラッチ
Ｌ２〜Ｌ４は常スルー状態になる。論理回路内のループ
構造に含まれるＦＦＦＦ１、ＦＦ５のクロック入力端子
には、テストモード時でも、元のクロック信号が入力さ
れる。

【００９５】以上説明したように、本発明の第４の実施
の形態に係る検査容易化設計方法及び半導体集積回路に
よれば、論理回路に含まれる一部のＦＦをラッチで構成
し、遅延制約を満足しない箇所に遅延素子を挿入し、前
記ラッチはテストモード時にスルモードに固定し、ＦＦ
はスキャン設計することにより、高い故障検出率を達成
するテストパターンの生成を高速に行うことが可能にな
る。

【００９６】（第５の実施の形態）続いて、本発明の検
査容易化方法及び半導体集積回路の第５の実施の形態に
ついて、図面を参照しながら説明する。

【００９７】図１７は、本実施の形態のフローチャート
図である。

【００９８】同図において、Ｓａ１は、論理回路を１相
のクロック信号でＦＦベースで設計を行う回路設計処理
である。ＦＦベースで設計された論理回路は、内部にル
ープ構造を持たない複数の組合せ回路及びＦＦのみで設
計された回路であり、組合せ回路間にループ構造が存在
する。Ｓａ２は、前記回路設計処理Ｓａ１で設計した論
理回路の組合せ回路に対して、入力側から出力側までの
遅延時間を評価するタイミング評価処理である。

【００９９】以下、このタイミング評価処理Ｓａ２につ
いて、前記回路設計処理Ｓａ１で設計した論理回路のク
ロック信号の立上りから立下りまでの時間をＴＨ、クロ
ック周期をＴ、組合せ回路の遅延時間をＴＣとして、説
明すると、論理回路のループ構造に含まれない組合せ回
路に対して、遅延評価式 ＴＨ＜ＴＣ＜Ｔ を満足するか否かを評価する。

【０１００】Ｓａ３は、タイミング評価処理Ｓａ２で評
価された遅延制約式を満足する組合せ回路の入力側と出
力側のＦＦをラッチに置き換える回路変換処理である。
但し、ＦＦがループ構造に含まれる場合には、ラッチへ
の変換は行わない。Ｓａ４は、回路変換処理Ｓａ３後の
論理回路に対して、テスト回路を挿入するテスト回路挿
入処理である。

【０１０１】図１８は、前記回路変換処理Ｓａ３によ
り、論理回路のループ構造に含まれないＦＦを、そのＦ
Ｆと同じクロック信号を持つラッチに変換した結果生成
される論理回路を示す。同図では、ＦＦＦＦ２がラッチ
Ｌ２に変換され、ＦＦＦＦ４がラッチＬ４に変換され
る。

【０１０２】図１９は、回路変換処理Ｓａ３により処理
された論理回路にセレクタＭＵＸ６を配置した回路を示
す。このセレクタＭＵＸ６は、テストモード時に、ラッ
チＬ２、Ｌ４にイネーブル信号が常に“１”である信号
を入力する。従って、テストモード時には、ラッチＬ
２、Ｌ４は常にスルー状態となる。論理回路のループ構
造に含まれるＦＦＦＦ１、ＦＦ５のクロック入力端子に
は、テストモード時でも、元のクロック信号が入力され
る。論理回路中のＦＦは、スキャンＦＦに置き換えら
れ、各ＦＦ同志はシフトレジスタ状に接続し、スキャン
パスを形成する。

【０１０３】以上説明したように、本発明の第５の実施
の形態に係る検査容易化設計方法及び半導体集積回路に
よれば、遅延制約を満足する箇所のＦＦだけをラッチに
置換し、その置換したラッチはテストモード時にスルー
モードに固定し、ＦＦはスキャン設計することにより、
高い故障検出率を達成するテストパターンの生成を高速
に行うことが可能となる。

【０１０４】（第６の実施の形態）更に、本発明の検査
容易化方法及び半導体集積回路の第６の実施の形態につ
いて図面を参照しながら説明する。

【０１０５】図２０は、本実施の形態のフローチャート
図である。

【０１０６】ＳＴＡ１は、論理回路を１相のクロック信
号でＦＦベースで設計を行う回路設計処理である。ＦＦ
ベースで設計された論理回路は、内部にループ構造を持
たない複数の組合せ回路及びＦＦのみで設計された回路
であり、組合せ回路間にループ構造が存在する。

【０１０７】ＳＴＡ２は、回路設計処理ＳＴＡ１で設計
した論理回路において、論理回路中のループ構造に含ま
れないＦＦを、そのＦＦと同じクロック信号を持つラッ
チに変換する回路変換処理である。ＳＴＡ３は、回路変
換処理ＳＴＡ２後の論理回路に対して、その論理回路を
正しく動作させるために、入力側がＦＦで出力側がラッ
チである組合せ回路、入力側及び出力側共にラッチであ
る組合せ回路、入力側がラッチで出力側がＦＦである組
合せ回路の各々に対して、組合せ回路の入力から出力ま
での遅延時間を調節し、前記回路設計処理ＳＴＡ１で設
計された論理回路と同一の動作をするように、論理回路
のタイミングを合わせるタイミング処理である。

【０１０８】尚、ループ構造に含まれない組合せ回路
は、入力側がＦＦで出力側がラッチである組合せ回路、
入力側及び出力側共にラッチである組合せ回路、入力側
がラッチで出力側がＦＦである組合せ回路の３種類しか
存在しない。

【０１０９】また、ＳＴＡ４は、タイミング処理ＳＴＡ
３によりタイミング処理された論理回路に対して、その
論理回路をテスト可能にするためのテスト回路を挿入す
るテスト回路挿入処理である。

【０１１０】図２１は、タイミング処理ＳＴＡ３の詳細
を説明するフローチャート図である。同図において、Ｓ
ＴＢ１は、回路変換処理ＳＴＡ２後の論理回路のループ
構造に含まれていない組合せ回路について、その入力側
と出力側とが、各々、ＦＦとラッチ、ラッチとラッチ、
ラッチとＦＦ、の３種類に分類する組合せ回路分類処理
である。

【０１１１】以下、回路設計処理ＳＴＡ１で設計された
論理回路のクロック信号の立上りから立下りまでの時間
（即ち、クロック信号が“１”の状態である時間）をＴ
Ｈ、クロック周期をＴ、組合せ回路の入力から出力まで
の遅延時間をＴＣとして、説明する。

【０１１２】ＳＴＢ２は、組合せ回路分類処理ＳＴＢ１
で分類された論理回路の入力から出力までの遅延時間を
評価するタイミング評価処理である。ＳＴＢ３は、組合
せ回路分類処理ＳＴＢ１で分類された組合せ回路と、タ
イミング評価処理ＳＴＢ２で評価された各組合せ回路の
前記遅延時間ＴＣとから、論理回路のクロック信号の立
上りから立下りまでの時間ＴＨの幅が、全ての組合せ回
路の遅延時間ＴＣに対して、 ホールド時間＜ＴＨ＜ＴＣ を満たすようなクロック信号を生成するクロック回路生
成処理である。

【０１１３】図２２は、回路変換処理ＳＴＡ２の結果、
設計された論理回路のループ構造に含まれないＦＦを、
このＦＦと同じクロック信号を持つラッチに変換した結
果生成される論理回路を示す。この場合、ＦＦＦＦ２が
ラッチＬ２に変換され、ＦＦＦＦ３がラッチＬ３に変換
され、ＦＦＦＦ４がラッチＬ４に変換される。

【０１１４】図２３は、タイミング評価処理ＳＴＢ２に
よりタイミング処理された論理回路に、クロック生成部
１０及びセレクタ（テスト回路）ＭＵＸ７を挿入したも
のである。前記クロック生成部１０は、クロック回路生
成処理ＳＴＢ３により設けられ、クロック信号の値が
“１”の状態が通常クロック信号ＣＬＫよりも短いクロ
ック信号ＣＬＫ１を発生する。このクロック生成部１０
のクロック信号ＣＬＫ１は、ＦＦＦ１、ＦＦ５のクロッ
ク入力端子及びラッチＬ２〜Ｌ４の各イネーブル入力端
子に入力される。また、前記セレクタＭＵＸ７はテスト
回路挿入処理ＳＴＡ４で設けられ、通常動作時にクロッ
ク生成部１０のクロック信号ＣＬＫ１を選択し、テスト
モード時に論理値“１”のイネーブル信号を選択し、こ
の選択した信号をラッチＬ２〜Ｌ４のイネーブル入力端
子に入力する。

【０１１５】テストモード時には、ラッチＬ２、Ｌ３、
Ｌ４のイネーブル入力には常に“１”が入力され、これ
等ラッチＬ２〜Ｌ４はスルー状態となる。論理回路内の
ループ構造に含まれるＦＦＦＦ１、ＦＦ５のクロックに
は、テストモード時でも、クロック信号ＣＬＫ１が入力
される。論理回路に含まれるＦＦは、スキャンＦＦに置
き換えられ、各ＦＦ同志はシフトレジスタ状に接続さ
れ、スキャンパスを形成する。

【０１１６】以上説明したように、本発明の第６の実施
の形態に係る検査容易化設計方法及び半導体集積回路に
よれば、論理回路に含まれる一部のＦＦをラッチで構成
し、遅延制約を満足しない場合、クロック信号の“１”
の値の状態が通常のクロック信号よりも短いクロック信
号をラッチ及びＦＦに入力し、ラッチはテストモード時
にスルモードに固定し、ＦＦはスキャン設計することに
より、高い故障検出率を達成するテストパターンの生成
を高速に行うことが可能になる。

【０１１７】尚、本実施の形態は、前記第５の実施の形
態と組み合せて用いてもよい。即ち、前記遅延評価式を
満さない組合せ回路が存在する場合に、その組合せ回路
に遅延素子を配置すると共に、立上りから立下りまでの
時間が短いクロック信号を用い、この双方により、遅延
評価式を満してもよい。

【０１１８】

【発明の効果】以上説明したように、本発明によれば、
ラッチベースで設計される回路に対して、ループ構造だ
けにスキャン回路を挿入したので、回路面積の増加を抑
えつつ、検査容易化設計を行うことが可能である。

【０１１９】また、本発明によれば、ＦＦベースで設計
される論理回路に対して、遅延制約を満足し且つラッチ
構成によるループ構造を作り出さないように、ＦＦをラ
ッチに置換するので、検査容易性を損なわずに、回路面
積を削減することが可能となる。従って、高い故障検出
率を達成するテストパターンを高速に生成することが可
能になる。

【０１２０】更に、本発明によれば、ＦＦをラッチに置
き換える際、その置き換えるラッチのイネーブル入力端
子に、“１”の信号値の状態が通常クロック信号よりも
短いクロック信号を入力して、遅延制約を満足させたの
で、検査容易性を損なわずに、回路面積を削減すること
が可能である。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る検査容易化設
計における処理の流れを示すフローチャート図である。

【図２】本発明の第１及び第２の実施の形態に係る検査
容易化設計の対象となる論理回路を示す図である。

【図３】本発明の第１の実施の形態に係る検査容易化設
計の対象となる論理回路のラッチに入力されるイネーブ
ル信号の波形を示す図である。

【図４】本発明の第１の実施の形態に係る検査容易化設
計の対象となる論理回路に対して検査容易化設計を行っ
た結果の論理回路を示す図である。

【図５】本発明の第２の実施の形態に係る検査容易化設
計における処理の流れを示すフローチャート図である。

【図６】本発明の第２の実施の形態に係る検査容易化設
計の対象となる論理回路に対して検査容易化設計を行っ
た結果の論理回路を示す図である。

【図７】本発明の第３の実施の形態に係る検査容易化設
計における処理の流れを示すフローチャート図である。

【図８】本発明の第３の実施の形態に係る検査容易化設
計方法の動作の説明図であり、（ａ）はフリップフロッ
プベースの論理設計を説明する図、（ｂ）はフリップフ
ロップをラッチに置換する処理を説明する図である。

【図９】本発明の第３の実施の形態に係る検査容易化設
計方法の動作の説明図であり、（ａ）はラッチを検査時
にスルーモードにするための回路図、（ｂ）は論理回路
の最適化を説明するための図である。

【図１０】本発明の第４の実施の形態に係る検査容易化
設計における処理の流れを示すフローチャート図であ
る。

【図１１】本発明の第４及び第５及び第６の実施の形態
に係る検査容易化設計の対象となる論理回路を示す図で
ある。

【図１２】本発明の第４の実施の形態に係る検査容易化
設計の対象となる論理回路のフリップフロップに入力さ
れるクロック信号の波形を示す図である。

【図１３】本発明の第４の実施の形態に係る検査容易化
設計における処理の流れを示す図であって、タイミング
処理の方法を説明するフローチャート図である。

【図１４】本発明の第４の実施の形態に係る検査容易化
設計方法の説明図であり、論理回路のループ構造に含ま
れないフリップフロップをラッチに変換した結果の論理
回路を示す図である。

【図１５】本発明の第４の実施の形態に係る検査容易化
設計方法の説明図であり、論理回路に対して遅延素子を
挿入した結果を示す図である。

【図１６】本発明の第４の実施の形態に係る検査容易化
設計方法の説明図であり、論理回路に対して検査容易化
設計を行った結果を示す図である。

【図１７】本発明の第５の実施の形態に係る検査容易化
設計における処理の流れを示すフローチャート図であ
る。

【図１８】本発明の第５の実施の形態に係る検査容易化
設計方法の説明図であり、論理回路のループ構造に含ま
れないフリップフロップの一部をラッチに変換した結果
を示す図である。

【図１９】本発明の第５の実施の形態に係る検査容易化
設計方法の説明図であり、論理回路に対して検査容易化
設計を行った結果を示す図である。

【図２０】本発明の第６の実施の形態に係る検査容易化
設計における処理の流れを示すフローチャート図であ
る。

【図２１】本発明の第６の実施の形態に係る検査容易化
設計における処理の流れを示す図であって、タイミング
処理の方法を説明するフローチャート図である。

【図２２】本発明の第６の実施の形態に係る検査容易化
設計方法の説明図であり、論理回路のループ構造に含ま
れないフリップフロップをラッチに変換した結果を示す
図である。

【図２３】本発明の第６の実施の形態に係る検査容易化
設計方法を説明するための図であり、論理回路に対して
検査容易化設計を行った結果を示す図である。

【図２４】従来のスキャン設計を用いて検査容易化設計
を行った結果の論理回路を示す図である。

【図２５】（ａ）はスキャンフリップフロップを示す
図、（ｂ）はフリップフロップを示す図、（ｃ）はラッ
チを示す図である。

【符号の説明】

ＳＴ１ ラッチベースの論理設計処理 ＳＴ２ ループ探索処理 ＳＴ３ スキャンフリップフロップ挿入
処理 （スキャン回路挿入処理） ＳＴ４ テスト回路挿入処理 ＣＣ１〜ＣＣ５ 組合せ回路 Ｌ１〜Ｌ４ ラッチ ＳＦＦ１ スキャンフリップフロップ ＭＵＸ１ セレクタ（テスト回路） ＭＵＸ２〜ＭＵＸ７ セレクタ ＳＣＩ１、ＳＣＩ２ スキャン回路挿入部 Ｓ１ ラッチベースの論理設計処理 Ｓ２ ループ探索処理 Ｓ３ ラッチ挿入処理（スキャン回路
挿入処理） Ｓ４ テスト回路挿入処理 ７０１ フリップフロップベースの論理
設計処理 ７０２ ラッチ変換処理 ７０３ スキャン挿入総理 ７０４ テスト回路挿入処理 ７０５ 最適化処理 ８１４ セレクタ（テスト回路） ８１７ ラッチ ＳＡ１、ＳＴＡ１ 回路設計処理 ＳＡ２、ＳＴＡ２ 回路変換処理 ＳＡ３、ＳＴＡ３ タイミング処理 ＳＡ４、ＳＴＡ４ テスト回路挿入処理 ＳＢ１、ＳＴＢ１ 組合せ回路分類処理 ＳＢ２、ＳＴＢ２ タイミング評価処理 ＳＢ３ 遅延素子挿入処理 Ｄ１ 遅延素子 ＦＦ１、ＦＦ５ スキャンフリップフロップ Ｓａ１ 回路設計処理 Ｓａ２ タイミング評価処理 Ｓａ３ 回路変換処理 Ｓａ４ テスト回路挿入処理 ＳＴＢ３ クロック回路生成処理 １０ クロック生成部

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 21/822

Claims (18)

【特許請求の範囲】
1. 【請求項１】 ラッチベースで論理回路を設計する論理
   設計処理と、 前記論理設計処理により生成された論理回路においてル
   ープ構造を探索し特定するループ探索処理と、 前記ループ探索処理により特定されたループ構造に含ま
   れる所定のラッチに、スキャンフリップフロップ又はラ
   ッチを追加するスキャン回路挿入処理と、 前記生成された論理回路に含まれるラッチのうち、前記
   所定のラッチ以外のラッチに対し、通常動作時にはクロ
   ック信号を、検査時には所定の論理値を各々ラッチのイ
   ネーブル入力端子に入力するテスト回路を接続、挿入す
   るテスト回路挿入処理とを備えたことを特徴とする半導
   体集積回路の検査容易化設計方法。
2. 【請求項２】 前記スキャン回路挿入処理は、 前記ループ構造に存在する所定の１個のラッチに対し並
   列にスキャンフリップフロップを挿入する処理と、 前記所定のラッチ及び前記挿入されたスキャンフリップ
   フロップの入力信号を共通とし、前記ラッチ及び前記ス
   キャンフリップフロップの各出力をセレクタを通して選
   択的に出力させる処理とを有することを特徴とする請求
   項１記載の半導体集積回路の検査容易化設計方法。
3. 【請求項３】 前記スキャン回路挿入処理は、 前記ループ構造に存在する所定の１個のラッチと直列に
   ラッチを１個挿入する処理と、 通常データ及びテストデータの何れか一方をセレクタを
   通して選択的に、前記２個のラッチのうち前段に位置す
   るラッチに入力する処理と、 前記２個のラッチのクロック端子に、各々、相互に逆相
   となるイネーブル信号を入力する処理と、 前記２個のラッチの各出力を他のセレクタを通して選択
   的に出力させる処理とを有することを特徴とする請求項
   １記載の半導体集積回路の検査容易化設計方法。
4. 【請求項４】 ループ構造に含まれる組合せ回路及びラ
   ッチ、並びに前記ループ構造に含まれないラッチを備え
   た半導体集積回路であって、 前記ループ構造内に配置されるスキャン回路挿入部と、 前記ループ構造に含まれないラッチに対し、そのイネー
   ブル入力端子に、通常のクロック信号及び所定の論理値
   の何れか一方を選択して入力するセレクタとを備え、 前記スキャン回路挿入部は、 前記ループ構造に含まれるラッチと、 前記ループ構造に含まれるラッチに並列に配置され、且
   つこのラッチと共通のデータ入力及びクロック信号を持
   ち、テストデータ及びスキャンイネーブル信号が入力さ
   れるスキャンフリップフロップと、 テストモード信号により制御され、前記ループ構造に含
   まれるラッチ及び前記スキャンフリップフロップの出力
   の一方を選択的に出力するセレクタと、 前記スキャンフリップフロップの出力端子に接続される
   スキャンアウトピンとを備えることを特徴とする半導体
   集積回路。
5. 【請求項５】 前記ループ構造に含まれる他のラッチ
   と、 前記他のラッチに対し、そのイネーブル入力端子に、通
   常のクロック信号及び所定の論理値の何れか一方を選択
   して入力するセレクタとを備えることを特徴とする請求
   項４記載の半導体集積回路。
6. 【請求項６】 ループ構造に含まれる組合せ回路、及び
   前記ループ構造に含まれないラッチを備えた半導体集積
   回路であって、 前記ループ構造内に配置されるスキャン回路挿入部と、 前記ループ構造に含まれないラッチに対し、そのイネー
   ブル入力端子に、通常のクロック信号及び所定の論理値
   の何れか一方を選択して入力するセレクタとを備え、 前記スキャン回路挿入部は、 テストデータを入力するスキャンインピンと、 スキャンイネーブル信号及び前記スキャンインピンから
   のテストデータを受け、前記スキャンイネーブル信号に
   基いて、通常データ及び前記テストデータの一方を選択
   的に出力するセレクタと、 前記セレクタの出力及びクロック信号が入力される前段
   のラッチと、 前記前段のラッチに連続して直列に配置され、且つ前記
   前段のラッチに入力されるクロック信号とは逆相のクロ
   ック信号が入力される後段のラッチと、 テストモード信号を受け、このテストモード信号に基い
   て、前記２個のラッチの出力の一方を選択する他のセレ
   クタと、 前記後段のラッチの出力端子に接続されるスキャンアウ
   トピンとを有することを特徴とする半導体集積回路。
7. 【請求項７】 前記ループ構造に含まれる他のラッチ
   と、 前記他のラッチに対し、そのイネーブル入力端子に、通
   常のクロック信号及び所定の論理値の何れか一方を選択
   して入力するセレクタとを備えることを特徴とする請求
   項６記載の半導体集積回路。
8. 【請求項８】 フリップフロップのセットアップ時間の
   タイミングをスキャンフリップフロップのタイミングに
   設定すると共に、フリップフロップのホールド時間をク
   ロック信号の１周期中で信号値が“１”である時間に設
   定して、フリップフロップベースの論理設計を行う論理
   設計処理と、 前記論理設計処理により作成された論理回路に含まれる
   所定のフリップフロップを前記論理回路から取り除け
   ば、前記論理回路に含まれるループ構造が無くなる場合
   に、その所定のフリップフロップ以外のフリップフロッ
   プをラッチに置き換えるラッチ変換処理と、 前記ラッチ変換処理後の論理回路に存在するフリップフ
   ロップをスキャンフリップフロップに置換すると共に、
   この置換されたスキャンフリップフロップ同志をシフト
   レジスタ状に接続してスキャンパスを構成するスキャン
   挿入処理と、 前記ラッチ変換処理後の論理回路中に存在するラッチに
   対して、通常動作時にはイネーブル信号を、検査時には
   所定の論理値をイネーブル入力端子に入力するテスト回
   路を接続、挿入するテスト回路挿入処理と、 前記テスト回路挿入処理後の論理回路を最適化する論理
   最適化処理とを備えたことを特徴とする半導体集積回路
   の検査容易化設計方法。
9. 【請求項９】 組合せ回路を挟んでラッチ及びスキャン
   フリップフロップが混在する論理回路を持つ半導体集積
   回路であって、 前記論理回路のラッチのイネーブル入力端子に出力端子
   が接続され、テストモード信号により制御されるセレク
   タを備え、 前記セレクタは、 一方のデータ入力端子に、前記スキャンフリップフロッ
   プに入力されるクロック信号が入力され、他方のデータ
   入力端子に所定の論理値が入力され、 前記スキャンフリップフロップは、 他のスキャンフリップフロップとシフトレジスタ状に接
   続されてスキャンパスを構成することを特徴とする半導
   体集積回路。
10. 【請求項１０】 内部にループ構造を持たない組合せ回
    路とフリップフロップのみを用いて、前記組合せ回路間
    にループ構造が存在する論理回路を設計する回路設計処
    理と、 前記回路設計処理により設計した論理回路に含まれるフ
    リップフロップであって、前記ループ構造に含まれない
    フリップフロップを、このフリップフロップと同じクロ
    ック信号を持つラッチに変換する回路変換処理と、 前記回路変換処理後の論理回路のループ構造に含まれな
    い組合せ回路のうち、入力側にフリップフロップが出力
    側にラッチが配置される組合せ回路、及び入力側にラッ
    チが出力側にフリップフロップが配置される組合せ回路
    の各々に対して、論理回路を正しく動作させるために、
    前記回路変換処理後の論理回路のクロック信号の立上り
    から立下りまでの時間をＴＨ、クロック周期をＴ、組合
    せ回路の遅延時間をＴＣとして、遅延制約式 ＴＨ＜ＴＣ＜Ｔ を満足するか否かを評価するタイミング評価処理と、 前記タイミング評価処理の結果に基いて、組合せ回路の
    入力から出力までの遅延時間が前記遅延制約式を満たす
    ように、組合せ回路に遅延素子を挿入する遅延素子挿入
    処理と、 前記遅延素子挿入処理後の論理回路に、この論理回路を
    テスト可能にするためのテスト回路を挿入するテスト回
    路挿入処理とを備えたことを特徴とする半導体集積回路
    の検査容易化設計方法。
11. 【請求項１１】 内部にループ構造を持たない組合せ回
    路及びフリップフロップのみを用いて、前記組合せ回路
    間にループ構造が存在する論理回路を設計する回路設計
    処理と、 前記回路設計処理後の論理回路中のループ構造に含まれ
    ない組合せ回路に対して、その論理回路のクロック信号
    の立上りから立下りまでの時間をＴＨ、クロック周期を
    Ｔ、組合せ回路の遅延時間をＴＣとして、遅延制約式 ＴＨ＜ＴＣ＜Ｔ を満足するか否かを評価するタイミング評価処理と、 前記タイミング評価処理で評価された遅延制約式を満足
    する組合せ回路の入力側及び出力側に位置するフリップ
    フロップであって、前記ループ構造に含まれないフリッ
    プフロップをラッチに置き換える回路変換処理と、 前記回路変換処理後の論理回路に対してテスト回路を挿
    入するテスト回路挿入処理とを備えたことを特徴とする
    半導体集積回路の検査容易化設計方法。
12. 【請求項１２】 内部にループ構造を持たない組合せ回
    路及びフリップフロップのみを用いて、前記組合せ回路
    間にループ構造が存在する論理回路を設計する回路設計
    処理と、 前記回路設計処理により設計した論理回路のループ構造
    に含まれないフリップフロップを、このフリップフロッ
    プと同じクロック信号を持つラッチに変換する回路変換
    処理と、 前記回路設計処理後の論理回路中のループ構造に含まれ
    ない組合せ回路に対して、その論理回路のクロック信号
    の立上りから立下りまでの時間をＴＨ、クロック周期を
    Ｔ、組合せ回路の遅延時間をＴＣとして、遅延制約式 ＴＨ＜ＴＣ＜Ｔ を満足するか否かを評価するタイミング評価処理と、 前記タイミング評価処理の結果に基いて、前記遅延制約
    式を満さない組合せ回路の入力側及び出力側に位置する
    ラッチ又はフリップフロップに対して、前記遅延制約式
    を満たすように、立上りから立下りまでの時間ＴＨの短
    いクロック信号を与えるクロック回路生成処理と、 前記回路変換処理後の論理回路に対してテスト回路を挿
    入するテスト回路挿入処理とを備えたことを特徴とする
    半導体集積回路の検査容易化設計方法。
13. 【請求項１３】 内部にループ構造を持たない組合せ回
    路及びフリップフロップのみを用いて、前記組合せ回路
    間にループ構造が存在する論理回路を設計する回路設計
    処理と、 前記回路設計処理により設計した論理回路のループ構造
    に含まれないフリップフロップを、このフリップフロッ
    プと同じクロック信号を持つラッチに変換する回路変換
    処理と、 前記回路設計処理後の論理回路中のループ構造に含まれ
    ない組合せ回路に対して、その論理回路のクロック信号
    の立上りから立下りまでの時間をＴＨ、クロック周期を
    Ｔ、組合せ回路の入力から出力までの遅延時間をＴＣと
    して、遅延制約式 ＴＨ＜ＴＣ＜Ｔ を満足するか否かを評価するタイミング評価処理と、 前記タイミング評価処理の結果に基いて、前記遅延制約
    式を満さない組合せ回路に対して、この組合せ回路の遅
    延時間ＴＣと前記クロック信号の立上りから立下りまで
    の時間ＴＨとの差を縮めるように、遅延素子を挿入する
    遅延素子挿入処理と、 前記遅延素子が挿入された組合せ回路の入力側及び出力
    側に位置するラッチ又はフリップフロップに対して、前
    記遅延制約式を満たすように、前記立上りから立下りま
    での時間ＴＨの短いクロック信号を与えるクロック回路
    生成処理と、 前記回路変換処理後の論理回路に対してテスト回路を挿
    入するテスト回路挿入処理とを備えたことを特徴とする
    半導体集積回路の検査容易化設計方法。
14. 【請求項１４】 ループ構造を持ち、前記ループ構造は
    １個以上のスキャンフリップフロップ及び組合せ回路に
    より構成され、前記ループ構造外はスキャンフリップフ
    ロップを持たず、ラッチ及び組合せ回路により構成さ
    れ、 前記ループ構造外のラッチのイネーブル入力端子に出力
    端子が接続され、テストモード信号により制御されて、
    前記スキャンフリップフロップに入力されるクロック信
    号と所定の論理値との一方を選択するセレクタを有し、 前記スキャンフリップフロップはシフトレジスタ状に接
    続されてスキャンパスが構成されることを特徴とする半
    導体集積回路。
15. 【請求項１５】 論理回路中に存在するラッチ及びフリ
    ップフロップの各間の何れかに遅延素子が存在すること
    を特徴とする請求項１４記載の半導体集積回路。
16. 【請求項１６】 ループ構造を持ち、前記ループ構造は
    １個以上のスキャンフリップフロップ及び組合せ回路に
    より構成され、前記ループ構造外はスキャンフリップフ
    ロップ、ラッチ及び組合せ回路により構成され、 前記ループ構造外のラッチのイネーブル入力端子に出力
    端子が接続され、テストモード信号により制御されて、
    前記スキャンフリップフロップに入力されるクロック信
    号と所定の論理値との一方を選択するセレクタを有し、 前記ループ構造内外のスキャンフリップフロップはシフ
    トレジスタ状に接続されてスキャンパスが構成されるこ
    とを特徴とする半導体集積回路。
17. 【請求項１７】 ループ構造を持ち、前記ループ構造は
    １個以上のスキャンフリップフロップ及び組合せ回路に
    より構成され、前記ループ構造外はスキャンフリップフ
    ロップを持たず、ラッチ及び組合せ回路により構成さ
    れ、また、 クロック信号が入力され、このクロック信号と同一周期
    で且つ“１”の信号値の状態が前記クロック信号よりも
    短いクロック信号を生成し、この生成したクロック信号
    を前記スキャンフリップフロップに与えるクロック信号
    生成部と、 前記ループ構造外のラッチのイネーブル入力端子に出力
    端子が接続され、テストモード信号により制御されて、
    前記クロック信号生成部が生成したクロック信号と所定
    の論理値との一方を選択するセレクタとを有し、 前記スキャンフリップフロップはシフトレジスタ状に接
    続されてスキャンパスが構成されることを特徴とする半
    導体集積回路。
18. 【請求項１８】 論理回路中に存在するラッチ及びフリ
    ップフロップの各間の何れかに遅延素子が存在すること
    を特徴とする請求項１７記載の半導体集積回路。