JPH11508461A

JPH11508461A - Portable ultrasonic imaging system

Info

Publication number: JPH11508461A
Application number: JP9504611A
Authority: JP
Inventors: チアング，アリス・エム; ブロードストーン，スチーブン・アール
Original assignee: テラテク・コーポレーシヨン
Priority date: 1995-06-29
Filing date: 1996-06-28
Publication date: 1999-07-27
Also published as: WO1997001768A3; AU6344696A; JP2007325937A; WO1997001768A2; CA2225622A1; AU700274B2; TW381226B; EP0835458A2

Abstract

(57)【要約】携帯式超音波撮像システム（１０）は、携帯式の電池電源のデータプロセッサー（１４）にケーブル（１６）で組み合わせられたスキャンヘッド（１２）及び表示ユニットを備える。スキャンヘッドの外枠（１２）は超音波変換器のアレイ及びこれと組み合わせられた回路を収容し、この回路には超音波パルスを送信する送信モードにおいて使用されるパルス同期回路、及び撮像されている対象領域から戻ってくる反射超音波信号を動的に収束させるために受信モードにおいて使用されるビーム形成回路が備えられる。 (57) Abstract: A portable ultrasonic imaging system (10) includes a scan head (12) and a display unit combined with a portable battery-powered data processor (14) by a cable (16). The outer frame (12) of the scanhead houses an array of ultrasonic transducers and associated circuitry, including a pulse synchronization circuit used in a transmission mode for transmitting ultrasonic pulses, and an imaged image. A beamforming circuit is provided that is used in a receive mode to dynamically focus reflected ultrasound signals returning from the target area.

Description

【発明の詳細な説明】携帯式超音波撮像システム関連特許これは、１９９５年６月２９日付け米国出願０８／４９６８０４号の一部継続出願である１９９６年２月１２日付け米国出願０８／５９９８１６号の一部継続出願であり、これら出願の全文は参考文献としてここに組み入れられる。発明の背景通常の超音波撮像システムは、典型的には、大型のラック取付け式のコンソール型の処理及びおよび表示装置にケーブルで組み合わせられた手持ち型のスキャンヘッドを備える。スキャンヘッドは、典型的には、超音波エネルギーを撮像される領域内に送信し、この領域から戻ってくる反射超音波エネルギーを受信する超音波変換器のアレイを備える。変換器は、受信した超音波エネルギーを低電位の電気信号に変換し、この信号はケーブルを通して処理装置に送られる。処理装置は、対象範囲の画像を作るように変換器からの信号を組み合わせるように動的に焦点合わせをさせるような適切なビーム形成技術を適用する。代表的な通常の超音波システムは、１２８個の超音波変換器よりなる変換器のアレイを持つ。各変換器はコンソール型の処理装置内に置かれたそれ自体の処理回路と組み合わせられる。処理回路は、典型的には、ドライバー回路を有し、この回路は、送信モードにおいては、変換器に超音波信号の送信を開始させるように正確なタイミングで励起パルスを送る。この送られたタイミングパルスはコンソールの処理装置からケーブルを経てスキャンヘッドに送られる。受信モードにおいては、処理回路よりなるビーム形成回路が、変換器からの低電位電気信号に適切な遅延をさせ、信号を正確な画像を作り得るような信号に順次に動的に焦点合せをさせる。超音波撮像システムに使用されるようなＮ個の圧電式超音波変換器１８（１） −１８（Ｎ）の撮像用アレイ１８の図式的なブロック図が図１に示される。圧電式変換器素子１８（１）−１８（Ｎ）のアレイは、画像目標（典型的には人体組織のある範囲）内に伝搬し又は狭いビームで媒体を伝わる音響パルスを作る。パルスは一定速度の球面波として伝搬する。画像点Ｐ又は反射器から戻ってくる信号の形式の音響の反響が、同じ変換器素子のアレイ１８に、あるいは別の受信用アレイにより検出され、反射している構造Ｐの位置を示すような方式で表示させることができる。伝達媒体内の点Ｐからの反響は、種々の伝搬時間の後で受信アレイの各変換器素子１８（１）−１８（Ｎ）に到達する。各変換器素子についての伝搬時間は異なり、これは各変換器素子と点Ｐとの間の距離に依存する。これは典型的な超音波伝達媒体、即ち軟部身体組織については真であり、このときは音速は一定（又は比較的一定）とした。その後で、受信された情報が反射している構造の位置を示すような方法で表示される。２次元のＢモードスキャンにおいては、パルスは、これを図１Ａに示されたような多数の視線に沿って伝えられる。反響が抽出採取されその振幅が輝度として符号化された場合は、グレースケール画像をＣＲＴに表示することができる。典型的に、画像は、０．７５°の角度間隔で９０°セクター画像を形成する線を走査する。水中における音速は１．５４×１０⁵ cm/sec であるので、深さ１６ cm についての往復時間は２０８ μs であろう。従って、データが１２８個の視線に沿うために要する総時間は２６. ６ ms である。もし、システム内の別の信号処理装置がこのデータ獲得速度を維持するに十分に早ければ、標準のテレビビデオに相当する速度で２次元画像を作ることができる。例えば、超音波画像装置が、反射された音又は後方に散乱された音を１対の肋骨間の胸壁を通して観察するために使用されるならば、心臓の鼓動をリアルタイムで画像化することができる。超音波変換器は、典型的には（通常は１／２波長間隔の）圧電式変換器１８（１）−１８（Ｎ）の線形アレイであり、その立面パターンは一定であり、その方位パターンは主として遅延ステアリングにより制御される。通常のアレイの放射状の（方位）ビームパターンは、主として遅延されて伝達されたパルスを、画像点Ｐに集められた全ての変換器からのエネルギーが所望のビーム形状を作るような方法で各変換器素子１８（１）−１８（Ｎ）に加えることにより制御される。従って、予定された方向に沿って所望の伝達放射パターンを作るには、各変換器１８（１）−１８（Ｎ）に時間遅延回路を組み合わせることが必要である。図１Ｂに見られるように、与えられた方位角に対しては、２種の異なった伝達パターン、即ち、「シングルフォーカス」パターンと「ゾーンフォーカス」パターンとが可能である。シングルフォーカス法は特定の視線に沿った画像線の中央域に焦点の合わせられた単一のパルスを使用する。シングルパルスモードにおいては、方位焦点深度は電子的に変更することができるがいかなる予定方向に対しても一定のままに留める。ゾーンフォーカス運転においては、各が異なった深度（ゾーン）に焦点を合わせられた多数のパルスが各視線又は方向に沿って送信される。複数パルス運転のために、送信機のアレイは、各スキャン方向に沿ったＭ個の焦点ゾーンに焦点が合せられ、即ち、一連のＭ個のパルス、Ｐ₀、Ｐ₁、・・・・・、Ｐ_M-1が作られ、各パルスはそれぞれその相当する区域Ｒ₀、Ｒ₁、・・・、Ｒ_M-1に焦点が合せられる。パルスは繰返しシーケンスで作られ、従って立ち上がり後は、Ｍ番目のパルスごとに、新しい方向に見下ろし始めるか、あるいは現在の方向を見下ろす連鎖を繰り返すように最初のパルスＰ₀に対応するかのいずれかである。ゾーンフォーカスモードのためには、異なったフォーカスゾーンに焦点を合せるビームパターンを作るために各変換器素子とプログラム可能な遅延回路とを組み合わせることが必要である。前述のように、同じ変換器素子１８（１）−１８（Ｎ）のアレイ１８を戻り信号の受信用に使用することができる。画像点において始まった反射又は反響のビームのエネルギー波形は、ある時間遅れの後に各変換器素子に達する、この時間遅れは、画像点から変換器素子までの距離を媒体内の信号の波形の仮定一定速度で割った値と等しい。送信モードと同様に、この時間遅れは各変換器素子について異なる。受信している各変換器素子について、経路長のこの相違は、所与の深さに対する特定の画像点から各受信器への反射エネルギーを収束させることにより補償しなければならない。各受信している素子における遅れは素子からアレイ中心まで計った距離と、アレイに直角に計った観察角度方向との関数である。超音波においては、各変換器により作られた音響パルスは広帯域信号でないことに注意すべきであり、かつ大きさと位相の両者の項で表されるべきである。ビームの形成と収束の運転は、全ての変換器において観察されるように散乱した波形の和を作ることが含まれるが、この和において、波形は、和の位相、振幅において現れるので異なった遅れとならざるを得ない。従って、各チャンネルに異なった遅れを与えかつこの遅れを時間とともに変えることのできるビーム形成回路が必要である。与えられた方向に沿って深部組織から反響が戻るので、受信用アレイはその焦点を深度により連続的に変える。この過程が動的焦点合せとして知られる。図２Ａ−２Ｃは、３種の別な通常の撮像用又はビーム焦点合せ用の技術の図式的なブロック図を示す。音響レンズ５１を使用するプログラム不可能な物理レンズシステム５０が図２Ａに示される。一方、リアルタイムで時間遅れ及び位相遅れ焦点合せ機能を行うために、組み合わせられた信号処理用電子回路が使用される動的焦点合せ用のシステムが図２Ｂ及び２Ｃにそれぞれ示される。図２Ｂは時間遅延素子５３を使用する時間遅れシステム５２を示し、図２Ｃは位相遅延素子５５を使用する位相遅延システム５４を示す。図２Ｂ及び２Ｃのレンズなしシステムにおいては、画像を形成するために時間遅れを与えかつフィールドの点からの入射エネルギーの焦点合せを行うために、各が受信している変換器と組み合わせられて処理チャンネルを定めている信号処理素子５３、５５が必要である。これのため、各処理チャンネルに異なった遅れを与え、更にこの遅れを時間により変えることのできるビーム形成回路が必要である。予定された方向に沿って、反響が変換器素子のアレイから離れた距離から戻るので、受信用アレイは動的な焦点合せを行うためにその焦点を連続的に深さを変化させる。受信されたビームが形成された後は通常の方法でデジタル化される。各受信パルスのデジタル表現は、ビームにより形成される方位における範囲の関数としてフィールド点から戻ってくる超音波エネルギーの散乱した断面に対応したタイムシーケンスである。連続したパルスは異なった方向を指し−４５°から＋４５° の視野をカバーする。あるシステムにおいては、（持続的な重み付けと呼ばれる）同じ点の連続した観測からのデータの平均時間が、画質の改善のために使用される。例えば、２−５MHz の周波数範囲で作動している超音波撮像システムにおいては、希望の正確な経路の補償のために、サブミリセコンドの時間的分解能を１０ないし２０μs まで提供できる電子回路が必要である。図２Ｂに示されるように、遅延線は、レンズなし超音波システムにおいて動的な焦点合せに必要な時間遅延機能に本質的に適合する。より特別には、作動周波数５MHz でかつ半波長中心上の１２８個の変換器素子のアレイを有する例示的な超音波撮像システムにおいては、直線的な遅延設備は、適切な遅延を設定するために、２５ns の分解能でプログラム可能なクロック周期を有する４８０段階の遅延線、又はプログラム可能な４８０対１の時間選択スイッチと関連して４０MHz でクロックされる４８０段階タップ付き遅延線のいずれかを含むことを各処理チャンネル／変換器阻止に要求する。これら通常の技術と組み合った二つの問題がある。第１は、簡単な可変速度クロック発生器が今日まで開発されていない。第２は、Ｎ段階のタップ付き遅延線に対して、選定された回路と組み合わせられた面積がＮ²に比例し、従ってかかる回路は集積されたタップ構成を実現するためには大きなチップ面積を必要とする。通常の方法の制御回路の作成に伴う困難と複雑性とのために、わずかな時間遅延構造が１個のマイクロチップ上で一体化されただけで、従って多素子の動的ビーム形成機能を実行するためには多数のチップが要求されるであろう。これらの理由で、従来技術の超音波撮像システムで直截的な時間遅延設備を使用したものはない。代わりに、平面波混合近似が使用される。この近似方法においては、総遅延発生は２部分に分離される。所要の密な遅延時間を近似させるためにアナログ平面波混合技術が使われ、粗い遅延時間を達成するために粗い間隔の遅延線が使用される。平面波近似によれば、密な遅延は、各変換器素子の受信した波と局所発振器と異なった位相を重ね、即ち各処理チャンネルにおいて移動したアナログ位相を作ることにより、各受信処理チャンネルの受信したＡＣ波の位相を変えることにより達成することができる。特に、式Ω_n(t)=ω(T_n'(t)-T_n'(t))を満足する Ω_n が選ばれたとき、cos(ω₀+Ω_n(t))形式の適正な位相角を有する局所発振器の選定により、T_n(t)は理想的な補償遅延であり、T_n'(t) は Tn の粗く数量化された近似である。ミキサーの出力が T_n’だけ遅延されたときは、これの中間周波数（ＩＦ）サイドバンドの一つの位相が、すべての処理チャンネルにの中の位相のコヒレンスを提供する。上述の技術の通常の導入においては、粗い間隔で直列に接続された遅延線の任意のタップに任意の受信した逓降変換ミキサー出力を接続するタップ選択が使用される。タップ選択は、本質的に、多位置スイッチであり、これは多数の出力線の一つにその入力を接続する。遅延線の各タップごとに１個の出力線が与えられる。このため、各ミキサー出力を、遅延線の粗い間隔のタップに接続でき、そして全てのタップ出力がコヒレントに合算される。しかし、例示の５MHz の演算について、上述のような単一ミキサー配列が使用された場合は、１ms より小さい遅延分解能を有する遅延線が必要である。まとめると、ここに説明された通常の技術は、中間周波数を出力するように局所発振器周波数の選定により発振器出力と受信信号とをヘテロダインする。次いで、この変換された信号が別のミキサーに加えられる。第２の発振器の適切な位相角を選定することにより、第２のヘテロダインにより作られた中間周波数の波の位相が制御される。次いで、第２のミキサーの出力が、タップ選択により、各方向に沿った焦点スキャン中に遅延線の粗い間隔のタップの一つ、又は数個に接続される。上述の近似技術は、幾分か焦点の外れた画像を与え、その画像がアナログ式のミキサー及びＲＣネットワークのような入手の容易な技術の利用により経済的に実現可能な方法であることにより使用される。具合の悪いことに、ミキサー近似法は理想的に焦点の合わせられた（完全遅延）場合と比較して画像のミスレジストレーションエラー及び信号の損失を生ずる。現在の超音波システムは、機能するために多くの複雑な信号処理回路を必要とする。例えば、動的なビーム形成には何百もの遅延及び加算回路が必要である。また、カラーフロー画像において２次元的な深さ及びドップラー情報を提供するためにパルス式又は連続式のドップラープロセッサーが必要である。これらのアプリケーションの各は、１００００ＭＯＰＳ（毎秒１００万回の演算）以上の実行を必要とする。最新のＣＭＯＳチップでもチップ当たり数百ＭＯＰＳしかできず、しかも各チップが数ワットの電力を必要とする。従って、通常の実行装置を有する超音波機械は数百のチップを必要とし、かつ何百ワットもの電力を消費する。その結果、通常のシステムは、標準の大型のラック取付け型キャビネット内に設置される。通常の超音波システムの別の欠点は、スキャンヘッドを処理及び表示ユニットに接続するケーブルが極めて高性能であることが要求され、従って高価であることである。全てのビーム形成回路がコンソール内に置かれるため、超音波変換器からの低レベル電気信号の全てを、スキャンヘッドから処理回路に結合させねばならない。信号はかかる低レベルのものであるため、極めてノイズ、混信及び損失に敏感である。変換器が１２８個の典型的な変換器の変換器アレイでは、スキャンヘッドと処理及び表示コンソールとの間のケーブルは、１２８個の低ノイズ、低クロストーク、及び低損失の同軸ケーブルを必要とする。かかるケーブルは高価な材料であるかつ組み立て時間の費用が大きく、従って非常に費用がかさむ。発明の概要本発明は、携帯式の超音波撮像システム及び方法に向けられる。本発明の撮像システムは、ケーブルにより携帯式の処理回路に接続された手持ち式スキャンヘッドを備える。スキャンヘッドはハウジングを備え、これは、撮像する対象領域に超音波信号を送信する超音波変換器のアレイを収容し、対象領域からの反射超音波信号を受信し、更に受信した超音波信号を電気信号に変換する。スキャンヘッドのハウジングは、本発明の撮像システムに使用されるビーム形成回路も備え、これが超音波変換器からの電気信号を対象領域の電気的表現に転換する。対象領域の電気的表現は、システムケーブルを経てインターフェース上を処理及び表示回路に送られ、電気的表現を使用して対象領域の画像を作る。１実施例においは、携帯式の処理回路はラップトップ型コンピューターの形式で導入され、これは、一体式のキーボード、画像データ転換用のＰＣＭＣＩＡ標準のモデムカード、及びアクティブマトリックスＬＣＤにようなフリップトップのフラットパネル表示装置を備える。ラップトップ型コンピューター、従って全システムは、小型軽量の電池により電力を供給される。スキャンヘッド、ケーブル及びコンピューターを含んだ全システムは、非常に軽量かつ携帯可能である。システムの総重量は４．５３kg（１０ポンド）を越さないことが好ましい。スキャンヘッドの内部には、スキャンヘッドの電子回路を外部の高周波源による干渉から遮断するためにファラディシールドを備えることができる。１実施例においては、システムは、スキャンヘッドとラップトップコンピューターとの間にインターフェースユニットも備える。システムケーブルは、コンピューターに直接接続される代わりにインターフェースユニットに接続される。別のケーブルがインターフェースユをコンピューターに接続する。インターフェースユニットは、コンピューターで行われない制御及び信号／データ処理機能を行う。こにより、コンピューターのおける全処理負荷を小さくする。別の実施例においては、陰極線管（ＣＲＴ）表示装置上に高画質の画像が表示される。この実施例では、スキャンヘッドからの信号は、ケーブルを経てパソコン又はラップトップコンピューターのようなプロセッサーに送られる。これらコンピューターはＣＲＴ表示装置にインターフェースされる。スキャンヘッドからの信号はプロセッサーで受信され、このプロセッサーが信号を処理し、適切な表示信号を作り、これをＣＲＴに送る。スキャンヘッドに本発明の超音波撮像システムの機能を導入できるように、超音波変換器と組み合わせられた信号処理回路の多くは小さいＣＭＯＳチップ上に集積される。例えば、受信された超音波信号に個別の遅延を導入するために使用されるビーム形成回路は６４個の素子のアレイにつき１個のチップで導入することができる。従って１２８素子システムに対しては２個のチップが使われる。変換器駆動用パルスを作るために使用されるパルス同期回路は１チップに導入できる。更に、送信モードにおいて変換器を駆動させるために使用される高電圧ドラーバー回路及び受信モードにおいて変換器からの電気信号を適切な状態にするために使用される前置増幅器と利得制御回路とは、１個のチップ上で集積させることができる。また、変換器からの信号を選択するための乗算回路及びその他の同様な制御回路も１個のチップ上に形成することができる。本発明の好ましい１実施例においては、スキャンヘッド内の信号処理回路は低電力高速ＣＭＯＳ技術で導入される。集積回路は通常の回路よりも低い電圧で作動するようにできる。その結果、集積回路における電力消費、従ってこれにより生ずる熱の影響は、通常の回路のものよりかなり小さい。１実施例においては、スキャンヘッドの総電力消費は２ワット以下である。これにより、スキャンヘッドの温度を４１℃以下に維持することができる。かかる低い電力消費及び温度のため、熱の影響による性能のいかなる劣化もなしにスキャンヘッドハウジングの比較的小さい容積の中に諸回路を設けることができる。検査を受ける患者もまた有害な熱の影響を受けない。更に、システムが比較的小電力しか要求しないため、データ処理及び表示ユニット内に置かれた電池でこれに給電することができる。上述のように、超音波システムにおいては、典型的に、個々の遅延が各個々に送信された超音波パルス内に導入され、また受信された反射超音波エネルギーを示す各変換器からの各信号内に導入される。これら個々の遅延は、対象領域の画像が適正に焦点合わせされることを確保するために使用される。各変換器素子に導入された遅延の形式又はパターンはアレイの形状及び希望領域のスキャンパターンにより影響を受ける。例えば、同調式アレイにおいては、湾曲した領域の適正に焦点を合わせられた画像を作るために、異なった個々のビーム方向変更用の遅延が走査線ごとに各パルス及び／又は各戻り信号に導入される。線形又は湾曲線形のアレイは、典型的に平坦であるか又は曲げられる。このアレイは、遅延の一様なパターンが全ての変換器に導入される線形スキャンニングを行うために使用される。遅延は各スキャンラインについて同じである。湾曲アレイは各走査線に対して異なった遅延のパターンを持つ。本発明は、台形領域のスキャンを行うこともできる。１実施例においては、線形アレイがサブアパチュア法で使用される。例えば、この実施例では、変換器アレイは直線状に配列された１９２個の隣接した変換器を含むことができる。サブアパチュアスキャンニング中に変換器の小部分だけ、例えば６４個が、信号の作成及び受信に使用される。線形アレイの両端の変換器は同調アレイスキャンニング法を行うために使用され、台形状スキャンニングの全領域の両端において湾曲画像領域を作る。アレイの端部では同調アレイ法が使用されるので、必然的に各個々の走査線について異なった遅延ンパターンが導入される。同調アレイ部分の間では、線形スキャンニングが使用される。従って、処理のこの線形スキャンニング部分においては、全ての走査線に対して１組の遅延が使われる。そこで、本発明の台形スキャンニングの実施例は、領域の両端の同調アレイスキャンニングと領域中央部の線形スキャンニングとの組合せを含む。典型的な超音波撮像システムにおいては、正確な信号経路の補償を与えるために、サブマイクロ秒の分解能で１０−２０μs までの遅延を提供できる電子回路が要求される。好ましい１実施例においては、小さい分解能を持ったこの広範囲の遅延は、ＣＣＤ技術を使った２段階型のプログラム可能なタップ付き遅延線により提供される。第１段階は密な遅延を導き、第２段階は粗い遅延を導く。遅延はタッピングクロック周波数により制御され、密な遅延は粗い遅延より高いクロック周波数により制御される。１実施例においては、密な遅延クロック周波数は超音波信号の周波数の８倍に設定され、粗い遅延のクロック周波数は密な遅延クロック周波数の１／１０に設定される。クロック周波数は、撮像の深さを変えるために超音波信号周波数を変えることを容易にするように別々に制御することが可能である。かかる装置は、同時係属出願のアリス・エム・チェンによる１９９５年６月２９日付け米国出願０８／４９６９１５号「超音波システムにおける使用のための集積されたビーム形成用及び焦点合せ用回路」、及び同時係属出願のアリス・エム・チェンによる同日付け米国出願０８／４９６４６３号「集積された遅延処理回路」において説明される。これら特許出願はいずれも参考文献としてここに組み入れられる。１実施例においては、超音波信号の周波数は、変動している深さにおける撮像を許すように可変である。これは、変換器信号駆動周波数を内部的又は外部的に調整することにより達成できる。あるいは、周波数のより広い変動について、本発明のシステムは、異なった周波数で作動するアレイを有する異なったスキャンヘッドに順応する。この場合も、本発明のスキャンヘッドは、希望の作動周波数に基づいてアレイを容易に変更することができる。本発明の別の実施例では、遅延処理回路はプログラム可能な入力サンプリング選択回路のある１個のＣＣＤ遅延線を利用する。プログラム可能な入力サンプリング選択回路は、不均一にサンプルされた撮像信号をプログラム可能な遅延線にロードして所要の可変遅延を提供することを許す。この実施例では、各遅延処理回路は、プログラム可能な入力サンプリング回路及びプログラム遅延ユニットを備える。使用者が特定した選択パターンにより、プログラム可能なサンプリング回路が連続時間型の入力波形を離散時間型のアナログサンプル入力に変換する。後者は均一間隔又は不均一間隔とすることができ、そしてプログラム可能な遅延ユニットにロードされる。各選定されサンプルされたデータにプログラム可能な遅延を提供するために制御回路が設けられる。焦点の合わせられた画像を作るため、遅延ユニットの各からのサンプルされ遅延されたデータを加算する加算回路が組み入れられる。１実施例においては、各サンプルの遅延を制御するために使用される制御回路は、カウンター及びシフトレジスター又はメモリー回路となし得る記憶回路を備える。シフトレジスターはＣＣＤ技術又はその他の論理回路技術を使って形成することができる。各走査線が作られるより前に、記憶回路には、走査線に沿った各画像点について使用される遅延を定める一連のデータ値がロードされる。サンプリング回路の制御下で、カウンター出力は、１度に１個ずつ、シフトレジスターに記憶された値と比較される。信号から得られたサンプルにおいて適合した値が得られる。そこで、記憶回路（シフトレジスター）に適切な値を記憶させることによりサンプル遅延を制御することができる。１実施例においては、シフトレジスターは、サンプルについて予定された遅延に応じたプログラム可能な遅延線の適切な段階にアドレスする。好ましくは、この遅延のタップ値は、上述のようにサンプリング遅延を与えるために使用される対応値を有するデータビットの連鎖として記憶される。１実施例では、２個の値が１個のデータワードについて組み合わせられる。このデータワードは、遅延線におけるサンプル遅延部分として３個、遅延タップ部分について６個の計９個のデータビットを持つ。従って、シフトレジスターは５１２段階９ビットのシフトレジスターである。あるいは４ビットをサンプル遅延選択、７ビットを遅延タップ選択に使用でき、結局、５１２段階１１ビットのシフトレジスターが使用される。別の実施例においては、９ビットデータワードが、データをより効果的に記憶できるように圧縮される。この実施例においては、各個々の遅延を記憶する代わりに隣接焦点間の遅延の差が記憶される。各第１の差は、実際の絶対遅延値を記憶するより少ないビットしか必要としない。別の実施例では、第２の差、即ち、隣接した第１の差の間の差が各レジスター位置に記憶される。これは数ビットしか要求しない。各遅延を処理するために、本発明のプロセッサーは各差を読みだしてこれを積分して実際の遅延値を作る。これは、遅延線のサンプリング及びタッピングの両者の制御に使用される。第１の差の実施例においては、積分するために単純な加算段階が使用される。第２の差の記憶の場合は、２段階加算器が使用される。本発明の１実施例においては、サブアパチュアスキャンニングと呼ばれる処理が導入される。この処理の下で、処理回路の総数が変換器素子数より少数であるように処理回路が変換器に割り当てられる。例えば、アレイは１２８個の変換器素子を含み得るが処理回路は６４個に過ぎない。この実施例では、乗算処理が行われ、これにより１２８個の変換器の一部分のみが使用され、即ち、「サブアパチュア」が一度に使用される。乗算回路は信号を作動変換器から処理回路に向けるために使用される。１実施例では、６４個の変換器が一度に使用され、これらには処理回路の６４チャンネルが使われる。６４個の変換器の第１のグループについて画像データが得られた後に変換器の次のグループが作動させられ、より多くのデータを収集する。典型的に、６４素子の続いたグループが１素子上を滑り、重なっているサブアパチュアスキャンニング領域が得られるスライディングスキャンニング過程が使用される。サブアパチュアスキャンニング中に、画像のクラッター、即ちアレイ応答の主ローブではなくて副ローブを通って画像におけるエネルギーを減らすために、空間ウインドウ処理が使用される。動的に変動する空間ウインドウ又は切捨て式の非変化空間ウインドウのいずれも使用できる。しかし、切捨て式ウインドウは導入がより容易であることが見いだされている。この実施例においては、作動素子の各グループについての遅延を設定するために、線形スキャンニングモードでは、素子の組について遅延の同じ組がメモリーにダウンロードされる。サブアパチュアが続くグループに移動すると、個々の遅延を表しているデジタルワードが効果的にメモリーを通ってまわされ、各処理チャンネルのメモリー及び制御回路を制御する。即ち、素子の第１のグループについては、番号１−６４の遅延の組が処理チャンネル１−６４にロードされる。次の組については、遅延の組１−６４は処理チャンネル２−６４，１にロードされる。次の組に対しては、遅延の組１−６４は処理チャンネル３−６４，１−２にロードされる。以下同様である。遅延データのこの循環型乗算は、全ての遅延の記憶に要するメモリー量を大きく減らすため、本発明の有効性を強化する。必要なハードウエアの量もまた減らされる。別の好ましい実施例では、要求される分解能において所要の遅延を提供するために、２重段階遅延線の代わりに適応ビーム形成回路が使用される。適応ビーム形成回路技術においては、フィードバック回路が、タップ付き遅延線からの合算された受信信号を感知し修正信号を作る。修正信号は、ビーム形成回路における個々の乗算器の重みを制御し、合算された信号を調整し、画像からクラッター及び干渉の影響を無くす。上述のように、ビーム形成回路が超音波変換器からの信号を収束させ加算した後に、合算された信号がシステムケーブル上を撮像システムのデータ処理及び表示サブシステムに送られる。データ処理システムは、種々ある中で、復調、ログ比較、及び受信した超音波信号の極座標を、表示のような更なる処理に適した長方形座標に転換するためのスキャン変換回路を備える。本発明のスキャン変換過程はより高品質の画像を提供しかつ必要な回路は従来システムよりもより簡単である。通常システムのスキャン変換の際は、（ｘ，ｙ）座標システム上の各点の値は、単純な線形補間法により極（ｒ，θ）アレイ上の４個の最寄りの値から計算される。これは、（ｘ，ｙ）横断パターンを作る有限状態機械(finate state mach ine)、（ｒ，θ）サンプルデータを保持する２方向式シフトレジスター、及び多数のデジタル論理回路及びメモリーユニットの使用により達成される。最後のものは、（ｘ，ｙ）データ点が非同期で受信されるので各（Ｘ，Ｙ）点について処理を制御して補間のために（ｒ，θ）データの正確なサンプルが正確な時間に到着することを確保するものである。本発明においては、ハードウエアの複雑性と費用とは、（ｘ、ｙ）格子横断パスを自然の順序で、即ち（ｒ，θ）サンプルが獲得されたときの順序を使って確実に作るための数論的なスキームの使用により減らされる。この方法は、実際の医学的データが不自然な画像再構築スキームに強制されないように考えられたアレイ横断を許すので、実際の医学的データに大きい融通性とより良好な忠実度を提供する。本発明のこの方法は大きな融通性を提供し、（ｘ、ｙ）アレイを通る複数の有効経路を可能とする。その結果、異なった超音波スキャン周波数、従って撮像経路を取れる大きな利点が得られる。画像データがスキャン変換された後に、その最終の意図された表現のフォーマットに従って後処理される。例えば、データを表示の提供のためにデジタル化し又はフォーマットすることができる。あるいは、（ｘ，ｙ）データ値を、モデム又はその他の公知の通信手段により遠隔地にデータを送るれるようにデータを圧縮するビデオ圧縮サブシステムに与えることができる。本発明の超音波撮像システムはパルス式ドップラー処理サブシステムを備えることにより動いている対象を画像化も許す。ビーム形成回路からのデータは、動いている目標の画像化に使用されるデータを作るためにパルス式ドップラープロセッサーに送られる。例えば、パルス式ドップラープロセッサーは組織を通って流れている血液のカラーフーマップ像を作るために使うことができる。別の好ましい実施例においては、データ処理と表示装置を１個の小さい電池作動式のユニットとすることができる。これは手持ち式、あるいは使用者又は使用者のポケット内に取り付けることができる。これが、本発明の手持ち式スキャンヘッドに関連して、本発明の超音波システムを完全な携帯式にする。本発明の超音波撮像システムは、従来の通常のシステムに勝るいくつかの利点を持つ。信号処理回路の多くを小さいチップ上に集積し、信号処理をスキャンヘッドで行うことができる。変換器を処理回路の近傍に置けるため、信号の損失が相当に減らされる。これにより、高分解能高画質に関するシステム性能の大きな改善が得られる。また、信号の加算もスキャンヘッド内で行われるため、画像信号をデータ処理回路に送るには、１個又は非常に少数のケーブル導線しか必要でない。必要なケーブルは、通常のシステムにおいて使用されるものより複雑さと費用とがはるかに小さい。本発明の撮像システムの携帯性も非常に重要な支援である。上述のように、本システムは、小さい手持ちのスキャンヘッド、小さいケーブル及び一体化された液晶又はその他の平坦なパネル表示装置及びキーボードを有するラップトップ型コンピューター又は手持ちコンピューターのような可般式のデータ処理及び表示ユニトを備える。これは電池駆動とすることもでき、従って遠隔地において直接的な注意を要する人に迅速な診断評価を行うことが容易にできる。本発明のビデオデータ圧縮を使用することにより、遠隔地で集められた画像データを、評価のために、モデム又は無線セルラーリンク又はその他の公知の手段により病院に送ることができる。次いで、処置の指示を操作者に送り返し、患者は直ちに処置を受けることができる。本発明の別の好ましい実施例は、２次元の変換器アレイ装置用の上述の回路及び方法を備える。この変換器装置は、２次元における焦点合わせを提供し、かつ例えば複数線形アレイの列の間の粗い間隙を使用できる。本発明の別の好ましい実施例は、電気式聴診器における超音波変換器装置の使用を含む。このシステムは、使用者への音響情報並びに超音波撮像能力の両者を提供する。本発明の別の好ましい実施例は、皮膚へのパッチにおける超音波変換器装置の使用を含む。これは、患者の肋骨の間に送信し受信するように変換器装置を置くことにより心臓の監視用に使用できる。本発明の別の好ましい実施例は、上述の処理及び制御回路を超音波式の体内用プローブ又は撮像カテーテルの端末部に組み入れる。これは、診断及び処置の両者に有用な、より柔軟でかつ費用の少ない撮像プローブを提供する。図面の簡単な説明本発明の以上の及びその他の目的、特徴及び利点は付属図面に示された本発明の好ましい実施例を参照した以下のより特別な説明から明らかとなるであろう。図面においては、全図面を通じて同様な番号は同じ部品を指す。図面は尺度にはこだわらず、逆に本発明の原理を図解する点に力点が置かれる。図１Ａ及び１Ｂは、超音波撮像システムに使用されかつそれぞれ単一パルスの送信パルスパターン及び帯域焦点モードにおける多数パルスのパルスパターンと組み合わせられた通常の撮像用アレイのブロック図を示す。図２Ａ−２Ｃは、光学レンズ、時間遅れ及び位相遅れ作動を含んだ３種の異なった通常の撮像又はビーム収束の技術のブロック図を示す。図３は、本発明の超音波撮像システムの好ましい実施例の図式的な図面を示す。図４は、本発明の超音波撮像システムの好ましい実施例の図式的な機能的ブロック図を示す。図５は、本発明の超音波撮像システムの好ましい実施例の図式的な機能的ブロック図を示す。図６は、本発明によるビーム形成用及び収束用回路のアレイの機能的なブロック図を示す。図７は、本発明によるビーム形成用及び収束用回路のアレイのより詳細な機能的ブロック図を示す。図８は、ビーム形成用及び収束用回路の各がラッチ回路を組み入れた本発明の別の実施例の機能的なブロック図を示す。図９は、本発明により使用されるラッチ回路の例示的な実施例の図式的なブロック図を示す。図１０は、各ビーム形成用及び収束用回路の選択された出力がそれぞれ乗算回路に加えられる本発明の別の実施例の機能的なブロック図を示す。図１１は、本発明の多数のビーム形成用及び収束用回路が送信モードにおいて作動するように配置された本発明の別の実施例の機能的なブロック図を示す。図１２は、本発明による適用ビーム形成回路の好ましい１実施例の図式的な機能的ブロック図である。図１３は、プログラマブルサンプル選択回路とプログラマブル遅延ユニットとを使用している本発明によるビーム形成用及び収束用回路のアレイの別の実施例の図式的なブロック図を示す。図１４Ａは、本発明により使用されるメモリー制御のプログラマブルサンプル選択回路の例示的な実施例の図式的な線図を示す。図１４Ｂは、図１４Ａのサンプル選択回路のタイミング図を示す。図１５は、本発明によるメモリー及び制御回路の別の好ましい実施例の図式的な詳細ブロック図である。図１６は、ＣＣＤプログラマブル遅延線が使用される図１３のビーム形成回路の実施例の図式的なブロック図を示す。図１７は、本発明によるメモリー及び制御回路のなお別の好ましい実施例の図式的な詳細ブロック図である。図１８は、本発明によるメモリー及び制御回路のなお別の好ましい実施例の図式的な詳細ブロック図である。図１９は、ビーム形成用及び収束用回路の各の選定された出力がそれぞれ乗算重み付け回路に加えられる本発明の別の乗算のブロック図を示す。図２０は、乗算重み付け回路が遅延ユニットの入力に置かれる本発明の別の乗算のブロック図を示す。図２１は、時間領域補間用の有限インパルス応答（ＦＩＰ）フィルターがチエンユニットに続いて置かれる本発明の別の導入のブロック図を示す。図２２は、重み固定の乗算器が入力サンプルの補間に使用されるＦＩＰフィルター導入のブロック図を示す。図２３は、プログラマブル乗算器が入力サンプルの補間に使用される別のＦＩＰフィルター導入のブロック図を示す。図２４は、本発明のスキャン変換過程を示す図式的な図である。図２５は、本発明によるパルスドップラー処理ユニットの図式的な機能ブロック図である。図２６は、本発明による２重パルスドップラー処理プロセッサーを使用しているカラーフローマップチップ導入の図式的なブロック図である。図２７は、本発明の超音波撮像システムの別の好ましい実施例の図式的な機能ブロック図である。図２８は、本発明によるサブアパチュアスキャン中に使用される切捨て非変化空間ウインドウ及び動的空間ウインドウとの比較図である。図２９Ａ及び２８Ｂは、本発明の超音波撮像システムに使用される２種の使用者選択の可能な表示フォーマットの図式的な図である。図３０Ａは、本発明による線形超音波変換器アレイと長方形スキャン領域との間の関係の図式的な図解である。図３０Ｂは、本発明による湾曲超音波変換器アレイと湾曲スキャン領域との間の関係の図式的な図解である。図３０Ｃは、本発明による線形超音波変換器アレイと台形スキャン領域との間の関係の図式的な図解である。図３０Ｄは、同調アレイスキャン領域の図式的な図解である。図３１は、本発明による回路板の図式的な機能ブロック図である。図３２は、本発明による線形スキャンヘッドの１実施例の図式的な部分断面図である。図３３は、図３１の図式的な側面断面図である。図３４は、本発明による湾曲変換器アレイを使用しているスキャンヘッドの図式的な部分断面図である。図３５は、本発明による内部超音波プローブの図式的な断面図である。図３６は、本発明の作動を制御するために使用されるソフトウエアの論理の流れを示すトップレベルの流れ図である。図３７は、本発明による２次元的な変換器アレイの斜視図である。図３８は、本発明による電子式超音波聴診器の図式的な説明図である。図３９Ａ及び３９Ｂは、本発明による超音波変換器パッチシステムを示す。図４０Ａ及びＢは、本発明による超音波プローブ又はカテーテルを示す。発明の詳細な説明図３は、本発明の超音波撮像システム１０の図式的な図である。このシステムは、ラップトップ型コンピューターとなし得る携帯式のデータ処理及び表示ユニット１４に組み合わせられた手持ち型のスキャンヘッド１２を備える。あるいは、データ処理及び表示ユニット１４は、超音波画像を表示するために陰極線管（ＣＲＴ）に接続されたパソコン又はその他のコンピューターを含むことができる。データ処理表示ユニット１４は、使用者による手持ち又は装着又は持ち運びに十分に小さい小型、軽量の一体式ユニットとすることもできる。手持ち式表示ユニットは体積が１０００cm³以下、好ましくは５００cm³以下である。図３は外部式のスキャンヘッドを示すが、本発明のスキャンヘッドは内部撮像のために管腔を通じて身体内に差し込めるようにされた内部スキャンヘッドとすることもできる。例えば、ヘッドを心臓撮像に使用される食道超越式プローブ（transesophogeal probe）とすることができる。スキャンヘッド１２はケーブル１６によりデータ処理器１４に接続される。別の実施例においては、システム１０は、スキャンヘッド１２とデータ処理表示ユニット１４との間に組み合わせられたインターフェースユニット１３（想像線で図示）を備える。インターフェースユニット１３は、制御装置及びデジタル信号処理器（ＤＳＰ）を有する処理回路を有することが好ましい。インターフェースユニット１３は、所要の信号処理作業を行い、デジタル処理ユニット１４及び／又はスキャンヘッド１２に信号出力を与える。手持ち式ハウジング１２は変換器部分１５Ａとハンドル部分１５Ｂとを備える。変換器部分１５Ａは温度４１℃以下に維持され、患者の皮膚と接触するハウジングの部分がこの温度を越えることはない。ハンドル部分１５Ｂは、より高い第２の温度、好ましくは５０℃を越えない。手持ち式スキャンヘッドは、体積が１０００cm³以下、好ましくは５００cm³以下であり、その長軸に沿った長さは２０ cm 以下である。図４は、本発明の超音波撮像システム１０の１実施例の図式的な機能ブロック図である。図４に示されるように、スキャンヘッド１２は超音波変換器のアレイ１８を備え、これが人体組織のある領域のような対象領域又は撮像目標１１内に超音波信号を送り、撮像目標から帰って来た反射超音波信号を受信する。スキャンヘッド１２は、変換器ドライブ回路２０及びパルス同期回路２２も備える。パルス同期装置２２は正確なタイミングで遅延された一連のパルスをドライバー２０の高電圧ドライバー回路に送る。ドライバー２０は、各パルスを受けたときに、高電圧ドライバー回路が作動して高電圧ドライブ信号を変換器アレイ１８内の各変換器に送り、変換器を作動させて撮像目標１１内に超音波信号を送る。撮像目標１１により反射された超音波の反響はアレイ１８内の超音波変換器により検出される。各変換器は、受け取った超音波信号を対応した電気信号に変換し前置増幅回路２４及び時間ゲイン変更制御（ＴＧＣ）回路２５に送る。プリアンプ回路２４は、変換器アレイ１８からの電気信号のレベルを次段の処理に適したレベルに設定し、ＴＧＣ回路２５は音響パルスが人体組織を貫通したときの減衰を補償するために使用され、更に線画像を作るようにビーム形成回路２６（後述）を駆動する。調整された電気信号はビーム形成回路２６に送られ、この回路は、正確な画像を作れるように信号を動的に収束させるために、受信した信号の各に適切な異なった遅延を与える。ビーム形成回路２６により遅延された信号は加算され一つの信号を作り、これはケーブル１６を通ってデータ処理表示ユニット１４に送られる。ビーム形成回路２６、及び受信信号とパルス同期装置２２により作られたパルスとに異なった遅延を与えるために使用される遅延回路が以下詳細に説明されるであろう。好ましい１実施例においては、動的に焦点合わせをされ加算された信号がこの加算された信号をデジタル化するＡ／Ｄコンバーター２７に送られる。次いで、デジタル化された信号データは、Ａ／Ｄ２７からケーブル１６を経てバッファーメモリー２９及び３１に送られる。Ａ／Ｄコンバーター２７は、アナログ信号がケーブル１６を通って直接送られる別の実施例では使われないことに注意すべきである。Ａ／Ｄコンバーター２７は、以下の図面では簡単化のため省かれる。バッファーメモリー３１からのデータは、表示及びログ圧縮回路４０Ａを経てデータ処理ユニット１４内のスキャン変換回路２８に送られる。スキャン変換回路２８は、ビーム形成回路２６からのデジタル信号データを極座標（ｒ，θ）から長方形座標（ｘ，ｙ）に変換する。変換した後で、長方形座標データは後信号処理段階３０に送られ、ここで表示装置３２での表示のため及び／又はビデオ圧縮回路３４で圧縮するためにフォーマットされる。ビデオ圧縮回路３４は後で詳細に説明されるであろう。デジタル信号データが、バッファーメモリー２９からデータ処理ユニット１４内のパルス式又は連続式のドップラープロセッサー３６に送られる。パルス式又は連続式のドップラープロセッサー３６は血流のような動いている目標組織１１の撮像に使用されるデータを作成する。パルス式ドップラー処理による好ましい実施例においては、カラーのフローマップが作られる。パルス式ドップラープロセッサー３６はその処理されたデータをスキャン変換回路２８に送り、ここでデータの極座標が表示又はビデオ圧縮に適した長方形座標に変えられる。好ましくはマイクロプロセッサー３８の形式の制御回路が、超音波撮像システム１０の作動を制御する。制御回路３８は、メモリー４２と制御線３３とを経てパルス式同期装置２２及びビーム形成回路２６の両者に誘導される異なった遅延を制御する。１実施例においては、以下詳細に説明されるプログラム可能なタップ付きＣＣＤ遅延線により誘導される。遅延線はメモリー４２に記憶されたデータについて述べられるようなタップ付きとされる。マイクロプロセッサー３８が、メモリー４２からの精粗の遅延線タップデータの、パルス式同期装置２２とビーム形成回路２６との両者へのダウンロードを制御する。別の実施例では、遅延は遅延処理回路により制御される。この回路は以下詳細に説明されるようにプログラム可能な遅延ユニットに結合されたプログラム可能な入力サンプリング回路を備える。マイクロプロセッサー３８は、パルス式ドップラープロセッサー３６及びスキャン変換回路２８により使用されるデータを記憶するメモリー４０も制御する。メモリー４０及び４２を１個のメモリーとし、あるいは複数のメモリー回路となし得ることが理解されるであろう。マイクロプロセッサー３８は、後信号処理回路３０とビデオ圧縮回路３４とをインターフェースし、これらの個々の機能を制御する。以下詳細に説明されるように、ビデオ圧縮回路３４は、データを圧縮して通信回路を介して表示及び解析用の遠隔のステーションに画像データの送信ができるようにする。通信チャンネルはモデム又は無線セルラー通信チャンネル又はその他の公知の通信手段とすることができる。本発明の携帯式の超音波撮像システム１０は、好ましくは電池４４により電力を供給することができる。電池４４の生の電池電圧が調整された電力供給装置４６を駆動し、この装置が、スキャンヘッド１２内に置かれたサブシステムを含んだ撮像システム１０の総てのサブシステムの調整された電力を与える。スキャンヘッドへの電力はケーブル１６を通ってデータ処理表示ユニット１４から与えられる。図５は、本発明の超音波撮像システム１０に使用されるスキャンヘッド１２の１実施例の詳細な図式的機能ブロック図である。上述のように、スキャンヘッド１２は、図３に１８−（１）、１８−（２）、・・・・・・、１８−（Ｎ）として記された超音波変換器のアレイを備える。ここにＮはアレイの変換器の総数であり、典型的には１２８である。各変換器１８（１）−１８（Ｎ）は、それぞれ処理チャンネル１７（１）−１７（Ｎ）と組み合わせられる。各処理チャンネル１７（１）−１７（Ｎ）は、それぞれパルス同期装置２２（１）−２２（Ｎ）を備え、これらはそれぞれ高電圧ドライバー回路２０（１）− ２０（Ｎ）にタイミングを合せた作動用パルスを提供し、一方これらドライバー回路は送信モードにおいてそれぞれの変換器１８（１）−１８（Ｎ）に駆動信号を提供する。各処理チャンネル１７（１）−１７（Ｎ）もそれぞれ瀘波された前置増幅回路２４（１）−２４（Ｎ）を備え、これら回路は、受信モードにおいて変換器１８（１）−１８（Ｎ）からの信号を適切な電位に増幅しかつクランプする電圧クランプ回路も備える。時間変更利得制御回路（ＴＧＣ）２５（１）−２５（Ｎ）が信号のレベルを制御し、ビーム形成回路２６（１）−２６（Ｎ）が後で詳細に説明されるように各信号に異なった遅延を導入することにより信号の動的な焦点合せを行う。ビーム形成回路２６（１）−２６（Ｎ）からの出力は加算ノード１９において加算され、最終的な焦点合せをされた信号を作る。この信号は、後続処理のために、ケーブル１６を通してデータ処理表示ユニット１４に送られる。本発明においては、ビーム形成及び収束回路２６の１実施例は、これを１個のマイクロチップ上で集積でき、更に遅延線にタップされたカスケード型の電荷結合素子（ＣＣＤ）を利用し個別の粗及び密の遅れを提供し密な時間分解能で広範囲の遅延を得ることができる。本発明のビーム形成システムのこの実施例は、ここでは電荷領域処理（ＣＤＰ）と呼び、これは複数の処理回路を有し、これらは、受信モードにおいては、焦点の合せられた画像を作るために目標対象からの反射超音波エネルギーとして受け取った画像波形に応答して信号を遅延させる。送信モードにおいては、処理回路は、信号が焦点の合せられたビームを作るように信号を差別的に遅延させ、変換器１８（１）−１８（Ｎ）のアレイ１８により対象目標に超音波エネルギーとして送る。処理回路の各は多数の遅延ユニットを有する第１の遅延線を備え、この遅延ユニットは、受信モードにおいては、画像波形を受け取りこれを電荷パケットのようなサンプルされたデータに変換する。送信モードにおいては、画像波形又は撮像用信号の密な遅延分解能を受け入れるため、選択制御回路は、選定された第１の時間遅延に相当するように、第１の遅延線の選択された第１の遅延ユニットからのサンプルデータを読み取るように作動できる。複数の遅延ユニットを有する第２の遅延線は、選定された第１の遅延ユニットからのサンプルデータを検知するように作動できる。制御回路は、更に、画像波形又は撮像用信号の粗の遅延分解能を受け入れるため、選定された第２の時間遅れに相当するように、前記第２の遅延線の選択された第２の遅延ユニットからのサンプルデータを読み取るように作動できる。受信モードにおいては、焦点合せをされた画像を作るために各処理回路の選定された第２の遅延ユニットの各からのサンプるデータを加算するように加算回路が設けられる。送信モードにおいては、各処理回路の選定された第２の遅延ユニットからのサンプルデータを焦点合せされた方向性ビームを再現する信号に変換するために出力回路が設けられる。ビーム形成及び焦点合せの作業には、総ての変換器素子により観察された波形の合計の形成が含まれる。しかし、この合計においては、波形を差別的に遅らせねばならず、従ってこれらは、全て加算回路１９（図５参照）における位相で到着しなければならない。このため、本発明による各ビーム形成回路２６は各処理チャンネルに異なった時間遅延を与え、更にこの遅延を時間により変動させる。収束された信号を作るような位相で加えられる信号は、次いでデータ処理表示ユニット１４に送られる。正常なスキャン方向については、アレイの変換器素子１８（Ｋ）が情報を受け取るために必要な第１の素子１８（１）に関する差別的な遅延はＫについて卓越して変化し、深さに対して焦点を修正するための時間の関数としての補正は小さい。遅延の全体の制御は極めて密な時間分解能並びに大きな範囲の遅延を含むことができる。しかし、選定されたビーム形成方向に対しては、遅延のこの設定は、方向をほぼ補償するための各チャンネルにおける粗の遅延と、焦点合せ機能と元の粗い修正を洗練させる諸機能を組み合わせる各チャンネルのための密な遅延との組み合わせにより達成される。図６に機能ブロック図の形式で示されたビーム形成回路２６の好ましい１実施例により、各ビーム形成回路２６は、それぞれ、変換器素子１８（１）−１８（Ｎ）の各について１個ずつ、Ｎ個の並列処理チャンネル１７（１）−１７（Ｎ）のうちの卓越したものに配列される。各ビーム形成回路２６はカスケード式にタップ付きにされた遅延線５６（１）−５６（Ｎ）、５８（１） −５８（Ｎ）を持つ。各回路２６はＴＧＣ回路からの信号を入力として受け取る（図３参照）。各チャンネルの第１の遅延線５６はその受け入れた信号に対する密な時間遅延を提供し、一方、カスケードにされた第２の遅延線５８は粗の時間遅延を提供する。各第１の遅延線は組み合わせられたプログラム可能なタップ選択回路５７（１）−５７（Ｎ）を有し、各粗の遅延線はプログラム可能なタップ選択回路５９（１）−５９（Ｎ）を有つ。これら両者は、以下、更に説明されるであろう。タップ付き選択回路は、タップ位置の関数として遅延時間を変えるように機能する。回路２６の作動中は、各変換器素子１８の受け取った信号はこれに対応する処理チャンネル１７の入力に連続的に加えられる。各処理チャンネルへの入力信号は、サンプルデータの連鎖に転換され、それぞれの密なタップ付き遅延線５６を通る伝搬を開始する。本発明の好ましい実施例により、密なタップ付き遅延線５６と粗いタップ付き遅延線５８との両者は遅延線にタップされた電荷結合素子（ＣＣＤ）である。例示のプログラム可能なＣＣＤタップ遅延線は、例えば、参考文献としてここに取り込まれたベイノン他の Charge-coupled Dvices and Their Applications、マグロウヒル（１９８０）に説明される。従って、ＣＣＤ遅延線を使用した処理回路の例示の形態においては、各処理チャンネルへの入力信号は一連の電荷パッケージに転換され、続いて粗及び密の遅延線を通り伝えられる。システム１０により選択されたタップ位置に依存した予定時間に、遅延されたサンプルが密な遅延線５６の選定されたタップから破壊的又は非破壊的に感知される。遅延サンプルは、一方では、対応している粗い遅延線５８の前端への入力である。その後、選定された遅延サンプルは粗い遅延線を経て伝えられ、そして再び超音波撮像システム１０の作動に従って決められた予定の時間遅延に相当する適正に選択されたタップ位置において破壊的又は非破壊的に感知される。各処理チャンネルの粗い遅延線から感知されたサンプルデータは、加算回路１９により同時に合算されて出力ビームを形成する。さて、図７を参照すれば、図５及び６のビーム形成回路２６（１）−２６（Ｎ）の、より詳細な機能ブロック図が示される。図示のように、密な遅延線のプログラム可能なタップ選定回路５７（１）−５７（Ｎ）は、各が、それぞれ密なタップ選定回路６０（１）−６０（Ｎ）及び密なタップ選定メモリーユニット６２（１）−６２（Ｎ）を備える。一方、粗い遅延線のプログラム可能なタップ選定回路５９（１）−５９（Ｎ）は、各が、それぞれ粗いタップ選定回路６４（１） −６４（Ｎ）及び粗いタップ選定メモリーユニット６６（１）−６６（Ｎ）を備える。ビーム形成回路の好ましい実施例によれば、密及び粗の遅延線は異なったクロック速度を持つ。密な遅延線は粗い遅延線より早い速度でクロックされ、従って粗い遅延線よりも微細な遅延時間を与えることができる。例えば、例示の形態においては、各回路２６は４０MＨz でクロックされる３２段階の密なタップ付き遅延線、及び２MHz でクロックされる３２段階の粗いタップ付き遅延線を持つ。このように形成された回路はプログラム可能な２５ns 遅延分解能で１６μs までの遅延を提供できる。対照的に、単一の遅延線が使われた場合は、ほぼ６４０段階の遅延を必要とすることが認められるであろう。更に、本発明のビーム形成回路のカスケード式の遅延線の構造により、１５cm までの深さに対する動的な焦点合せ機能を提供するには、６４段階で５ビット幅の局所メモリーが適切である。しかし、単一の遅延構造が使用された場合は、１２８０段階で６４０ビットの局所メモリーが必要である。個々のビット形成回路２６の作動中、密な遅延線のタップは、各反響受信時間中にメモリー４２を介してマイクロプロセッサー３８により連続的に変更され（図４参照）、動的な焦点合せを提供する。デジタル復調器の形式の密なタップ選定回路６０及び局所の密なタップ選定メモリー６２は、密な遅延線５６の希望のタップ位置を選定する。例えば、マイクロプロセッサーがメモリー４２に指令してメモリー６２にデータワードをダウンロードさせ、復調のために選定された回路６０に選定されたタップ位置を表すデジタルアドレスを提供する。一方、選定された回路６０は、選定されたタップからデータをサンプリングする。例示の実施例では、３２のタップ位置を与えるために、５ビットのデコーダーが使用される。粗い遅延線５８のタップ位置は各反響の戻る前に設定され、各方位において方向観察中は変更されない。密な遅延線の作動と同様に、デジタルデコーダー形式の粗いタップ選定回路６４は局所的な粗いタップ選定メモリー６６と関連して使用され、粗い遅延線の希望のタップ位置を選定する。図８は、本発明のビーム形成回路２６の別の実施例の機能ブロック図を示し、これにおいては、各回路２６は、密なタップ選定回路６０（１） −６０（Ｎ）の各へのタップ設定信号を作るそれぞれのラッチ回路７０（１）− ７０（Ｎ）を備える。タップ設定信号が密なタップ選定回路に与えられたとき、タップ選定は密なタップ遅延線の最後のタップ（即ち、焦点）に固定され、従って動的な焦点合せ機能は作用しないであろう。この作動は、例えば、画像点が、正確な密な遅延時間を必要としない変換器素子からの距離にある状況において撮像システムにより制御される。この方法で、密なタップ選定メモリー６２のサイズが減らされる。本発明によるラッチ回路７０の例示実施例が図９に示される。作動中、ラッチがマイクロプロセッサー３８により高に設定されたときは、メモリー６２からのデジタルデータはＣＭＯＳ通過トランジスターを通過し、決められたトランジスターインバーターが適切なタップ選定回路（デコーダー）６０に入力を提供し、動的な焦点わせ機能を満たさせる。対照的に、ラッチが低に設定されたときは、通過トランジスターは不能化され、従って、インバーターの出力はメモリーの最後のデータアドレス、即ち最後のタップ選定位置にラッチされるであろう。よく知られたシリコン工場、オービット・セミコンダクター・インクにより提供される１.２μm ＣＣＤ／ＣＭＯＳ製造方法を使用して、上述の密／粗遅延構成に基づいてプロトタイプの１０チャンネルビーム形成用マイクロチップが設計され製作された。各密及び粗の遅延線は小型であるため、及びその対応する制御回路の単純化のために、この方法で１個のマイクロチップ上に集積された６４素子の受信機アレイのビーム形成用電子回路を形成することができた。本発明のプロトタイプ的なビーム形成用マイクロチップにおいては、各処理回路は２個のカスケードにされたプログラム可能なタップ付き遅延線（各が１６段階の長さ）、２個の４ビットＣＭＯＳデコーダー、及びタップ位置記憶用の４×６４ビットの局所ルメモリーを備える。このプロトタイプは１０個の通過チャンネルで形成され、その各は単一のシリコンマイクロチップ上に作られた本発明の処理回路を備える。各処理回路は、２５ns の遅延分解能で１０μs までのプログラム可能な遅延を提供できる。ビーム形成用チップは、各方位観察角において、変換器素子の受け取った所与範囲の分解能の画像点からの反響戻り信号が対応している処理チャンネルによりサンプルされるように作動する。各処理回路は受け取った各戻り信号に理想的に補償された遅延を与える。次いで、遅延された総ての出力が合算され１個のビーム又は焦点の合せられた画像点を形成する。各処理チャンネルと組み合わせられるチップ面積はわずか５００× ２０００μm²に過ぎない。これにより、６４素子の受信器アレイのための動的なビーム形成用電子回路は、チップ面積が６４mm²と小さい１個のマイクロチップ上に集積できる。この大きさは通常の装置と比較して少なくも３／４の減少に相当する。本発明による密／粗のタップ付き構成は、２個のカスケードにされたＣＣＤタップ付き遅延線で、分解能２５ns で、１２μs の遅延を受け入れる。特に、この構造は、４０MHz でクロックされる第１の１６段階の長さの遅延線、及び２MH z でクロックされる第２の３２段階の長さの遅延線を備える。短い方の遅延線及びこれと組み合わせられたタップ回路の単純性が、全ての画像作成用電子回路の１個のチップ上での集積を許す。１個のチップ、通常の導入と比較して、２桁以上のチップ面積、電力消費及び重量の減少を伴いつつ１２８素子のアレイのための電子的な焦点合わせ機能を行う。本発明のビーム形成回路２６の別の実施例の機能ブロック図が図１０に示され、これにおいては、各粗い遅延線５８（１）−５８（Ｎ）の選択された出力は、加算回路１９に加えられるより前にそれぞれの乗算回路８０（１）−８０（Ｎ）に加えられる。ビーム形成回路の前述の実施例に使用する例示の乗算器は、参考文献としてここに取りいれらた同時係属出願のアリス・イー・チェンの１９９５年２月１０日付け出願０８／３８８１７０号「更新可能な重み付け手法を使った単一チップ適用のフィルター」において説明される。乗算器８０の構成は、副ローブのレベルを減らしてよりよい品質の画像を作るために受信アレイにおける公知のハミングの重み付け又はコードを組み込むようなアポジゼーション（apodization）技術の使用を受け入れるであろう。図８に示された実施例と同様に、ラッチ回路７０（１）−７０（Ｎ）は、密な遅延線５６（１）−５６（Ｎ）のタップ選択位置のラッチングを制御するために、これをビーム形成回路２６（１）−２６（Ｎ）の各と組み合わせて持つことができる。通常のアポジゼーション及びハミングの重み付け技術は、例えば、参考文献としてここに取り入れられたゴードン・エス・キノの「Acoustic Waves: Devices，I maging，and Analog Signal Prosessing、プレンタイス・ホール・インク（１９８７）に説明される。図１１は、本発明の超音波システム１０の送信モードにおいて、遅延を個々の伝達される信号に導入するためにパルス同期装置２２（１）−２２（Ｎ）に使用されるカスケード式の２重タップ付きＣＣＤ遅延線の機能ブロック図を示す。各パルス同期装置２２（１）−２２（Ｎ）は、２個のカスケード式のタップ付き遅延線５６（１）’−５６（Ｎ）’及び５８（１）’−５８（Ｎ）’を備える。各処理チャンネルにおける第１の遅延線５６’は送信される信号に対する密な時間遅れを提供し、一方、カスケードされた第２の遅延線５８’は粗い時間遅れを提供する。各密な遅延線は組み合わされたプログラム可能な密なタップ選定回路６０（１）’−６０（Ｎ）’を有し、これらはそれぞれの密なタップ選定メモリーユニット６２（１）’−６２（Ｎ） ’からタップ選定アドレスを受け取る。各粗い遅延線は組み合わされたプログラム可能な粗いタップ選定回路６４（１）’−６４（Ｎ）’を有し、これらはそれぞれの密なタップ選定メモリーユニット６６（１）’−６６（Ｎ）’からタップ選定アドレスを受け取る。タップ選定回路は、タップ位置の関数として可変の遅延時間を作るように作動できる。送信モードにおいてパルス同期装置２２が作動しているとき、マイクロプロセッサー３８からメモリー４２を経て提供された信号（図４参照）が、各処理チャンネル１７（１）−１７（Ｎ）の入力に連続的に適用される。各処理チャンネルへの入力信号は、それぞれ密なタップ付き遅延線５６を通して伝搬開始用のサンプルデータの連鎖に変換される。ＣＣＤ遅延線を使っているパルス同期回路２２（１）−２２（Ｎ）の例示の形態においては、処理チャンネルの各への入力信号は、密及び粗の遅延線を通して次の伝搬のための電化パッケットの連鎖に変換される。撮像システムにより選定されたタップ位置に依存した予定の時間に、遅延サンプレが、密な遅延線５６の選定されたタップから破壊的又は非破壊的に感知される。遅延サンプルは、一方では、対応している粗い遅延線５８の前端への入力である。その後、選定された遅延サンプルは粗い遅延線を経て伝えられ、そして再び超音波撮像システム１０のマイクロプロセッサー３８の作動に従って決められた予定の時間遅れに相当する適正に選択されたタップ位置において感知される。各粗い遅延線５８（１）−５８（Ｎ）の各から感知されたサンプルデータは変換され、対応している変換器素子１８（１）−１８（Ｎ）により超音波パルス信号として伝達される。本発明の好ましい実施例により、各パルス同期回路の密及び粗の遅延線は異なったクロック速度を持つ。送信モードにおいては、密な遅延線は、所望のビーム形成と焦点合わせを達成するために、粗い遅延線より高速又は低速でクロックされる。本発明の別の実施例においては、焦点の合った画像を作るために適切な遅延を導入するために、ビーム形成回路及びパルス同期回路２２の双方で適応ビーム形成撮像（ＡＢＩ）技術が使用される。適応ビーム形成撮像技術は、光源の散乱及び変換器素子応答の副ローブにおけるクラッターによる影響を抑制することにより画質及び空間分解能を改善する。この適応ビーム形成回路は、単一のチップ上に置くこともできる。ＡＢＩは超分解能技術から誘導された画像再構築へのモデルベースの方法である。ＡＢＩは、分解能の改善及び副ローブ、クラッター及びスペックルの減少を提供する。撮像用に修正された超分解能アルゴニズムは、２次元最大公算法（ＭＬＭ）及び２次元多重信号分類（ＭＵＳＩＣ）を含む。ＡＢＩは、通常の撮像方法よりよい検出性能を提供する希望の後方散乱のためのモデル（振幅及び位相）を組み入れる。図１２は、本発明によるスキャンヘッド４１２内に置かれた適応ビーム形成回路４２６の１実施例を示す図式的な機能ブロック図である。適応ビーム形成回路４２６において、有限インパルス応答（ＦＩＲ）フィルターのこの乗算器の重み付けはフィードバックループにより、クラッター及び干渉又は有限インパルス応答（ＦＩＲ）フィルターを減らすような方法で制御される。いずれの場合も、より高精度かつ高分解能を有する画像を作るために、アレイパターンの副ローブにおける超音波信号のため発生したクラッター及び干渉を除去するために適応回路が使用される。ビーム形成回路４２６の各処理チャンネル４２８（１）−４２８（Ｎ）はそれぞれのタップ付き遅延線４３０においてそれぞれの時間変動型利得制御（ＴＧＣ）回路２５から信号を受ける。ビーム形成回路４２６は、アレイ１８の各変換器について１個ずつ、Ｎ個の処理チャンネル４２８を備える。各タップ付き遅延線４３０のタップオフされた信号は、重み付けのされた乗算をしているＤ／Ａ変換器４３２の組により受け取られる。各処理チャンネルＫは重みＭを付けられた乗算器４３２（４３２_k1−４３２_kMと記される）を備える。乗算器４３２の重み付けは、加算ノード４１９において加算される各処理チャンネルからの出力信号を作るように設定される。加算された信号はシステムケーブル４１６を通って、データ処理表示ユニット４１４のマイクロプロセッサー４３８のようなシステム制御回路に送られる。マイクロプロセッサー４３８は、クラッター、副ローブ及び干渉のような影響の特徴を知るために信号を解析する。マイクロプロセッサー４３８は、このような影響の検出に応じて、乗算器の重み４３２を誘導するためにに使用される制御信号を作り、出力信号からこれらの影響を無くし、制御信号を、システムケーブル４１６を経て線４４０上の乗算器に送る。そこで、適応ビーム形成回路は、各チャンネルのタップ付き遅延線から受けた信号を、信号の加算以前に変更するフィードバック回路を備える。加算された信号は、これを修正するようにフィードバックループ内で乗算器に送られる。ＡＢＩにより、従来システムにおいて得られたより高解像度でかつ全体に高画質の画像が得られる。ＡＢＩ技術は通常の撮像技術により提供されたものより少なくも２倍から３倍良好な解像度をもたらす。一例として、周波数５MHz の通常の超音波では約１mm の解像度を得ることができる。ＡＢＩ技術を使用すると、約３００μm の横方向解像度が得られる。図１３は、図６及び１２のものに本発明のビーム形成回路の別な実施例の詳細ブロック図である。図１３を参照すれば、ビーム形成回路２２６は、これを、受信モードにおける動的なビーム形成とスキャンニングとに使用することができる。図１３に示されるように、ビーム形成回路２２６は、超音波変換器アレイの各素子に１個ずつ、Ｎ個の並列の処理チャンネル２１７（１）−２１７（Ｎ）を備える。各チャンネル２１７（１）−２１７（Ｎ）は、それぞれ、関係の遅延ユニット２０２（１）−２０２（Ｎ），プログラム可能な入力サンプリング回路２０４（１）−２０４（Ｎ）、サンプリング回路２０４（１）−２０４（Ｎ）用の適切なタイミングの記憶と作成のため、及びサンプリング回路２０４（１）−２０４（Ｎ）からサンプルされた画像データについて遅延回路２０２（１）−２０２（Ｎ）用の適切な遅延の記憶と作成のための局所的なメモリーと制御回路２０６（１）−２０６（Ｎ）を備える。ビーム形成回路２２６も中央メモリー２０３を備え、このメモリーは総ての処理チャンネル２１７（１）−２１７（Ｎ）について必要な遅延値の総てを記憶する。１実施例においては、各走査線について、中央メモリー２０３は、総ての処理チャンネル２１７（１）−２１７（Ｎ）についてのメモリーと制御回路２０６（１）−２０６（Ｎ）に遅延データ値をダウンロードする。各局所メモリー２０６（１）−２０６（Ｎ）に記憶された遅延値は、各関係のサンプル選択回路２０４（１）−２０４（Ｎ）により行われるサンプルの選択及び各関係のプログラム可能な遅延ユニット２０２（１）−２０２（Ｎ）により行われるサンプルの遅延を制御するために使用される。ある好ましい実施例においては、各撮像用走査線は、位相アレイビーム形成の場合のような処理チャンネルの総てについての特定の遅延の組を必要とする。この実施例では、各走査線が実行されるより前に新しい遅延値の組が局所メモリー２０６（１）−２０６（Ｎ）にダウンロードされる。各遅延ユニット２０２（１）−２０２（Ｎ）が小型であることとその対応しているサンプル及び制御回路回路２０４（１）−２０４（Ｎ）と２０６（１）−２０６（Ｎ）との簡単化とのために、この方法により、１２８個の素子受信アレイのビーム形成用電子回路の総てを１個のチップ上で集積できる。さて、ビーム形成回路２２６の作動が説明されるであろう。変換器１８（１） −１８（Ｎ）により受け取られた戻りの反響は、まず増幅回路２４（１）−２４（Ｎ）及びＴＧＣ回路２５（１）−２５（Ｎ）で増幅され（図５参照）、次いで対応しているそれぞれのサンプリング回路２０４（１）−２０４（Ｎ）の入力に加えられる。この回路２０４（１）−２０４（Ｎ）のサンプリング速度ｆ_sは、対応している遅延ユニット２０２（１）−２０２（Ｎ）のクロック速度ｆ_cより早いように、即ち、遅延ユニット２０２（１）−２０２（Ｎ）の１クロック周期内にｆ_s／ｆ_c個の可能サンプルがあるように選定される。本発明においては、これらｆ_s／ｆ_c個の可能サンプルの一つが選定され、次いで遅延ユニット２０２（１）−２０２（Ｎ）にロードされる。こうして、均一又は不均一にサンプルされたデータが戻りの反響より選定され遅延ユニット２０２（１）−２０２（Ｎ）にロードされることが認められるであろう。例えば、もしサンプリング速度が遅延クロック速度より８倍早いとしれば、ｆ_s ＝８ｆ_cが選定され、遅延線クロックの１サイクル中に８個のサンプルデータ点が作られる。８個の可能サンプルのうちの１個を選定しこれを関係の遅延ユニット２０２（１）−２０２（Ｎ）にロードするために、選択回路２０４（１）−２０４（Ｎ）が使用される。更に、最大遅延がＭ／ｆ_cのプログラム可能な遅延が遅延ユニットにロードされた各サンプルデータに提供し得るように、各遅延ユニット２０２（１）−２０２（Ｎ）に制御回路が組み込まれる。ここに、Ｍは、図１５に関連して以下説明されるような遅延ユニット２０２（１）−２０２（Ｎ）の遅延線における遅延段階の数である。遅延ユニットクロックの各クロック周期において、各処理チャンネル２１７（１）−２１７（Ｎ）からの出力は加算回路２１９において一緒に加算され、焦点の合わせられた画像点を与える。加算回路２１９により作られた合算信号はＡ／Ｄ変換器に送られ、ここでデータ処理表示装置１４に送るためにデジタル化され、あるいは処理表示装置１４にアナログ形式で直接送られる。図１４Ａは、本発明のメモリー制御のプログラム可能なサンプル選択回路２０４の図式的なブロック図であり、図１４Ｂは、サンプリング過程のタイミング図を示す。この例においては、サンプリング速度ｆ_sは遅延時間２０２のクロック速度ｆ_cより８倍早いとした。即ち、遅延線２０２の所与のクロック期間１／ｆ_cの間に入力波形から８個のサンプルデータ項目を採ることができる。この状態においては、遅延クロックの期間１／ｆ_c内にサンプリング周波数ｆ_sにより８個の間隔の空けられたタイミングウインドウが定められる。メモリー及び制御回路２０６の制御下で、ｆ_cの各サイクル中に、タイミングウインドウの一つの中に１個のサンプルが得られる。メモリー及び制御回路２０６は、サンプリング周波数ｆ_cでカウントするようにクロックされる３ビットＢＣＤカウンター２１６を備える。カウンター２１６からの３個の出力２１８が３対８デコーダー２２０への入力を提供する。このデコーダーは、使用可能なときにＢＣＤ入力の復調された１０進値を示すように、その８個の出力線２２２の１個に高電位の出力を与える。８対１ＭＵＸがデコーダー出力の一つを選択し、サンプリングＮＭＯＳトランジスター２１４への線１１２６にサンプル選択信号を与える。ＭＵＸ２２４により選択された線は、メモリー２１０の３個のデータ出力２２８によりその選択線において制御される。図１４Ｂに示されるように、メモリーの出力ワードが（０、０、０）であるならば、第１のサンプリングウインドウにおける線２２６上のサンプル選択信号に１個のパルスが与えられる。メモリーワードが（０、０、１）である場合は、１個のパルスが第２のサンプリングウインドウに提供される。以下同様である。ＮＭＯＳトランジスター２１４のゲートはサンプル選択信号に接続される。入力波形（戻りの反響）にドレーンが接続されされ、遅延線２０２にはソースが接続されサンプル信号データを提供する。８個の３ビット選択メモリーワードがメモリー２１０のアドレス可能な位置に記憶される。遅延線の各サイクル中、メモリー２１０の位置はアドレス線２３２を経てアドレスされ、希望のサンプリングウインドウに従った線２２８に選定された３ビットの選択ワードを出力する。制御回路２３０がアドレス線を、要求されたサンプリングウインドウ位置に従った適切なアドレスに設定する。アドレス線が設定されると、制御回路２３０も遅延クロックの各周期ごとに線２３４に使用可能信号を送出し、デコーダー２２０、ＭＵＸ２２４及びメモリー２１０の出力を使用可能にし、これにより線１１２６のサンプル選定信号のパルスが適切なウインドウに置かれる。制御回路２３０は遅延の各サイクルごとにメモリーアドレスを選定できるので、サンプル間の間隔は、これを均一に、又は不均一にあるいは適宜の希望のパターンに正確に制御することができる。１実施例においては、制御回路２３０はそれ自身の内部記憶回路を有し、これが制御回路２３０によるアドレス出力の連鎖を保持し、適切なタイミングウインドウ中にサンプルパルスを発生する。アドレスの連鎖は、各走査線が実行される前に、ビーム形成回路２２６の中央メモリー２３０から記憶回路にダウンロードされる。記憶回路はＲＡＭのようなメモリーとするころができ、あるいはシフトレジスターとすることができる。いずれの場合も、記憶回路は遅延線クロック速度ｆ_cでクロックされ、正確なタイミングウインドウ中にデータをサンプルするに必要なアドレスを出力する。図１５は、図１４Ａに示されたものについてのメモリー及び記憶回路２０６Ａの代置可能な好ましい形式の詳細な図式的ブロック図である。メモリー及び制御回路２０６Ａのこの代置可能な形式は、シフトレジスター２０５のような形式の記憶回路を備える。この実施例においては、シフトレジスター２０５は、遅延ユニットのクロック速度ｆ_cにおける遅延ユニットのクロックの各サイクルごとに３ビットの初期設定されたワードをシフトアウトする。シフトレジスター２０５からシフトアウトされた出力線２０９の出力ワードは、各走査線が導入されるより前にレジスター２０５に記憶される。このワードは、走査線のために使用される遅延に従って中央メモリー２０３からダウンロードされる。１実施例においては、各走査線についてシフトレジスター２０５に記憶されたワード数は、各走査線に沿った焦点の数と等しい。好ましい１実施例においては、５１２個の焦点があり、従って５１２個の３ビットワードがある。即ち、シフトレジスター２０５は５１２段階の３ビットレジスターである。メモリー及び制御回路２０６Ａは、選定サンプリング速度ｆ_sでクロックされる３ビットＢＣＤカウンター２０７を備える。カウンター２０７は、速度ｆ_sのクロック信号でクロックされると、３ビットＢＣＤワードを順に出力する。上の例では、サンプリング速度ｆ_sは遅延クロック速度ｆ_cの８倍であり、このため、シフトレジスター２０５の出力線２０９上の各ワードについて、８個の３ビットＢＣＤワード０₁₀ないし７₁₀が出力線２１１に出力される。シフトレジスター２０５からの出力２０９とカウンター２０７からの出力２１１は、これらが同じであるかを判定するために２個の３ビットワードを比較する比較回路２１３に送られる。両者が同じである場合は、比較回路２１３が出力線１１１５に正のパルスを出力することにより適合が示される。このパルスはサンプリングＮＭＯＳトランジスター２１４に加えられ、適切な音響変換器１８からの戻りの反響信号をサンプルする。離散的な時間でサンプルされたアナログデータが適切な対応している遅延ユニット２０２に送られる。線１１１５上の正のパルスは、カウンター２０７からの３ビットＢＣＤワードの一つがシフトレジスター２０５からの３ビットワードと適合したときに発生する。これは、遅延線クロック速度ｆ_cが分割された８個の可能タイミングウインドウの一つの間に生ずる。シフトレジスター２０５内に記憶された３ビットワードが、戻り反響データをサンプルするであろうウインドウを決定する。このため、遅延を制御するために、中央メモリー２０３からのダウンロードによる特定の走査線の実行より以前に、予定パターンの３ビットワードがシフトレジスター２０５に記憶される。図１６は、プログラム可能な遅延ユニット２０２（１）−２０２（Ｎ）の好ましい実施例の詳細を示す図１３−１５のビット形成回路２２６の処理チャンネル２１７（１）−２１７（Ｎ）の好ましい実施例の図式的な詳細ブロック図である。この実施例においては、各遅延ユニット２０２（１）−２０２（Ｎ）は、Ｍ段階のプログラム可能なタップ付きＣＣＤ遅延線２２１（１）−２２１（Ｎ）を備える。遅延の各段階において出力が提供され、従って各遅延線２２１（１）−２２１（Ｎ）に対して、Ｍ個の並列出力がある。この実施例においては、各遅延線２２１（１）−２２１（Ｎ）のタッピングはＭ個の出力を有するデジタル並列デコーダー２３７（１）−２３７（Ｎ）により制御される。Ｍ個の選択可能な出力の一つが、メモリー及び制御回路２０６からのＢＣＤ入力線２３９上の復調された１０進値により選定される。例えば、６対６４デコーダー２３７（１）−２３７（Ｎ）は、これを、６４段階のＣＣＤ遅延線２２１（１）−２２１（Ｎ）のための出力選定に使用することができる。遅延クロックｆ_cのクロックごとに、サンプル選定回路２０４（１）−２０４（Ｎ）からの離散的時間アナログサンプルが遅延線２２１（１）−２２１（Ｎ）により遅延され、そして、デコーダー２３７（１） −２３７（Ｎ）により選定された段階の出力において提供される。遅延線にコードされた各サンプルデータに対する遅延時間は、これを動的な焦点合わせをするように連続的に変えることができる。総てのチャンネル２１７（１）−２１７（Ｎ）からのサンプルされ遅延されたデータは、加算回路２１９において合算される。図１６において、デコーダー２３７への入力線２３９は、メモリー及び制御回路２０６から来るように示される。図１７は、デコーダー入力線２３９を作るメモリー及び制御回路２０６Ｂの実施例の詳細な図式的ブロック図である。図１７の回路は、デコーダー入力線信号２３９の発生を除いて図１５のものと同じである。図１７において、好ましい５１２段階９ビット並列シフトレジスター２０５Ａは、図１５のレジスター２０５のものと同様な方法で使われ、比較回路２１３で使用される線２０９上の３ビットワードを作り、希望のタイミングウインドウにおけるサンプリングパルスを作る。好ましくは、６ビットワードも線２３９上で同時に出力され、遅延ユニット２０２に送られる。上述のように、この６ビットワードは上述のデコーダー２３７への入力として使用され、タップ付きＣＣＤ遅延線２２１の適切な段階を選定しサンプル信号に適切な遅延を導入する。図１５のメモリー及び制御回路２０６Ａにおけると同様に、サンプリング及び遅延制御ワードは、各走査線の実行より前に中央メモリー２０３からシフトレジスター２０５Ａにダウンロードされる。５１２個の焦点が導入される図１７の場合は、５１２個の９ビットデジタルワードが各走査線の導入以前にダウンロードされる。レジスター２０５Ａは遅延ユニットのクロック速度ｆ_cでクロックされるので、線２３９及び２０９に、一度に１個の９ビットワードが続けて出力される。線２０９の３ビットワードは、戻り反響のサンプルされるタイミングウインドウを制御し、線２３９の６ビットワードはプログラム可能な遅延ユニット２０２によりサンプルに導入される遅延量を制御する。図１８は、図１７に示された回路の変更の詳細なブロック図である。図１８の代置のメモリー及び制御回路２０６Ｃは、回路２０６Ｃに必要なメモリー空間の量を減らす。５１２個の９ビットワードを記憶する代わりに２ビットワードを使うことができる。この実施例では、各焦点について実際の絶対遅延を記憶する代わりに隣接した遅延間の差及び／又は第１の差の間の第２の差が記憶される。第２の差が記憶される場合は、所要の遅延情報を記憶するためにはわずか２ビットを要するだけである。従って、中央メモリー２０３からダウンロードしシフトレジスター２０５Ｂにより記憶するのはわずかに２ビットワードしか必要でない。この場合、５１２段階のシフトレジスターはわずかに２ビット幅である。この場合も、レジスター２０５Ｂは遅延クロック速度ｆ_cでクロックされる。レジスター２０５Ｂにより２ビットワードが積分回路２２５に出力され、この積分回路は、記憶された第１及び第２の差から実遅延を回復するために２段階加算回路を備える。積分段階は、線２３９Ａ上で６ビットワードを作り、これがプログラム可能な遅延ユニット２０２のデコーダー２３７への制御入力として使われる。線２０９Ａで作られた３個の追加ビットが、適切なタイミングウインドウにおけるサンプリングパルスを作るために、比較回路２１３において上述のように使用される。遅延処理回路の別の実施例が図１９に示される。図１９は図１３の回路の変更の図式的ブロック図であり、これにおいては、乗算器２５０（１）−２５０（Ｎ）が各プログラム可能な遅延ユニット２０２（１）−２０２（Ｎ）の出力に備えられる。この導入は、副ローブを減らすため及び良好な画質を作るために受信器アレイにおけるハミング重み付けを組み入れることによるようなアポダイゼーションの使用を許す。各乗算器の被乗数の重み付け関数が、メモリー及び制御回路２０６（１）−２０６（Ｎ）に含まれる１チップバッファーメモリーにより提供される。総ての乗算器２５０（１）−２５０（Ｎ）の出力は加算回路２１９において一緒に合算され、ビーム出力を形成する。遅延ユニット２０２（１）−２０２（Ｎ）の入力又は出力のいずれかにおいてアポダイゼーションを行える点に注意することが重要である。図２０に入力重み付け遅延構造が示される。図１３−２０に関連して上述された総ての導入において、最小の遅延分解能はサンプリング速度ｆ_sにより決定される。ｔ_cより短い実効遅延時間を提供する別の装置が図２１に示される。図２１に見られるように、プログラム可能な遅延回路２０２（１）−２０２（Ｎ）の出力に有限インパルス応答（ＦＩＲ）フィルター２５２（１）−２５２（Ｎ）が加えられる。ＦＩＲフィルター２５２（１）− ２５２（Ｎ）は時間ドメインで補間された画像サンプリングを作るため及びｔ_cより小さい遅延分解能を効果的に達成するために使用することができる。例えば、４個の補間されたサンプルがＦＩＲフィルター２５２（１）−２５２（Ｎ）により作られる場合は、遅延分解能はｔ_c/４よりも小さい。図２２は、一定の重み付けされた乗算器２５４を有する本発明による補間ＦＩＲフィルター２５２の例示の実施例の詳細な図式的ブロック図である。一般に、乗算器は２個の入力を要し、乗算器の出力はこれら２個の入力の積である。しかし、一定の重み付けされた乗算器２５４においては、被乗数は一定であり、１個の入力しか必要でない。その出力は同じ被乗数とその入力との積である。サンプルされ遅延された戻りの反響を保持しシフトするためにＭ段の遅延線２０２が使用される。遅延の各段階に、Ｑ個の固定重み付け乗算器２５４の列があり、即ち、Ｍ×Ｑ個の乗算器２５４がある。即ち、図２２に示されるように、乗算器２５４は、Ｑ列とＭ行とを有する２次元アレイを形成しているように観察することができる。各乗算器２５４_ijは、座標ｉ，ｊにより確定することができる。ここに、ｉは乗数の列、そしてｊは遅延線２０２の遅延段階又はアレイのコラムである。図２２に見られるように、同じコラム上の総ての乗数２５４は、入力サンプルの一つに相当する共通の入力を持つ。同じ列の上の総ての乗数２５４は、補間されたサンプルの一つに相当する共通の入力を持つ。各クロックごとにＱ個の補間されたサンプルがある。サンプル選択回路２５６が並列の出力ポートに置かれ、補間されたサンプルの一つを選定し、これを合算ユニット２１９に加える。図２３は、プログラム可能な乗算器３５４のある補間ＦＩＲフィルター３５２の別の例示実施例の図式的なブロック図を示す。この場合も、サンプルされ遅延された戻りの反響を保持しシフトするためにＭ段の遅延線２０２が使用される。遅延の各段階に、プログラム可能な乗算器３５４_kがある。ここにｋ＝１、２、・・・・・、Ｍである。図２０に見られるように、総ての乗算器３５４_kが、入力の補間されたサンプルに相当する共通の出力を持つ。プログラムされた重みに基づいて時間ドメインで補間されたサンプルを作ることができる。上述のように、超音波信号はその本来の極形式（ｒ、θ）でデジタル化される。表示のためには、この表し方は不便であり、そこでこれは更なる処理のために長方形表現（ｘ、ｙ）に変換される。長方形表現は、種々の表示及びハードコピー装置のダイナミックレンジ及び輝度について、デジタル的に修正される。データは、再表示するためにこれを記憶し検索することもできる。極座標と直交座標との間の変換を行うには、（ｒ，θ）アレイ上の点と直交（ｘ、ｙ）格子とは一致しないので、（ｒ，θ）値から（ｘ，ｙ）値を計算しなければならない。従来のスキャン変換システムは、（ｘ、ｙ）格子上の各点を尋ね、その値を、（ｒ，θ）アレイにおける最寄りの４箇所の値からサンプル線形補間により計算する。これは、（ｘ、ｙ）横断パターンを作る有限状態機械、（ｒ，θ）データサンプルを多数のデジタル論理回路に保持するための２方向式シフトレジスター、及び処理を制御しかつ各（ｘ、ｙ）点について補間するために正確に同期した受信（ｒ，θ）データサンプクの正しい時刻おける到着を確保するメモリーユニットの使用による達成される。この従来の実行方法は融通性に欠けかつ必要以上に複雑である可能性がある。費用のかかる制御ハードウエアにもかかわらず、（ｘ、ｙ）アレイを通る１個のパスが可能であるだけである。このことは、異なった超音波スキャン周波数の、従って異なった撮像の深さの全部の利点を得ることができないことを意味する。即ち、異なったデータは物理的な現実性にもかかわらず同じフォーマットに焦点を合わせられる。本発明のスキャン変換回路２８においては（図４参照）、（ｘ、ｙ）格子横断パスを自然の順序で、即ち（ｒ，θ）サンプルが獲得されたときにこれを使って確実に作るための数論的なスキームの使用によりハードウエアの複雑さと費用とを劇的に減らした。この方法は、実際の医学的データが不自然な画像再構築スキームに強制されないように考えられたアレイ横断を許すので、実際の医学的データに大きい融通性とより良好な忠実度を提供する。本発明のこのスキャン変換回路２８は、（ｘ、ｙ）座標をスキャンニングを受けた順序に発生させるファレイ連鎖発生方法を使用する。システムが第１の２個のスキャン光線を受けたとする。０＜ｙ≦Ｌに対するウエッジ内に置かれた（ｘ、ｙ）の整数のに対の総てを確認することが望ましい。角度の増加する順序で０＜ｙ≦Ｌを有する２個の連続したアレイ内の総ての（ｘ、ｙ）の対を作るファレイ連鎖を使用する方法がここに説明される。この方法は次の事実を利用する。即ち、幾つかの（ｘ、ｙ）の対が同じ角度に沿ってあり、従ってこれらは公約数を持たない（ａ、ｂ）の対を作り、次いで（ｘ、ｙ）＝ｎ（ａ、ｂ）ただしｎ＝１、２、・・・、（ｎ＋１）ｂ＞Ｌまで、により（ｘ、ｙ）の対の残りを設定する。この方法の達成方法をよく理解するために、ファレイシーケンスを次のように定義する。定義：数の昇順に配列され分母がＬを越えない有理数の連鎖をＬ次のファレイ連鎖と呼ぶ。ｕ／ｖが既約分数でありかつｖ≦Ｌであるならば、ｕ／ｖをＬ次のファレイ分数と呼ぶ。従ってファレイ分数は既約分数であり、そこでその分子と分母とは公約数を持たない。ファレイ級数の理論は、ここに参考文献として取り込まれたジー・エッチ・ハーディ及びイー・エム・ライト著、An Introduction to the Theor y of Numbers、オクフォード・ユニバーシティ・プレス、ロンドン、１９３８、 pp．２３−２４に説明される。以下の関係式が本発明に関連する。ａ／ｂ、ｃ／ｄ、ｅ／ｆを３個の連続したＬ次のファレイ分数とし、更にｚ＝［（Ｌ＋ｃ）／ｄ］（１）とする。ただし、［］は最大整数関数。このとき、ｅ＝Ｚｃ−ａ，ｆ＝Ｃｄ−ｂ（２）式（１）及び（２）は、適宜の２個の連続したファレイ分数により開始しかつこの部分内の残りのを全てにわたって反復することを許す。１０×１０の格子上の４６°−５４°円弧内の総ての（ｘ、ｙ）表示点を作るために１０次のファレイ分数を使った例が図２４に示される。１０次の最初の２個の連続したファレイ分数、ａ＝１，ｂ＝１及びｃ＝Ｌ−１＝９，ｄ＝Ｌ＝０を式（１）及び（２）に入れると、次のファレイ分数ｅ＝８，ｆ＝９が得られる。ａ＝９，ｂ＝１０及びｃ＝８，ｄ＝９を使って同じ計算を繰り返して、ｅ＝７，ｆ＝８を持った次のファレイ分数が得られる。与えれた円弧内の総ての（ｘ、ｙ）の対を作ることは簡単である。より細かい表示格子（例えば、２０×２０の表示点のある格子）に同じ光線をマップしたい場合は、同じ方法であるがＬ＝２０を使う。即ち、（ｘ、ｙ）表示点の総てを作るために２０次のファレイ関数を使う。簡単な計算が、（ｘ、ｙ）の対が（１９、２０）、（１８、１９）、（１７、１８）、・・・であることを示すであろう。図２１に見られるように、２個の連続した走査線の中の総ての格子点は角度の昇順、即ち、 atan(10/9)<atan(9/8)<atan(8/7)<atan(7/6)<atan(6/5)<atan(5/4)<atan(9/7) <atan(4/3) で作られる。この特徴により、スキャン変換システムはスキャン角度φにおける変動に自動的に適応できる。プログラム可能で不均一な間隔のスキャンアレイを有するシステムが、ファレイ級数の実行により可能である。本発明の１実施例においては、データ処理及び表示ユニット１４はスキャン変換方法を実行するようにプログラムされる。上述のように、本発明の超音波撮像システム１０は、カラーフローマップの作成を許す連続式又はパルス式のドップラープロセッセサー３６も備える。従って、動いている目標物を表示でき、医師は、外科的処置なしで体内の機能を観察できる。パルス式ドップラー超音波撮像用の一般的な波形１１１が図２５に示される。この波形は、鼓動のパルスごとに収集された深さＪのサンプルを多く有するＮ個のパルスのバースト(burst)よりなる。図２５は、この撮像技術のためのパルス式ドップラー信号プロセッセサー３６のブロック図も示す。各変換器により受信された戻り反響は、１１３において同じ位相にされ長方形に復調されるより前にサンプルされコヒレントに加算される。復調された戻りは、サンプル及び保持回路１１５とＡ／Ｄコンバーター１１７においてデジタル表現に変換され、コヒレントな時間間隔を有するパルスの戻りの総てが受信されるまで、バッファーメモリー１１９に記憶される。各深さごとに収集されたＮ個のパルス戻りがメモリーから読み取られ、ドップラー副ローブを制御するために重み付けシーケンスが加えられ、そしてＮ点のＦＦＴが１２１において計算される。１個のコヒレントな間隔から深さをサンプルする時間の間、次のコヒレントな間隔からの戻りが到達し、第２の入カバッファーに記憶される。ここに説明される一体化されたドップラー処理装置は、Ａ／Ｄ変換を除いて図２５の破線のボックス内に示された総ての機能を行う。この装置がアナログサンプルデータ機能を提供するためにはＤ／Ｄ変換は不必要である。残りの回路及びその機能は、参考文献としてここに組み入れられたアリス・エム・チェンの１９８４年８月７日付け米国特許４４６４７２６号「電荷ドメイン並列処理ネットワーク」に説明される。このパルス式ドップラープロセッセサー（ＰＤＰ）装置は、マトリックスとマトリックスとの積を計算する能力を有し、従って大きな容量をを持つ。この装置は、第１のマトリックスの行と第２のマトリックスの対応列とを組にすることにより形成された外積を加算することにより２個の実数値マトリックスの積を計算する。ドップラー瀘波の問題に対するＰＤＰの応用を説明するために、まず、ドップラー瀘波方程式を実数値マトリックス演算の和に入れる。ドップラー瀘波は、対象物の各深さについての重み付けをれたパルスの戻りの離散フーリエ転換（ＤＦＴ）を計算することにより達成される。ｋがドップラー指数であり、０≦ｋ≦Ｎ −１、そしてｊが深さ指数であるとき、深さドップラーサンプルｇ（ｋ，ｊ）はである。 w(k,n) = w_kn = v(n)exp(-j2πkn/N) （４）により与えられる要素を有するドップラー瀘波転換係数のマトリックスを得るために、ＤＦＴ核と重み付け関数とを結合させることができる。ドップラー瀘波された信号の実及び虚の要素は、次のように書ける。式（５）及び（６）において、２重指数変数の指数は総てマトリックス指数として見ることができる。従って、マトリックス表現においては、ドップラー瀘波はマトリックスの積の演算として表すことができる。ＰＤＰ装置は、４個のマトリックスの各の積算を行うために使用し、これによりドップラー瀘波演算を実行することができる。本発明のＰＤＰ装置３６は、Ｊ段階のＣＣＤタップ付き遅延線１１０、Ｊ個のＣＣＤ乗算Ｄ／Ａコンバーター（ＭＤＡＣ）１１２、Ｊ×ｋ個のアキュムレーター１１４、Ｊ×ｋ個のドップラーサンプルバッファー５１７、及び並列入力直列出力（ＰＩＳＯ）出力シフトレジスター１１８を備える。ＭＤＡＣは、共通８ビットデジタル入力を分担し、この上に係数マトリックスからの素子が供給される。タップ付き遅延線１１０は、サンプル及び保持の機能を行い、時間連続のアナログ入力信号をサンプルされたアナログ信号に変換する。作動時には、装置３６は次のように機能する。即ち、戻った反響の実又は虚の成分がタップ付き遅延線１１０の入力に加えられる。深いウインドウの出発時には、ビデオが適切な速度でサンプルされ、続く深さサンプルがタップ付き遅延線１１０内にシフトされる。第１のパルスも戻り間隔（ＰＲＩ）からの深さサンプルがロードされると、転換係数マトリックスＷの第１のコラム内の各要素は順にＭＤＡＣ１１２の共通入力に加えられる。各ＭＤＡＣ１１２の出力に形成された積が直列入力並列出力（ＳＩＰＯ）シフトレジスター５２１にロードされる。この方式で計算されたＪ×Ｋ個の積の集団は外積マトリックスを表す。これらの積はＳＩＰＯから、次のＰＲＩからの外積要素を積算するＣＣＤ加算ウエル(well) に送られる。総てのパルス戻り（Ｆの列）が処理されるまでこの経過が繰り返される。この点において、Ｋ個のアキュムレーター１１４の各グループは特定の深さのセルについてのＫ個のドップラーサンプルを保持する。ドップラーサンプルは、同時にアキュムレーター出力ＰＩＳＯシフトレジスター５１９内にクロックされる。これらレジスターはバッファーとして作用してＪ×Ｋ個の深さドップラーサンプルを保持し、従って次のデータのコヒレントな間隔の処理を直ちに開始できる。最後に、アキュムレーターシフトレジスター５１２が並列にクロックされ与えられたドップラーセルに対する総ての深さサンプルを装置出力ＰＩＳＯシフトレジスター１１８内に送る。サンプルは、フローマップ表示のための希望の順序でＰＤＰ装置から直列に読み出される。１６個の深さサンプル用のプロトタイプＰＤＰ−Ａが作られた。バーストの各パルスについて収集された１６レンジのの多さのサンプルのあるバースト波形の戻りを管理するためにＰＤＰ−Ａを使うことができる。強力なＤＣクラッターの存在の中で動いている弱い目標を検知する能力が、プロトタイプＰＤＰ装置により成功裏に示された。超音波撮像システムにおけるカラーフローマッピング用の２個のＰＤＰの導入が図２６に示される。この装置においては、ＩＰＲＩの間に、上のＰＤＰ要素１２０は式（５）及び（６）に示されたような形式ｗ_rｆ_r及びｗ_iｆ_rの総ての項を計算し、一方、下のＰＤＰ要素１２２は形式−ｗ_iｆ_i及びｗ_rｆ_iの項を計算する。次いで、各要素の出力は、ｇ_r及びｇ_iを交互に得るために加算される。上述のように、本発明の撮像システムはビデオ圧縮回路３４も備える。これは、データを整調してこれを遠隔地に送れるように圧縮された形式に転換するものである。好ましい実施例においては、ビデオデータ圧縮回路は、アリス・エム・チェンの１９９２年６月３０日付け米国特許５１２６９６２号「離散型コサイン転換処理システム」、及びアリス・エム・チェンの１９９１年７月９日付け米国特許５０３０９５２号「帯電ドメインブロック適合プロセッサー」に説明される。これら特許は参考文献としてここに取り入れられる。図２７は、本発明の超音波撮像システムの別の好ましい実施例の図式的な機能ブロック図である。図２７の実施例においては、超音波変換器アレイ３１８とドライバー２０、前置増幅回路２４との間においてスキャンヘッド３１２に乗算器３１９が加えられる。この実施例では、信号は、適宜の与えれた時における変換器アレイ３１８の一部分のみにより処理される。例えば、１実施例における１２８素子のアレイ３１８の場合、一度に６４素子しか処理されないであろう。乗算器３１９は、６４個の信号を前置増幅器２４と続く回路に送るために使用される。乗算器３１９は、ドライバー２０からのドライバーパルスを、そのとき駆動されているアレイ３８の６４個の素子に送るためにも使用される。ここではサブアパチュアスキャンニング実施例と呼ばれるこの実施例においては、処理チャンネルは処理されている素子の数、ここでは６４個について設けることだけしか必要でないため、回路の複雑性が相当に減らされる。この実施例では、画像は変換器アレイ３１８を横切るスキャンニング及び超音波信号を送受信するための隣接素子のグループの選択的作動により形成される。サブアパチュアスキャンニング中に、画質は、アレイ応答の主ローブではなくて副ローブによる画像におけるエネルギーにより生じた画像クラッターの導入により劣化される。この問題の解決のため、副ローブからのエネルギーを無くし、又は減らすために空間的ウインドウフィルターがアレイに加えられる。ある種のウインドウは、作動素子の数に従って幅が動的に変化する。別のウインドウは変化しない台形ウインドウである。図２８は両形式の応答を示しているグラフである。本発明の携帯式超音波システムでは、空間的ウインドウは最大数のサブアパチュアアレイ素子に適合するように設計され、かつ作動素子の数の変化による動的な変化はない。この導入の理由は次のとおりである。即ち、動的な空間ウインドウを使った受信（又は送信）エネルギーの減少は切捨て型の非変動空間ウインドウを使用して得られた画像と比較して画質が劣った画像を作るためである。両者の場合とも、画像クラッターはほぼ等しい。従って、切捨て型の非変動空間ウインドウは導入が簡単でありかつ高品質な画像が得られる。（６４素子のサブアパチュア及びブラックマン・ハリスウインドウを使っている）図２８に示された例では、動的なウインドウは、非変動切り捨て型ウインドウの送信又は受信におけるエネルギーの半分以下（４２％）を提供する。図２９Ａ及び２９Ｂは、本発明の表示装置３２に与え得る表示フォーマットの図式的な図である。従来の超音波撮像システムで行われたような単一の表示フォーマットではなくて、本発明のシステムは、使用者の選択可能な複数のウインドウ表示フォーマットがある。図２９Ａは、３個の情報ウインドウが表示装置に同時に存在する選択可能な複ウインドウ表示装置を示す。ウインドウＡは標準のＢスキャン画像を示し、ウインドウＢはドップラー２次元カラーフローマップのＭスキャン画像を示す。ウインドウＣは、使用者に指令選定を通信しかつ使用者の手動選定を容易にする使用者情報ウインドウである。図２９Ｂは、単一ウインドウ選択表示装置であり、表示全体がＢスキャン画像のみを与えるために使用される。選択的に、表示装置は、分割スクリーンを使って２個の表示を上下に又は横並びにすることによりＢモードとカラードップラースキャンの両者を同時に示すことができる。図３０Ａ−３０Ｄは、本発明の使用される種々の変換器アレイ形状とその対応したスキャン画像領域との間の関係を示す図式的な図である。図３０Ａは、長方形スキャン画像領域３０７Ａを作る線形アレイ１８Ａを示す。かかるアレイは、典型的に１２８個の変換器を備える。各走査線について１組の遅延が導入され、これが画像に対する焦点を定める。アレイは線形であり領域は長方形であるため、各走査線についての遅延は典型的には同じである。従って本発明により、遅延値は全画像について１回、中央メモリー２０３から局所メモリー及び制御回路２０６（１）−２０６（Ｎ）へのダウンロードされることが必要であるだけである。あるいは、線形アレイ１８Ａを、各走査線に付いて異なったビームステアリング遅延値が導入される同調アレイとして使用することができる。図３０Ｂは、湾曲した変換器アレイ１８Ｂと得られた部分的湾曲画像スキャン領域３０７Ｂとの間の関係を示す。この場合もアレイ１８Ｂは典型的に１２８個の隣接した変換器を備える。更に、各走査線について導入された遅延は同じであり、又は同調アレイスキャンニング処理を行うように変えることができる。図３０Ｃは、線形変換器アレイ１８Ｃと台形画像領域３０７Ｃとの間の関係を示す。この実施例においては、アレイ１８Ｃは、１２８個でなくて典型的に１９２個の隣接した変換器から形成される。線形アレイは、図３０Ａに示されたような線形スキャンニングと同調アレイスキャンニングとの組合せにより台形スキャンニング領域３０７Ｃを作るために使用される。１実施例では、アレイ１８Ｃの両端の６４個の変換器が、同調アレイ形状において領域３０７Ｃの端部の湾曲した隅角部分を得るために使用される。変換器の中央の６４個は、領域３０７Ｃの長方形部分を完成するために線形スキャンニングモードで使用される。そこで、台形領域３０７Ｃは、６４個の変換器だけがいつも１度に作動する上述のサブアパチュアスキャンニング方法を使用して得られる。１実施例では、６４個の変換器の隣接したグループが交互に作動する。即ち、まず、変換器１−６４が活性化される。次に、変換器６４−１２８が活性化される。次の段階で、変換器２−６５が活性化され次いで変換器６５−１２９が活性化される。変換器１２８−１９２が活性化されるまでこのパターンが続く。次に、変換器１−６４においてスキャンニング過程が再開される。図３０Ｄは、本発明による同調アレイ撮像を行うために使用される変換器１８Ｄの短い線形アレイを示す。線形アレイ１８Ｄは同調アレイビームステアリング処理を介して使用され、図３０Ｄに示された角度スライス部分３０７Ｄを作る。図３１は本発明による回路板の図式的な機能ブロック図である。回路板１０００は、好ましくは、寸法が約５０.８×１０１.６mm（２×４インチ）の多層回路板である。これは、好ましくは両面型でありかつ表面取付け法を使用して部品を取り付ける。回路は機能的に送信回路１０１０と受信回路１０２０とに分割される。送信回路１０１０は高電圧ドライバー／パルサー回路１０２４に結合されたパルス同期回路１０２２を備える。ドライバー／パルサー１０２４は、送受信（Ｔ／Ｒ）スイッチ１０１６を介して乗算器モジュール１０１８に接続される。パルサー１０２４はパルス同期回路１０２２の遅延処理回路の制御下で高電圧パルスの連鎖を作る。パルスはＴ／Ｒスイッチ１０１６と乗算器１０１８とを経て変換器のアレイ１８に送られ、超音波信号を作る。Ｔ／Ｒスイッチ１０１６は、パルサー１０２４の高電圧パルスが敏感な受信回路１０２０に確実に到達しないように作用する。これは、ダイオード保護構造を経て受信回路１０２０内の前置増幅器ＴＧＣ回路に対する過大電圧保護を提供する。Ｔ／Ｒスイッチ１０１６は、使用されない変換器素子を使用される素子から絶縁するためにサブアパチュアスキャンニング中、使用される。この回路は、不要信号により生じた処理チャンネル間の混信の防止もする。受信回路１０２０は、前置増幅器及びＴＧＣ回路モジュール１０２２、ビーム形成モジュール１０２６並びに選択的なＡ／Ｄコンバーター１０２７を備える。図示のように、前置増幅器及びＴＧＣ回路モジュール１０２２は２個のチップ１０２２−１、１０２２−２により表される。前置増幅器及びＴＧＣチップの各は、与えられた時間において使用されたチャンネルの半分を処理する。前置増幅器及びＴＧＣ回路１０２２のある実際のチップの数は製造工程により決められる。前置増幅器及びＴＧＣ回路１０２２は１個のチップとして作られることが好ましい。ビーム形成モジュール１０２６は、いずれの実施例についても上述されたビーム形成回路を備える。モジュール１０２６は、好ましくは１チップ上に形成され、かつ上述のビーム形成機能を行いために必要な回路を総て含む。送信回路１０１０と低電圧受信回路１０２０とは、それぞれ１チップとして作ることができる。回路内のチップ数を減らすことにより、回路板１０００の寸法を小さくすることができる。回路板１０００は、抵抗器、コンデンサー、インダクターなどのような離散型構成部品、あるいは集積されたこれらと同等品を取り付ける面を備える。図３２は、一部が断面で示される線形スキャンヘッドの１実施例の断面表示の図式的な図である。スキャンヘッド１０３０はプラスチックハウジング１０３２により囲まれる。図のように、回路板１０００Ａは支持部材１０３４によりハウジング１０３２内の定位置に保持される。回路板１０００Ａはバスコネクター１０３６に接続し、このコネクターは柔軟なリボンケーブル又は印刷された柔軟なケーブル１０３７により変換器の線形アレイ１０３８に接続される。同軸ケーブルコネクター１０３５がスキャンヘッド１０３０を外部電子回路に接続する。あるいは、ねじった対の導線用のコネクターを使用することができる。図３３は、図３２のスキャンヘッド１０３０の別な断面図である。図示のように、支持部材１０３４が２個の両面型回路板１０００Ａ、１０００Ｂを保持する。特定の用途に応じて、利用可能空間を最大に使用するために、２個以上の板を片面型又は両面型とし、横並びに積み重ね、又は食い違いに置くことができる。回路板は回路用ヒートシンクとして作用する伝熱層１０４５により分離される。熱伝導用の充填材をハウジング内に挿入することもできる。支持部材１０３４は、好ましくはテフロンのような低摩擦材料で作り、回路板１００Ａ、１０００Ｂの着脱を容易にする。回路板の各面は変換器からの情報の６４チャンネルの処理外部できることが好ましい。このため、図示のように、２個の両面型回路板１０００Ａ，１００Ｂは２５６個の変換器をしじできる。図３４は、部分的に断面で示された湾曲変換器スキャンヘッドの好ましい実施例である。スキャンヘッド１０４０は、プラスチックハウジング１０４２により形成される。良好な握り面を与えるため及び選択的にハウジングからの放熱に使い得るように、ハンドル部分に外側リブを持ち得ることに注意されたい。回路板１０００Ａはテフロン支持部材１０４４により保持される。回路板１０００Ａは同軸コネクター１０３５（又はねじり型の対のコネクター）及びバスコネクター１０４６に接続される。バスコネクター１０４６は、印刷された柔軟ケーブル１０４７により変換器の湾曲アレイ１０４８に接続される。図３５は、部分的に断面で示された挿入式の超音波プローブの図式的な図面である。プローブ１０６０はプラスチックハウジング１０６２により定められ、このハウジングは、腔管又は体腔内に挿入する細長いプローブ及び走査者に握られるハンドル部分に分けられる。回路板１０６４はプローブ１０６０のハンドル内に固定され、同軸コネクター１０６５及び変換器アレイ１０６８に接続される。回路板１０６４は、ハンドル内に適合するように寸法が小さいことを除いて図３０の回路板１０００と機能的には同じである。アレイ１０６８に１２８個の変換器があることが好ましい。この場合は、各面に６４チャンネル分の処理回路を持った両面型回路板１０６４がプローブを作動させるに十分である。図３６は、ここに説明された超音波装置を作動させるに要するソフトウエアのブロック図である。超音波スキャナー１０７２と使用者用表示装置１０７８とが示される。１個の処理用モジュール１０７４が、デジタル信号処理、特注のチップ及びシステムタイミングのようなハードウエアの特別な制御を提供する。使用者用表示装置１０７８は、ウインドウ作動システムと代置できるようなグラフィック用ユーザーインターフェース（ＧＵＩ）１０７６により駆動される。仮想制御パネル１０７５はグラフィック用ユーザーインターフェース１０７６とハードウエアインターフェース１０７４との間のインターフェースを提供する。典型的な表示装置は、使用者に、データフレームを固定し、データフレームを印刷し、又はデータフレームをディスクに記録する能力を提供する。使用者は、カラードップラー画像又は音響ドップラー処理の領域をハイライトにすることもできる。使用者は、深さの関数として受信した深さを手走査で変えることもできる。８個の深さ帯域があることが好ましい。使用者は送信焦点帯域を（１−８帯域から）変更し、画像のコントラスト及び画像の輝度を変えることができる。より特別には、使用者は撮像モードを変更できる。Ｂモードは輝度又は通常の画像表示の調整のために提供される。Ｃモードは、上下又は横並びのいずれかのカラードップラーフローを制御するために提供される。Ｍモードは、独立画像モードにおいて時間変更ドップラー画像を制御するために提供される。音響ドップラーモードは、Ｂモード及びＣモードの表示の補足をオンオフするためにこれを設定することができる。使用者は、画像表示の大きさ及び形状を決定するように変換器アレイを設定することもできる。選択は、変換器アレイが湾曲−線形アレイ、線形アレイ、あるいは同調アレイのどれであるかによる。使用者は、患者の情報を入力し表示することもできる。次いで、患者情報は表示のラベリングに使用される。画像表示を与えるために使用されるコンピューターはウインドウフォーマットで患者の管理及び画像データを表示するために、ソフトウエアモジュールでプログラムすることができる。使用者は、マウスで操作する種々のプルダウンメニューを与えられる。使用者はスキャナーの特別な応用に基づいて撮像モードを設定することもできる。使用者は、撮像が心臓、放射線科、産科、婦人科用のためか、又は抹消血管用のためかに基づいて自動的に画像の深さ及び送信電力を調整することができる。使用者は特別な用途のために画像の深さを設定しかつ手動で送信を行うこともできる。本発明の別の好ましい実施例は、２次元変換器アレイを形成するために隣接した２列以上の変換器を有する超音波撮像装置に関する。図３７の手持ち式装置６００に示されるように、ハウジング６００の変換器部分６０６は、３列の変換器６０８、６１０及び６１２を備える。列６０８、６１０及び６１２は異なった長さのものとすることができる。例えば、列６０８と６１２とを中央の列６１０より短くすることができる（例えば、中央列を短い列の長さの１.５倍にすることができる）。隣接した列の間の空間は、適宜の所与の列内の変換器間の間隔と同じとすることもできるし、あるいはをこれより大きくすることもできる。列間のより広い間隔は、変換器アレイにより送られる超音波信号の効果的な焦点合わせを提供することができる。先の諸実施例に関連して説明されたように、変換器の各列は、１個又は複数個の柔軟なケーブルを使って、これをチップキャリヤー又は回路板に接続することができる。本発明の別の好ましい実施例は、図３８に示された携帯式超音波聴診器に関連する。このシステムは、変換器アレイ、アレイ用の同期及びドライバー回路、及びビーム形成回路を音響センサーハウジング７０４又は聴診器のチェストピース内に組み込まれる。聴診器のセンサーハウジング７０４は２個のイヤーピース７１２に連結され、使用者に音響情報を提供する。中央の管７０５はハウジング７０４をＹ字形コネクターに連結する。イヤーピース７１２は、Ｙ字形コネクターから伸びる管７０６、７０８に連結される。コネクターハウジング７０２は、聴診器をケーブル７１０に連結する。コネクターハウジング７０２は、これをＹ字形コネクター７０７と一体に形成し又は取り付けることができ、あるいはこれをハウジング７０４に取り付けることができる。管７０６、７０８に沿ってイヤーピース７１２に送られる音を発生させるために、Ｙ字形コネクター７０７に取り付けられた変換器を使用することができる。聴診器は、標準の音響情報、電子音情報、及び／又は超音波情報を提供するために使うことができる。聴診器のセンサーハウジング７０４内のビーム形成回路は、個人用のデジタル補助手段のような対象領域の空間的表現を作り、これをケーブル７１０に沿って手持ち式表示装置７１４に送ることができる。表示装置ハウジング７１４は、ここに先に説明されたような超音波画像を、好ましくはＭモード表示又はドップラー表示で作るためのプロセッサーを収容する。使用者は、対象領域の音響及び画像のデータを同時に作ることができる。このデータはメモリーに記憶し、又はケーブル７２０に沿ってモデムにより別のシステムに送ることができる。電力は、表示装置ハウジング７１４内、センサーハウジング７０４内、又はコネクターハウジング７０２内の電池によりこれを提供することができる。ハウジング７１４は液晶表示装置のような薄いパネル表示装置７１６、及びキーパッド又はマウスのような使用者インターフェース７１８を備えることができる。本発明の別の好ましい実施例は、図３９Ａ及び３９Ｂに関連して示された超音波システム８００である。この実施例においては、変換器素子又はアレイ８０２は、パッチ８０５により患者の皮膚８１０に取り付けられる。パッチ８０５は、これを患者の皮膚に固定するために周囲の接着剤８０６を持つことができる。アレイ８０２は、ケーブル８０８により、あるいは無線により、身体装着式のハウジング８０４に接続され、このハウジングがデータを記録し及び／又は別の受信位置に送信する。パッチは１個の変換器素子、又は先に説明されたような１個又は複数個の線形アレイを有し、あるいは図３９Ｂのパッチ８１４で図示されたような環状のアレイ８１２を持つことができる。パッチは、本明細書において先に述べたようなビーム形成及び焦点用の回路を含むことができる。変換器システム及び組み合わせられた回路への電力は、ハウジング８０４内に置き得る電池を使用して提供できる。本発明の別の好ましい実施例は、身体の管腔内又は空洞部内に差し込む柔軟な超音波プローブ又はカテーテルシステムに関連する。かかるシステム９００が、図４０Ａ及び４０Ｂに示される。システム９００はハウジング９０４に連結された手元側端部９０５及び末端部９０７を有する柔軟なシャフト９０２を備える。前述のような処理回路がハウジング９０４内に置かれる。ハウジング９０４は、ケーブル９１０により使用者インターフェース９０６及び表示装置９０８に連結される。プローブシャフトの末端部９０７は端末部分９１２を有し、その中に変換器アレイ９１８及びチップキャリヤー又は回路板組立体９１６が置かれる。チップキャリヤー９１６はケーブル９２０に接続され、これが、本明細書の前述したようなパルス同期装置、ドライバー回路、及びビーム形成及び焦点回路に制御信号を送り、更に対象領域の加算された電気的表現をハウジング９０４内の処理回路に送る。シャフトの外壁９２２は内部の構成要素を作業環境から絶縁するために密閉される。変換器アレイは半径方向に向けることができ、あるいはカテーテル軸線に沿って端末部に向けることができる。管体９１４には、選択的に、光ファイバー観察システム、案内ワイヤー、又はその他の処置用又は外科用の器具を入れることができる。本発明は、その好ましい実施例を参照して特別に図解され説明されたが、請求項に定められた本発明の精神及び範囲から離れることなく形式及び詳細における種々の変更をなし得ることは熟練技術者により理解されるであろう。DETAILED DESCRIPTION OF THE INVENTION Portable ultrasonic imaging system Related patents This is a continuation-in-part of U.S. Ser. Incorporated herein by reference. Background of the Invention Conventional ultrasound imaging systems typically include a hand-held scan head that is cabled to a large rack-mounted console-type processing and display device. Scan heads typically include an array of ultrasound transducers that transmit ultrasound energy into an area to be imaged and receive reflected ultrasound energy returning from this area. The transducer converts the received ultrasonic energy into a low-potential electrical signal, which is sent through a cable to a processing device. The processor applies appropriate beamforming techniques such as dynamically focusing to combine the signals from the transducers to create an image of the area of interest. A typical conventional ultrasound system has an array of transducers consisting of 128 ultrasound transducers. Each converter is combined with its own processing circuitry located in a console type processing device. The processing circuit typically comprises a driver circuit, which in the transmission mode, sends the excitation pulse at the correct timing to cause the transducer to start transmitting the ultrasound signal. The transmitted timing pulse is sent from the processing device of the console to the scan head via a cable. In receive mode, a beam forming circuit consisting of a processing circuit delays the low potential electrical signal from the transducer appropriately and sequentially dynamically focuses the signal on a signal that can produce an accurate image. . A schematic block diagram of an imaging array 18 of N piezoelectric ultrasound transducers 18 (1) -18 (N) as used in an ultrasound imaging system is shown in FIG. An array of piezoelectric transducer elements 18 (1) -18 (N) produces acoustic pulses that propagate within the image target (typically, an area of human tissue) or travel through the medium with a narrow beam. The pulse propagates as a constant velocity spherical wave. An acoustic reflection in the form of an image point P or a signal returning from the reflector may be detected on the same array of transducer elements 18 or by another receiving array to indicate the location of the reflecting structure P. It can be displayed in a system. The reverberation from point P in the transmission medium reaches the respective transducer elements 18 (1) -18 (N) of the receiving array after various propagation times. The propagation time for each transducer element is different and depends on the distance between each transducer element and point P. This is true for the typical ultrasound transmission medium, soft tissue, where the speed of sound was constant (or relatively constant). Thereafter, the received information is displayed in a manner that indicates the location of the reflecting structure. In a two-dimensional B-mode scan, the pulse is transmitted along multiple lines of sight as shown in FIG. 1A. If the echo is sampled and its amplitude is encoded as luminance, a grayscale image can be displayed on the CRT. Typically, the image scans lines forming a 90 ° sector image at 0.75 ° angular intervals. The speed of sound in water is 1.54 × 10 ^Five cm / sec, the round trip time for a 16 cm depth would be 208 μs. Therefore, the total time required for the data to follow 128 lines of sight is 26.6 ms. If another signal processor in the system is fast enough to maintain this data acquisition rate, a two-dimensional image can be created at a rate comparable to standard television video. For example, if an ultrasound imager is used to view reflected or backscattered sound through the chest wall between a pair of ribs, the heartbeat can be imaged in real time. . The ultrasonic transducer is typically a linear array of piezoelectric transducers 18 (1) -18 (N) (usually at half wavelength spacing), whose elevation pattern is constant and its orientation The pattern is mainly controlled by delay steering. The radial (azimuth) beam pattern of a normal array is primarily such that the transmitted pulses are delayed and converted in such a way that the energy from all the transducers collected at the image point P creates the desired beam shape. Controlled by adding to the device elements 18 (1) -18 (N). Therefore, it is necessary to combine a time delay circuit with each converter 18 (1) -18 (N) to produce the desired transmitted radiation pattern along the intended direction. As can be seen in FIG. 1B, for a given azimuth, two different transfer patterns are possible: a "single focus" pattern and a "zone focus" pattern. The single focus method uses a single pulse focused on the central area of the image line along a particular line of sight. In single pulse mode, the azimuthal depth of focus can be changed electronically, but remains constant for any predetermined direction. In zone focus operation, a number of pulses, each focused to a different depth (zone), are transmitted along each line of sight or direction. For multi-pulse operation, the array of transmitters is focused on M focal zones along each scan direction, ie, a series of M pulses, P ₀ , P ₁ , ..., P _M-1 And each pulse has its corresponding area R ₀ , R ₁ , ..., R _M-1 Is focused on. The pulses are made in a repeating sequence, so that after the rising edge, every Mth pulse, either the first pulse P starts to look down in a new direction or repeats the chain looking down in the current direction. ₀ Which corresponds to either For the zone focus mode, it is necessary to combine each transducer element with a programmable delay circuit to create a beam pattern that focuses on different focus zones. As before, the same array 18 of transducer elements 18 (1) -18 (N) can be used for receiving the return signal. The energy waveform of the reflected or reverberant beam starting at the image point reaches each transducer element after some time delay, which is the distance from the image point to the transducer element assuming the waveform of the signal in the medium. Equal to the value divided by the constant speed. As in the transmission mode, this time delay is different for each transducer element. For each transducer element receiving, this difference in path length must be compensated by converging the reflected energy from a particular image point to each receiver for a given depth. The delay at each receiving element is a function of the distance measured from the element to the center of the array and the direction of the viewing angle measured at right angles to the array. It should be noted that in ultrasound, the acoustic pulses produced by each transducer are not broadband signals and should be expressed in terms of both magnitude and phase. The operation of beam formation and convergence involves making the sum of the scattered waveforms as observed in all transducers, but in this sum the waveforms appear in the phase, amplitude of the sum and thus differ in delay I have to be. Therefore, there is a need for a beamforming circuit that can provide a different delay for each channel and vary this delay over time. As the echoes return from the deep tissue along a given direction, the receiving array changes its focus continuously with depth. This process is known as dynamic focusing. 2A-2C show schematic block diagrams of three other conventional imaging or beam focusing techniques. A non-programmable physical lens system 50 using an acoustic lens 51 is shown in FIG. 2A. On the other hand, systems for dynamic focusing in which combined signal processing electronics are used to perform time-lag and phase-lag focusing functions in real time are shown in FIGS. 2B and 2C, respectively. 2B shows a time delay system 52 using a time delay element 53, and FIG. 2C shows a phase delay system 54 using a phase delay element 55. In the lensless systems of FIGS. 2B and 2C, each is combined with a receiving transducer to provide a time delay to form an image and to focus incident energy from a point in the field. The signal processing elements 53 and 55 that define channels are required. Therefore, there is a need for a beamforming circuit that can provide a different delay for each processing channel and that can vary this delay over time. As the reverberation returns from a distance away from the array of transducer elements, along the predetermined direction, the receiving array continuously changes its focus depth for dynamic focusing. After the received beam is formed, it is digitized in the usual way. The digital representation of each received pulse is a time sequence corresponding to the scattered cross section of the ultrasound energy returning from the field point as a function of the range in the orientation formed by the beam. Successive pulses point in different directions and cover a field of view of -45 ° to + 45 °. In some systems, the average time of data from successive observations of the same point (called persistent weighting) is used to improve image quality. For example, in an ultrasound imaging system operating in the 2-5 MHz frequency range, electronic circuitry capable of providing sub-millisecond time resolution of 10 to 20 .mu.s is required to compensate for the desired precise path. . As shown in FIG. 2B, the delay line essentially matches the time delay function required for dynamic focusing in a lensless ultrasound system. More specifically, in an exemplary ultrasound imaging system having an operating frequency of 5 MHz and an array of 128 transducer elements on a half-wave center, a linear delay facility may be used to set an appropriate delay. 480-stage delay line with a programmable clock period at 25 ns resolution, or a 480-stage tapped delay line clocked at 40 MHz in conjunction with a programmable 480-to-1 time selection switch For each processing channel / converter block. There are two problems associated with these conventional techniques. First, no simple variable speed clock generator has been developed to date. Second, for an N-stage tapped delay line, the area combined with the selected circuit is N ^Two Therefore, such a circuit requires a large chip area to realize an integrated tap configuration. Due to the difficulties and complexity associated with creating control circuits in the usual way, only a few time delay structures are integrated on a single microchip, thus performing a multi-element dynamic beamforming function To do so would require a large number of chips. For these reasons, none of the prior art ultrasound imaging systems used straightforward time delay equipment. Instead, a plane wave mixing approximation is used. In this approximation method, the total delay occurrence is separated into two parts. Analog plane wave mixing techniques are used to approximate the required fine delay times, and coarsely spaced delay lines are used to achieve coarse delay times. According to the plane-wave approximation, the fine delays were received by each transducer element by superimposing a different phase on the received wave with the local oscillator, i.e., moving the analog phase in each processing channel. This can be achieved by changing the phase of the AC wave. In particular, the formula Ω _n (t) = ω (T _n '(t) -T _n '(t)) _n Is selected, cos (ω ₀ + Ω _n (t)) By selecting a local oscillator with an appropriate phase angle of the form _n (t) is the ideal compensation delay, T _n '(t) is a coarsely quantified approximation of Tn. Mixer output is T _n When delayed by ', one phase of this intermediate frequency (IF) sideband provides in-phase coherence to all processing channels. In a typical implementation of the technique described above, tap selection is used to connect any received down-conversion mixer output to any tap of a delay line connected in series at coarse intervals. Tap selection is essentially a multi-position switch, which connects its input to one of a number of output lines. One output line is provided for each tap of the delay line. This allows each mixer output to be connected to coarsely spaced taps on the delay line, and all tap outputs are coherently summed. However, for the example 5 MHz operation, if a single mixer arrangement as described above is used, a delay line with a delay resolution of less than 1 ms is required. In summary, the conventional technique described herein heterodynes the oscillator output and the received signal by selecting a local oscillator frequency to output an intermediate frequency. This converted signal is then applied to another mixer. By selecting an appropriate phase angle for the second oscillator, the phase of the intermediate frequency wave created by the second heterodyne is controlled. The output of the second mixer is then connected by tap selection to one or several of the coarsely spaced taps of the delay line during a focus scan along each direction. The approximation technique described above is used because it gives a somewhat out-of-focus image, and the image is an economically feasible method by utilizing readily available techniques such as analog mixers and RC networks. Is done. Unfortunately, the mixer approximation produces image misregistration errors and signal loss compared to the ideally focused (full delay) case. Current ultrasound systems require many complex signal processing circuits to function. For example, dynamic beamforming requires hundreds of delay and sum circuits. Also, a pulsed or continuous Doppler processor is required to provide two-dimensional depth and Doppler information in a color flow image. Each of these applications requires more than 10,000 MOPS (one million operations per second). Even the latest CMOS chips can only do hundreds of MOPS per chip, and each chip requires several watts of power. Thus, an ultrasound machine with a typical execution unit requires hundreds of chips and consumes hundreds of watts of power. As a result, typical systems are installed in standard large rack-mounted cabinets. Another disadvantage of conventional ultrasound systems is that the cables connecting the scan head to the processing and display unit are required to be very sophisticated and therefore expensive. Since all the beam forming circuits are located in the console, all of the low level electrical signals from the ultrasound transducer must be coupled from the scan head to the processing circuits. Because the signal is at such a low level, it is extremely sensitive to noise, interference and loss. In a typical transducer array with 128 transducers, the cable between the scanhead and the processing and display console requires 128 low noise, low crosstalk, and low loss coaxial cables. I do. Such cables are expensive materials and costly to assemble, and are therefore very expensive. Summary of the Invention The present invention is directed to a portable ultrasound imaging system and method. The imaging system of the present invention includes a hand-held scan head connected to a portable processing circuit by a cable. The scan head includes a housing, which houses an array of ultrasonic transducers that transmit ultrasonic signals to a target area to be imaged, receives reflected ultrasonic signals from the target area, and further receives the received ultrasonic signals. Convert to electrical signals. The scanhead housing also includes beam forming circuitry used in the imaging system of the present invention, which converts the electrical signals from the ultrasound transducer into an electrical representation of the area of interest. An electrical representation of the region of interest is sent over the system cable over the interface to processing and display circuitry to create an image of the region of interest using the electrical representation. In one embodiment, the portable processing circuitry is implemented in the form of a laptop computer, which includes an integrated keyboard, a PCMCIA standard modem card for image data conversion, and a flip-top such as an active matrix LCD. Is provided. Laptop computers, and thus the entire system, are powered by small, lightweight batteries. The entire system, including the scan head, cables and computer, is very lightweight and portable. Preferably, the total weight of the system does not exceed 10 pounds. A Faraday shield may be provided inside the scan head to shield the scan head electronics from interference from external high frequency sources. In one embodiment, the system also includes an interface unit between the scan head and the laptop computer. The system cable is connected to the interface unit instead of directly to the computer. Another cable connects the interface unit to the computer. The interface unit performs control and signal / data processing functions that are not performed by a computer. This reduces the overall processing load on the computer. In another embodiment, a high quality image is displayed on a cathode ray tube (CRT) display. In this embodiment, the signal from the scan head is sent over a cable to a processor, such as a personal computer or laptop computer. These computers are interfaced to a CRT display. The signal from the scan head is received by a processor, which processes the signal, produces the appropriate display signal, and sends it to the CRT. Many of the signal processing circuits associated with the ultrasound transducer are integrated on a small CMOS chip so that the scan head can incorporate the features of the ultrasound imaging system of the present invention. For example, the beam forming circuitry used to introduce discrete delays into the received ultrasound signal can be implemented on a single chip per array of 64 elements. Thus, two chips are used for a 128 element system. The pulse synchronization circuit used to create the converter drive pulse can be implemented on a single chip. Further, the high voltage driver circuit used to drive the converter in the transmit mode and the preamplifier and gain control circuit used to bring the electrical signal from the converter into the proper state in the receive mode include: It can be integrated on one chip. Further, a multiplying circuit for selecting a signal from the converter and other similar control circuits can be formed on one chip. In a preferred embodiment of the present invention, the signal processing circuitry in the scan head is implemented with low power, high speed CMOS technology. Integrated circuits can operate at lower voltages than normal circuits. As a result, the power consumption in the integrated circuit, and thus the heat effect caused by it, is much smaller than in a normal circuit. In one embodiment, the total power consumption of the scan head is less than 2 watts. Thereby, the temperature of the scan head can be maintained at 41 ° C. or lower. Because of such low power consumption and temperature, circuits can be provided in a relatively small volume of the scanhead housing without any degradation in performance due to thermal effects. Patients being tested are also not affected by harmful heat. In addition, since the system requires relatively little power, it can be powered by batteries located in the data processing and display unit. As mentioned above, in ultrasound systems, typically, individual delays are introduced within each individually transmitted ultrasound pulse, and each signal from each transducer is indicative of the received reflected ultrasound energy. Introduced within. These individual delays are used to ensure that the image of the area of interest is properly focused. The type or pattern of delay introduced into each transducer element is affected by the geometry of the array and the desired area scan pattern. For example, in a tunable array, different individual beam redirection delays are introduced into each pulse and / or each return signal per scan line to produce a properly focused image of the curved area. Is done. Linear or curved arrays are typically flat or bent. This array is used to perform linear scanning where a uniform pattern of delay is introduced into all transducers. The delay is the same for each scan line. The curved array has a different delay pattern for each scan line. The present invention can also scan a trapezoidal region. In one embodiment, a linear array is used in a sub-aperture approach. For example, in this embodiment, the transducer array can include 192 adjacent transducers arranged in a linear array. During sub-aperture scanning, only a small portion of the transducers, for example 64, are used for signal generation and reception. Transducers at both ends of the linear array are used to perform a tuned array scanning method, creating curved image areas at both ends of the entire trapezoidal scanning area. Since a tuned array technique is used at the end of the array, a different delay pattern is necessarily introduced for each individual scan line. Linear scanning is used between the tuned array portions. Thus, during this linear scanning portion of the process, a set of delays is used for every scan line. Thus, the trapezoidal scanning embodiment of the present invention involves a combination of tuned array scanning at both ends of the region and linear scanning at the center of the region. Typical ultrasound imaging systems require electronics that can provide delays of up to 10-20 μs with sub-microsecond resolution to provide accurate signal path compensation. In one preferred embodiment, this wide delay with small resolution is provided by a two-stage programmable tapped delay line using CCD technology. The first stage introduces a fine delay and the second stage introduces a coarse delay. The delay is controlled by the tapping clock frequency and the fine delay is controlled by a higher clock frequency than the coarse delay. In one embodiment, the fine delay clock frequency is set to eight times the frequency of the ultrasound signal, and the coarse delay clock frequency is set to one tenth of the fine delay clock frequency. The clock frequencies can be separately controlled to facilitate changing the ultrasound signal frequency to change the imaging depth. Such a device is described in co-pending application Alice M. Chen, U.S. Ser. No. 08 / 496,915, "Integrated Beamforming and Focusing Circuits for Use in Ultrasound Systems," filed Jun. 29, 1995, And co-pending application Alice M. Chen, co-pending application Ser. No. 08 / 496,463, entitled "Integrated Delay Processing Circuit." All of these patent applications are incorporated herein by reference. In one embodiment, the frequency of the ultrasound signal is variable to allow imaging at varying depths. This can be achieved by adjusting the transducer signal drive frequency internally or externally. Alternatively, for wider variations in frequency, the system of the present invention accommodates different scan heads having arrays operating at different frequencies. Again, the scan head of the present invention can easily change the array based on the desired operating frequency. In another embodiment of the present invention, the delay processing circuit utilizes a single CCD delay line with a programmable input sampling select circuit. A programmable input sampling selection circuit allows the non-uniformly sampled imaging signal to be loaded into a programmable delay line to provide the required variable delay. In this embodiment, each delay processing circuit comprises a programmable input sampling circuit and a programmed delay unit. A programmable sampling circuit converts a continuous-time input waveform to a discrete-time analog sample input according to a user-specified selection pattern. The latter can be uniformly or non-uniformly spaced and loaded into a programmable delay unit. Control circuitry is provided to provide a programmable delay for each selected sampled data. To produce a focused image, a summing circuit is added that adds the sampled delayed data from each of the delay units. In one embodiment, the control circuit used to control the delay of each sample comprises a counter and a storage circuit, which can be a shift register or a memory circuit. The shift register can be formed using CCD technology or other logic circuit technology. Before each scan line is created, the storage circuit is loaded with a series of data values that define the delay used for each image point along the scan line. Under the control of the sampling circuit, the counter outputs are compared one at a time with the values stored in the shift register. Suitable values are obtained in the samples obtained from the signal. Therefore, the sampling delay can be controlled by storing an appropriate value in the storage circuit (shift register). In one embodiment, the shift register addresses the appropriate stage of the programmable delay line according to the delay scheduled for the sample. Preferably, the tap value of this delay is stored as a chain of data bits with corresponding values used to provide the sampling delay as described above. In one embodiment, two values are combined for one data word. This data word has a total of nine data bits, three for the sample delay portion in the delay line and six for the delay tap portion. Therefore, the shift register is a 512-stage 9-bit shift register. Alternatively, 4 bits can be used for sample delay selection and 7 bits for delay tap selection, resulting in the use of a 512-stage 11-bit shift register. In another embodiment, the 9-bit data words are compressed so that the data can be stored more effectively. In this embodiment, instead of storing each individual delay, the difference in delay between adjacent focal points is stored. Each first difference requires fewer bits to store the actual absolute delay value. In another embodiment, a second difference, the difference between adjacent first differences, is stored in each register location. It requires only a few bits. To process each delay, the processor of the present invention reads each difference and integrates it to produce the actual delay value. This is used to control both sampling and tapping of the delay line. In the first difference embodiment, a simple summation stage is used for integration. For the storage of the second difference, a two-stage adder is used. In one embodiment of the present invention, a process called sub-aperture scanning is introduced. Under this process, processing circuits are assigned to the converters such that the total number of processing circuits is less than the number of converter elements. For example, an array may include 128 transducer elements, but only 64 processing circuits. In this embodiment, a multiplication process is performed, whereby only a portion of the 128 converters is used, ie, a "sub-aperture" is used at a time. A multiplier circuit is used to direct the signal from the working converter to the processing circuit. In one embodiment, 64 converters are used at a time, which use 64 channels of processing circuitry. After image data has been obtained for the first group of 64 transducers, the next group of transducers is activated to collect more data. Typically, a sliding scanning process is used in which successive groups of 64 elements slide over one element, resulting in overlapping sub-aperture scanning areas. During sub-aperture scanning, spatial windowing is used to reduce the energy in the image through clutter of the image, i.e., through the side lobes of the array response rather than through the main lobe. Either a dynamically varying spatial window or a truncated non-changing spatial window can be used. However, truncated windows have been found to be easier to install. In this embodiment, to set the delay for each group of active elements, in linear scanning mode, the same set of delays for the set of elements is downloaded to memory. As the sub-aperture moves to the following group, digital words representing individual delays are effectively routed through the memory to control the memory and control circuitry of each processing channel. That is, for the first group of elements, a set of delays numbered 1-64 are loaded into processing channels 1-64. For the next set, delay set 1-64 is loaded into processing channel 2-64,1. For the next set, delay set 1-64 is loaded into processing channels 3-64, 1-2. The same applies hereinafter. This cyclic multiplication of the delay data greatly reduces the amount of memory required to store all delays, thus enhancing the effectiveness of the present invention. The amount of hardware required is also reduced. In another preferred embodiment, an adaptive beamforming circuit is used instead of a dual stage delay line to provide the required delay at the required resolution. In adaptive beamforming circuit technology, a feedback circuit senses the summed received signal from the tapped delay line and produces a modified signal. The correction signal controls the weights of the individual multipliers in the beam forming circuit, adjusts the combined signal, and eliminates clutter and interference effects from the image. As described above, after the beam forming circuit converges and adds the signals from the ultrasound transducers, the combined signal is sent over the system cable to the data processing and display subsystem of the imaging system. The data processing system includes, among other things, a scan conversion circuit for converting polar coordinates of demodulation, log comparison, and received ultrasound signals into rectangular coordinates suitable for further processing, such as display. The scan conversion process of the present invention provides higher quality images and the required circuitry is simpler than conventional systems. During scan conversion in a normal system, the value of each point on the (x, y) coordinate system is calculated from the four nearest values on a polar (r, θ) array by simple linear interpolation. This is due to the use of a finite state machine that creates (x, y) traversal patterns, a two-way shift register that holds (r, θ) sample data, and a number of digital logic circuits and memory units. Achieved. The last one controls the processing for each (X, Y) point because the (x, y) data points are received asynchronously, so that the exact sample of (r, θ) data is the exact time for interpolation. To ensure that you arrive at. In the present invention, the complexity and cost of the hardware is such that the (x, y) grid-traversal paths are made in a natural order, ie, using the order in which the (r, θ) samples were acquired. By using a number-theoretic scheme. This method provides great flexibility and better fidelity to the actual medical data, as it allows for array traversal where the actual medical data was not forced into an unnatural image reconstruction scheme. This method of the invention provides great flexibility and allows multiple active paths through the (x, y) array. As a result, there is a great advantage that different ultrasound scan frequencies and thus imaging paths can be taken. After the image data has been scan converted, it is post-processed according to its final intended representation format. For example, the data can be digitized or formatted for providing a display. Alternatively, the (x, y) data values can be provided to a video compression subsystem that compresses the data for transmission to a remote location by a modem or other known communication means. The ultrasound imaging system of the present invention also includes a pulsed Doppler processing subsystem to allow imaging of moving objects. The data from the beamforming circuit is sent to a pulsed Doppler processor to produce data used for imaging a moving target. For example, a pulsed Doppler processor can be used to generate a color humap image of blood flowing through tissue. In another preferred embodiment, the data processing and display device can be one small battery operated unit. It can be hand-held or mounted in the user or in the user's pocket. This makes the ultrasound system of the present invention completely portable in connection with the handheld scan head of the present invention. The ultrasonic imaging system of the present invention has several advantages over conventional conventional systems. Many of the signal processing circuits can be integrated on a small chip, and signal processing can be performed by a scan head. Since the converter can be located close to the processing circuit, signal losses are significantly reduced. This provides a significant improvement in system performance for high resolution and high image quality. Also, since the addition of the signals is also performed in the scan head, only one or a very small number of cable conductors are required to send the image signal to the data processing circuit. The required cables are much less complex and costly than those used in conventional systems. The portability of the imaging system of the present invention is also a very important support. As mentioned above, the system can be used with portable data sources such as laptop or hand-held computers with small hand-held scan heads, small cables and integrated liquid crystal or other flat panel displays and keyboards. It has a processing and display unit. It can be battery-powered, thus facilitating quick diagnostic evaluation for those who need direct attention in remote locations. By using the video data compression of the present invention, image data collected at a remote location can be sent to a hospital for evaluation by modem or wireless cellular link or other known means. The instructions for the procedure are then sent back to the operator, and the patient can receive the procedure immediately. Another preferred embodiment of the present invention comprises the above described circuit and method for a two-dimensional transducer array device. The transducer arrangement provides focusing in two dimensions and can use, for example, coarse gaps between rows of a multiple linear array. Another preferred embodiment of the present invention involves the use of an ultrasonic transducer device in an electric stethoscope. This system provides both acoustic information to the user as well as ultrasound imaging capabilities. Another preferred embodiment of the present invention involves the use of an ultrasonic transducer device in a patch on the skin. This can be used for heart monitoring by placing the transducer device to transmit and receive between the patient's ribs. Another preferred embodiment of the present invention incorporates the above-described processing and control circuitry into the terminal of an ultrasonic intracorporeal probe or imaging catheter. This provides a more flexible and less expensive imaging probe that is useful for both diagnosis and treatment. BRIEF DESCRIPTION OF THE FIGURES These and other objects, features and advantages of the present invention will become apparent from the following more particular description of preferred embodiments of the invention, as illustrated in the accompanying drawings. In the drawings, like numbers refer to like parts throughout the drawings. The drawings are not to scale, emphasis instead being placed upon illustrating the principles of the invention. 1A and 1B show block diagrams of a conventional imaging array used in an ultrasound imaging system and combined with a single pulse transmit pulse pattern and a multiple pulse pulse pattern in band focus mode, respectively. 2A-2C show block diagrams of three different conventional imaging or beam focusing techniques, including optical lens, time delay and phase delay operation. FIG. 3 shows a schematic drawing of a preferred embodiment of the ultrasound imaging system of the present invention. FIG. 4 shows a schematic functional block diagram of a preferred embodiment of the ultrasound imaging system of the present invention. FIG. 5 shows a schematic functional block diagram of a preferred embodiment of the ultrasound imaging system of the present invention. FIG. 6 shows a functional block diagram of an array of beam forming and focusing circuits according to the present invention. FIG. 7 shows a more detailed functional block diagram of an array of beamforming and focusing circuits according to the present invention. FIG. 8 shows a functional block diagram of another embodiment of the invention in which each of the beamforming and convergence circuits incorporates a latch circuit. FIG. 9 shows a schematic block diagram of an exemplary embodiment of a latch circuit used in accordance with the present invention. FIG. 10 shows a functional block diagram of another embodiment of the present invention in which the selected outputs of each beamforming and convergence circuit are each applied to a multiplication circuit. FIG. 11 shows a functional block diagram of another embodiment of the present invention in which multiple beamforming and focusing circuits of the present invention are arranged to operate in a transmit mode. FIG. 12 is a schematic functional block diagram of a preferred embodiment of the adaptive beam forming circuit according to the present invention. FIG. 13 shows a schematic block diagram of another embodiment of an array of beamforming and focusing circuits according to the present invention using a programmable sample selection circuit and a programmable delay unit. FIG. 14A shows a schematic diagram of an exemplary embodiment of a memory-controlled programmable sample selection circuit used in accordance with the present invention. FIG. 14B shows a timing diagram of the sample selection circuit of FIG. 14A. FIG. 15 is a schematic detailed block diagram of another preferred embodiment of the memory and control circuit according to the present invention. FIG. 16 shows a schematic block diagram of an embodiment of the beam forming circuit of FIG. 13 in which a CCD programmable delay line is used. FIG. 17 is a schematic detailed block diagram of yet another preferred embodiment of the memory and control circuit according to the present invention. FIG. 18 is a schematic detailed block diagram of yet another preferred embodiment of the memory and control circuit according to the present invention. FIG. 19 shows a block diagram of another multiplication of the present invention in which each selected output of the beamforming and convergence circuits is respectively applied to a multiplication weighting circuit. FIG. 20 shows a block diagram of another multiplication of the invention in which a multiplication weighting circuit is placed at the input of the delay unit. FIG. 21 shows a block diagram of another implementation of the invention where a finite impulse response (FIP) filter for time domain interpolation is placed following the chain unit. FIG. 22 shows a block diagram of the introduction of an FIP filter in which a fixed weight multiplier is used to interpolate the input samples. FIG. 23 shows a block diagram of another FIP filter implementation where a programmable multiplier is used to interpolate the input samples. FIG. 24 is a schematic diagram showing the scan conversion process of the present invention. FIG. 25 is a schematic functional block diagram of the pulse Doppler processing unit according to the present invention. FIG. 26 is a schematic block diagram of a color flow map chip implementation using a dual pulse Doppler processor according to the present invention. FIG. 27 is a schematic functional block diagram of another preferred embodiment of the ultrasonic imaging system of the present invention. FIG. 28 is a comparison diagram of a truncated non-changing spatial window and a dynamic spatial window used during a sub-aperture scan according to the present invention. FIGS. 29A and 28B are schematic diagrams of two user-selectable display formats used in the ultrasound imaging system of the present invention. FIG. 30A is a schematic illustration of the relationship between a linear ultrasound transducer array and a rectangular scan area according to the present invention. FIG. 30B is a schematic illustration of the relationship between a curved ultrasound transducer array and a curved scan area according to the present invention. FIG. 30C is a schematic illustration of the relationship between a linear ultrasound transducer array and a trapezoidal scan area according to the present invention. FIG. 30D is a schematic illustration of a tuned array scan area. FIG. 31 is a schematic functional block diagram of a circuit board according to the present invention. FIG. 32 is a schematic partial cross-sectional view of one embodiment of the linear scan head according to the present invention. FIG. 33 is a schematic side sectional view of FIG. 31. FIG. 34 is a schematic partial cross-sectional view of a scan head using a curved transducer array according to the present invention. FIG. 35 is a schematic sectional view of the internal ultrasonic probe according to the present invention. FIG. 36 is a top-level flow diagram illustrating the logic flow of the software used to control the operation of the present invention. FIG. 37 is a perspective view of a two-dimensional transducer array according to the present invention. FIG. 38 is a schematic illustration of an electronic ultrasonic stethoscope according to the present invention. 39A and 39B show an ultrasonic transducer patch system according to the present invention. 40A and 40B show an ultrasound probe or catheter according to the present invention. Detailed description of the invention FIG. 3 is a schematic diagram of the ultrasonic imaging system 10 of the present invention. The system comprises a hand-held scan head 12 combined with a portable data processing and display unit 14, which can be a laptop computer. Alternatively, data processing and display unit 14 may include a personal computer or other computer connected to a cathode ray tube (CRT) for displaying ultrasound images. The data processing and display unit 14 may be a small, lightweight, integrated unit that is small enough to be held or worn or carried by the user. Handheld display unit has a volume of 1000cm ^Three Below, preferably 500cm ^Three It is as follows. Although FIG. 3 illustrates an external scan head, the scan head of the present invention may be an internal scan head adapted to be inserted into a body through a lumen for internal imaging. For example, the head can be a transesophogeal probe used for cardiac imaging. The scan head 12 is connected to a data processor 14 by a cable 16. In another embodiment, system 10 includes an interface unit 13 (shown in phantom) coupled between scan head 12 and data processing and display unit 14. The interface unit 13 preferably has a processing circuit having a control device and a digital signal processor (DSP). The interface unit 13 performs necessary signal processing operations and provides a signal output to the digital processing unit 14 and / or the scan head 12. Handheld housing 12 includes a transducer portion 15A and a handle portion 15B. Transducer portion 15A is maintained at a temperature below 41 ° C., and the portion of the housing in contact with the patient's skin will not exceed this temperature. Handle portion 15B does not exceed a higher second temperature, preferably 50 ° C. Hand-held scan head has a volume of 1,000 cm ^Three Below, preferably 500cm ^Three And its length along its long axis is not more than 20 cm. FIG. 4 is a schematic functional block diagram of one embodiment of the ultrasonic imaging system 10 of the present invention. As shown in FIG. 4, the scan head 12 includes an array of ultrasound transducers 18 that sends ultrasound signals into a target area, such as an area of human tissue, or into the imaging target 11 and returns from the imaging target. Receive the reflected ultrasonic signal. The scan head 12 also includes a converter drive circuit 20 and a pulse synchronization circuit 22. The pulse synchronizer 22 sends a series of delayed pulses at the correct timing to the high voltage driver circuit of the driver 20. Upon receiving each pulse, the driver 20 activates the high voltage driver circuit to send a high voltage drive signal to each transducer in the transducer array 18, which activates the transducers and places the ultrasonic wave into the imaging target 11. Send a signal. The echo of the ultrasound reflected by the imaging target 11 is detected by an ultrasound transducer in the array 18. Each converter converts the received ultrasonic signal into a corresponding electric signal and sends it to a preamplifier circuit 24 and a time gain change control (TGC) circuit 25. The preamplifier circuit 24 sets the level of the electric signal from the transducer array 18 to a level suitable for the next processing, and the TGC circuit 25 is used to compensate for the attenuation when the acoustic pulse penetrates human tissue. Then, a beam forming circuit 26 (described later) is driven so as to form a line image. The conditioned electrical signal is sent to a beamforming circuit 26, which provides an appropriate different delay to each of the received signals to dynamically converge the signals to produce an accurate image. The signals delayed by the beam forming circuit 26 are added to form one signal, which is sent through the cable 16 to the data processing and display unit 14. The beam forming circuit 26 and the delay circuit used to provide different delays to the received signal and the pulses produced by the pulse synchronizer 22 will be described in detail below. In a preferred embodiment, the dynamically focused and summed signal is sent to an A / D converter 27 which digitizes the summed signal. Next, the digitized signal data is sent from the A / D 27 to the buffer memories 29 and 31 via the cable 16. It should be noted that A / D converter 27 is not used in other embodiments where the analog signal is sent directly through cable 16. The A / D converter 27 is omitted for simplicity in the following figures. The data from the buffer memory 31 is sent to the scan conversion circuit 28 in the data processing unit 14 via the display and log compression circuit 40A. The scan conversion circuit 28 converts the digital signal data from the beam forming circuit 26 from polar coordinates (r, θ) to rectangular coordinates (x, y). After conversion, the rectangular coordinate data is sent to a post-signal processing stage 30 where it is formatted for display on a display device 32 and / or for compression by a video compression circuit 34. The video compression circuit 34 will be described later in detail. The digital signal data is sent from the buffer memory 29 to a pulsed or continuous Doppler processor 36 in the data processing unit 14. A pulsed or continuous Doppler processor 36 produces data used to image a moving target tissue 11 such as blood flow. In the preferred embodiment with pulsed Doppler processing, a color flow map is created. The pulsed Doppler processor 36 sends the processed data to the scan conversion circuit 28, where the polar coordinates of the data are converted to rectangular coordinates suitable for display or video compression. A control circuit, preferably in the form of a microprocessor 38, controls the operation of the ultrasound imaging system 10. The control circuit 38 controls the different delays induced by the pulse synchronizer 22 and the beam forming circuit 26 via the memory 42 and the control line 33. In one embodiment, it is guided by a programmable tapped CCD delay line described in detail below. The delay line is tapped as described for the data stored in memory 42. A microprocessor 38 controls the downloading of the fine delay line tap data from the memory 42 to both the pulse synchronizer 22 and the beam forming circuit 26. In another embodiment, the delay is controlled by a delay processing circuit. This circuit comprises a programmable input sampling circuit coupled to a programmable delay unit as described in detail below. Microprocessor 38 also controls memory 40 that stores data used by pulsed Doppler processor 36 and scan conversion circuit 28. It will be appreciated that memories 40 and 42 may be a single memory or multiple memory circuits. Microprocessor 38 interfaces post-signal processing circuit 30 with video compression circuit 34 and controls their individual functions. As will be described in more detail below, video compression circuit 34 compresses the data so that it can be transmitted via a communication circuit to a remote station for display and analysis. The communication channel can be a modem or a wireless cellular communication channel or other known means of communication. The portable ultrasound imaging system 10 of the present invention can be preferably powered by a battery 44. The raw battery voltage of the battery 44 drives a regulated power supply 46, which regulates all subsystems of the imaging system 10, including the subsystem located within the scanhead 12. Give power. Power to the scan head is provided from data processing and display unit 14 through cable 16. FIG. 5 is a detailed schematic functional block diagram of one embodiment of the scan head 12 used in the ultrasonic imaging system 10 of the present invention. As described above, the scan head 12 includes an array of ultrasonic transducers, which are labeled as 18- (1), 18- (2),..., 18- (N) in FIG. Where N is the total number of transducers in the array, typically 128. Each converter 18 (1) -18 (N) is associated with a respective processing channel 17 (1) -17 (N). Each processing channel 17 (1) -17 (N) is provided with a respective pulse synchronizer 22 (1) -22 (N), each of which is timed to a high voltage driver circuit 20 (1) -20 (N). These driver circuits provide drive signals to the respective converters 18 (1) -18 (N) in transmit mode. Each processing channel 17 (1) -17 (N) also includes a respective pre-amplifier circuit 24 (1) -24 (N) which, in receive mode, converts the converter 18 (1) -18 (N). N) to amplify and clamp the signal from N) to an appropriate potential. A time varying gain control circuit (TGC) 25 (1) -25 (N) controls the level of the signal, and beam forming circuits 26 (1) -26 (N) control each signal as described in detail below. To provide dynamic focusing of the signal by introducing different delays into the signal. The outputs from beam forming circuits 26 (1) -26 (N) are summed at summing node 19 to produce the final focused signal. This signal is sent via cable 16 to data processing and display unit 14 for further processing. In the present invention, one embodiment of the beam forming and converging circuit 26 can be integrated on a single microchip and further utilizes a cascaded charge-coupled device (CCD) tapped to a delay line to provide a separate Providing coarse and fine delays, a wide range of delays can be obtained with fine time resolution. This embodiment of the beam forming system of the present invention is referred to herein as charge domain processing (CDP), which has a plurality of processing circuits, which, in the receive mode, produce a focused image. The signal is delayed in response to an image waveform received as reflected ultrasonic energy from the target object. In the transmit mode, the processing circuitry differentially delays the signal so that the signal creates a focused beam, and the ultrasonic energy is transmitted to the target by the array 18 of transducers 18 (1) -18 (N). Send as Each of the processing circuits includes a first delay line having a number of delay units, which, in the receive mode, receive an image waveform and convert it into sampled data such as charge packets. In the transmission mode, in order to accept the fine delay resolution of the image waveform or the imaging signal, the selection control circuit controls the selected first delay line of the first delay line to correspond to the selected first time delay. Operable to read the sample data from the delay units. A second delay line having a plurality of delay units is operable to detect sample data from the selected first delay unit. The control circuit is further adapted to accept a coarse delay resolution of the image waveform or the imaging signal so that the selected second delay unit of the second delay line corresponds to the selected second time delay. Operable to read sample data from In the receive mode, an adder circuit is provided to add the sampled data from each of the selected second delay units of each processing circuit to produce a focused image. In the transmission mode, an output circuit is provided for converting the sample data from the selected second delay unit of each processing circuit into a signal that reproduces a focused directional beam. Beamforming and focusing operations include forming the sum of the waveforms observed by all transducer elements. However, in this sum, the waveforms must be differentially delayed, so that they must all arrive in phase in the summing circuit 19 (see FIG. 5). To this end, each beamforming circuit 26 according to the present invention provides a different time delay to each processing channel, and further varies this delay over time. The signals applied in phase to produce a converged signal are then sent to a data processing and display unit 14. For a normal scan direction, the differential delay for the first element 18 (1) required for the transducer elements 18 (K) of the array to receive information varies significantly for K, The correction as a function of time to correct the focus is small. Overall control of delay can include very fine time resolution as well as large ranges of delay. However, for the chosen beamforming direction, this setting of the delay would be a coarse delay in each channel to substantially compensate for the direction, combined with the focusing function and the functions that refine the original coarse correction. Achieved by a combination with a tight delay for the channel. According to a preferred embodiment of the beam forming circuit 26 shown in the form of a functional block diagram in FIG. 6, each beam forming circuit 26 is provided one for each of the transducer elements 18 (1) -18 (N). Each is arranged in a prominent one of the N parallel processing channels 17 (1) -17 (N). Each beam forming circuit 26 has cascaded tapped delay lines 56 (1) -56 (N), 58 (1) -58 (N). Each circuit 26 receives a signal from the TGC circuit as an input (see FIG. 3). The first delay line 56 for each channel provides a fine time delay for its accepted signal, while the cascaded second delay line 58 provides a coarse time delay. Each first delay line has an associated programmable tap selection circuit 57 (1) -57 (N), and each coarse delay line has a programmable tap selection circuit 59 (1) -59 (N). There is. Both of these will be described further below. The tapped selection circuit functions to change the delay time as a function of the tap position. During operation of the circuit 26, the signal received by each transducer element 18 is continuously applied to the input of the corresponding processing channel 17. The input signal to each processing channel is converted into a chain of sampled data and begins propagating through each dense tapped delay line 56. In accordance with a preferred embodiment of the present invention, both the dense tapped delay line 56 and the coarse tapped delay line 58 are delay line tapped charge coupled devices (CCDs). Exemplary programmable CCD tap delay lines are described, for example, in Baynon et al., Charge-coupled Dvices and Their Applications, McGraw-Hill (1980), incorporated herein by reference. Thus, in an exemplary embodiment of a processing circuit using a CCD delay line, the input signal to each processing channel is converted into a series of charge packages, which are subsequently passed through coarse and fine delay lines. Delayed samples are sensed destructively or non-destructively from selected taps of the dense delay line 56 at a predetermined time depending on the tap location selected by the system 10. The delay sample, on the other hand, is the input to the front end of the corresponding coarse delay line 58. Thereafter, the selected delay sample is propagated through the coarse delay line, and again destructively or non-destructively at a properly selected tap location corresponding to a predetermined time delay determined according to the operation of the ultrasound imaging system 10. Is sensed. Sample data sensed from the coarse delay lines of each processing channel are simultaneously summed by adder circuit 19 to form an output beam. Referring now to FIG. 7, a more detailed functional block diagram of the beam forming circuits 26 (1) -26 (N) of FIGS. 5 and 6 is shown. As shown, the fine delay line programmable tap selection circuits 57 (1) -57 (N) each include a fine tap selection circuit 60 (1) -60 (N) and a fine tap selection. A memory unit 62 (1) -62 (N) is provided. On the other hand, the coarse delay line programmable tap selection circuits 59 (1) -59 (N) are each provided with a coarse tap selection circuit 64 (1) -64 (N) and a coarse tap selection memory unit 66 (1). −66 (N). According to a preferred embodiment of the beamforming circuit, the fine and coarse delay lines have different clock speeds. A dense delay line is clocked at a faster rate than a coarse delay line, and thus can provide a finer delay time than a coarse delay line. For example, in the illustrated embodiment, each circuit 26 has a 32-stage fine tapped delay line clocked at 40 MHz and a 32-stage coarse tapped delay line clocked at 2 MHz. A circuit so formed can provide up to 16 μs of delay with a programmable 25 ns delay resolution. In contrast, it will be appreciated that if a single delay line was used, it would require approximately 640 stages of delay. In addition, with the cascaded delay line structure of the beam forming circuit of the present invention, a 64-level, 5-bit wide local memory is appropriate to provide dynamic focusing for depths up to 15 cm. However, if a single delay structure is used, 1280 bits require 640 bits of local memory. During operation of the individual bit forming circuits 26, the taps of the fine delay line are continuously changed by the microprocessor 38 via the memory 42 during each echo reception time (see FIG. 4) to provide dynamic focusing. provide. A fine tap selection circuit 60 in the form of a digital demodulator and a local fine tap selection memory 62 select the desired tap location of the fine delay line 56. For example, a microprocessor instructs memory 42 to download data words to memory 62 and provides a digital address representing the selected tap location to selected circuit 60 for demodulation. On the other hand, the selected circuit 60 samples data from the selected tap. In the illustrated embodiment, a 5-bit decoder is used to provide 32 tap positions. The tap position of the coarse delay line 58 is set before each echo returns, and is not changed during direction observation in each direction. As with the operation of the fine delay line, a coarse tap selection circuit 64 in the form of a digital decoder is used in conjunction with a local coarse tap selection memory 66 to select the desired tap location of the coarse delay line. FIG. 8 shows a functional block diagram of another embodiment of the beamforming circuit 26 of the present invention, in which each circuit 26 is connected to each of the dense tap selection circuits 60 (1) -60 (N). Each of the latch circuits 70 (1) to 70 (N) for generating a tap setting signal is provided. When the tap setting signal is provided to the fine tap selection circuit, the tap selection is fixed at the last tap (ie, focus) of the dense tap delay line, and thus the dynamic focusing function will not work. This operation is controlled by the imaging system, for example, in situations where the image point is at a distance from the transducer element that does not require an exact fine delay. In this way, the size of the dense tap selection memory 62 is reduced. An exemplary embodiment of a latch circuit 70 according to the present invention is shown in FIG. In operation, when the latch is set high by the microprocessor 38, the digital data from the memory 62 passes through the CMOS pass transistor and a defined transistor inverter provides an input to the appropriate tap select circuit (decoder) 60. And fulfill the dynamic focus function. In contrast, when the latch is set low, the pass transistor is disabled and the output of the inverter will therefore be latched at the last data address of the memory, the last tap select location. Using a 1.2 μm CCD / CMOS manufacturing method provided by the well-known silicon factory, Orbit Semiconductor, Inc., a prototype 10-channel beamforming microchip is designed based on the above-described fine / coarse delay configuration. It was produced. Because of the small size of each fine and coarse delay line and the simplicity of its corresponding control circuit, the beamforming electronics of a 64-element receiver array integrated on one microchip in this way. A circuit could be formed. In the prototype beamforming microchip of the present invention, each processing circuit is comprised of two cascaded programmable tapped delay lines (each 16 steps long), two 4-bit CMOS decoders, And a 4 × 64-bit local memory for tap position storage. This prototype is formed with 10 pass channels, each of which comprises a processing circuit of the present invention fabricated on a single silicon microchip. Each processing circuit can provide a programmable delay of up to 10 μs with a delay resolution of 25 ns. The beamforming chip operates such that at each azimuthal viewing angle, the echo return signal from the image element of a given range of resolution received by the transducer element is sampled by the corresponding processing channel. Each processing circuit provides an ideally compensated delay for each received return signal. All delayed outputs are then summed to form one beam or focused image point. Only 500 × 2000μm chip area combined with each processing channel ^Two It's just This allows dynamic beamforming electronics for a 64-element receiver array to have a chip area of 64 mm. ^Two And can be integrated on one small microchip. This magnitude corresponds to a reduction of at least 3/4 compared to a conventional device. The fine / coarse tapped configuration according to the present invention is a two cascaded CCD tapped delay line, with a resolution of 25 ns and a delay of 12 μs. In particular, the structure comprises a first 16 stage length delay line clocked at 40 MHz and a second 32 stage length delay line clocked at 2 MHz. The simplicity of the shorter delay line and its associated tap circuit allows the integration of all imaging electronics on a single chip. A single chip performs the electronic focusing function for an array of 128 elements with a reduction in chip area, power consumption and weight by more than two orders of magnitude compared to normal implementation. A functional block diagram of another embodiment of the beam forming circuit 26 of the present invention is shown in FIG. 10, where the selected outputs of each coarse delay line 58 (1) -58 (N) are summed by a summing circuit 19. Are added to the respective multipliers 80 (1) -80 (N). An exemplary multiplier for use in the foregoing embodiment of the beam forming circuit is described in co-pending application Alice E. Chen, Ser. No. 08 / 388,170, filed Feb. 10, 1995, incorporated herein by reference. Single-chip filter using various weighting techniques ". The configuration of multiplier 80 will accommodate the use of apodization techniques such as incorporating known Hamming weights or codes in the receiving array to reduce side lobe levels and produce better quality images. . As in the embodiment shown in FIG. 8, the latch circuits 70 (1) -70 (N) are used to control the latching of the tap selection positions of the dense delay lines 56 (1) -56 (N). Can be provided in combination with each of the beam forming circuits 26 (1) to 26 (N). Conventional deposition and humming weighting techniques are described, for example, in Gordon S. Kino's "Acoustic Waves: Devices, Imaging, and Analog Signal Prosessing, Prentice Hall, Inc. (1987)" which is incorporated herein by reference. 11 is used in pulse synchronizers 22 (1) -22 (N) to introduce delays into the individual transmitted signals in the transmission mode of the ultrasound system 10 of the present invention. 2 shows a functional block diagram of a cascaded double tapped CCD delay line, where each pulse synchronizer 22 (1) -22 (N) has two cascaded tapped delay lines 56 (1) '-56 ( N) 'and 58 (1)'-58 (N) 'The first delay line 56' in each processing channel provides a tight time delay for the transmitted signal, while the A second programmed delay line 58 'provides a coarse time delay, each fine delay line having an associated programmable fine tap selection circuit 60 (1)'-60 (N) '. These receive the tap selection addresses from the respective fine tap selection memory units 62 (1) '-62 (N)'. Each coarse delay line is combined with a programmable coarse tap selection circuit 64 (1) '-. 64 (N) ', which receive tap selection addresses from respective dense tap selection memory units 66 (1)'-66 (N) '. The tap selection circuit includes a variable delay as a function of tap position. When the pulse synchronizer 22 is operating in the transmit mode, the signal provided by the microprocessor 38 via the memory 42 (see FIG. 4) The input signal to each processing channel is converted into a chain of sample data for starting propagation through a dense tapped delay line 56, respectively. In an exemplary embodiment of the pulse synchronizer 22 (1) -22 (N) using a CCD delay line, the input signal to each of the processing channels is transmitted through the fine and coarse delay lines for subsequent propagation. A delay sampler is destructively or non-destructively sensed from the selected taps of the dense delay line 56 at a predetermined time depending on the tap location selected by the imaging system. The delay sample is, on the one hand, the input to the front end of the corresponding coarse delay line 58. Thereafter, the selected delay sample is passed through the coarse delay line and again sensed at a properly selected tap position corresponding to a predetermined time delay determined according to the operation of the microprocessor 38 of the ultrasound imaging system 10. You. Sample data sensed from each of the coarse delay lines 58 (1) -58 (N) is converted and transmitted as ultrasonic pulse signals by the corresponding transducer elements 18 (1) -18 (N). . According to a preferred embodiment of the present invention, the fine and coarse delay lines of each pulse synchronization circuit have different clock rates. In transmit mode, the dense delay line is clocked faster or slower than the coarse delay line to achieve the desired beamforming and focusing. In another embodiment of the present invention, adaptive beamforming imaging (ABI) techniques are used in both the beamforming circuit and the pulse synchronization circuit 22 to introduce an appropriate delay to produce a focused image. You. Adaptive beamforming imaging techniques improve image quality and spatial resolution by reducing clutter effects in light source scattering and side lobes of transducer element response. This adaptive beamforming circuit can also be on a single chip. ABI is a model-based method for image reconstruction derived from super-resolution techniques. ABI provides improved resolution and reduced side lobes, clutter and speckle. The super-resolution algorithms modified for imaging include two-dimensional maximum likelihood (MLM) and two-dimensional multiple signal classification (MUSIC). ABI incorporates a model (amplitude and phase) for the desired backscatter that provides better detection performance than conventional imaging methods. FIG. 12 is a schematic functional block diagram illustrating one embodiment of an adaptive beamforming circuit 426 located within a scan head 412 according to the present invention. In the adaptive beamforming circuit 426, the weighting of this multiplier of the finite impulse response (FIR) filter is controlled by a feedback loop in such a way as to reduce clutter and interference or finite impulse response (FIR) filters. In each case, an adaptive circuit is used to remove clutter and interference generated by the ultrasound signal in the side lobes of the array pattern to produce images with higher accuracy and resolution. Each processing channel 428 (1) -428 (N) of beam forming circuit 426 receives a signal from a respective time varying gain control (TGC) circuit 25 on a respective tapped delay line 430. Beam forming circuit 426 includes N processing channels 428, one for each transducer in array 18. The tapped-off signal of each tapped delay line 430 is received by a set of D / A converters 432 performing weighted multiplication. Each processing channel K is a multiplier 432 (432 _k1 -432 _kM Is written). The weights of multipliers 432 are set to produce output signals from each processing channel that are added at summing node 419. The summed signal is passed through a system cable 416 to a system control circuit, such as a microprocessor 438 of the data processing and display unit 414. Microprocessor 438 analyzes the signal to characterize effects such as clutter, side lobes and interference. Microprocessor 438, in response to detecting such effects, creates control signals used to derive multiplier weights 432, eliminates these effects from the output signal, and transfers control signals to the system cable. 416 to the multiplier on line 440. Therefore, the adaptive beam forming circuit includes a feedback circuit that changes the signal received from the tapped delay line of each channel before adding the signals. The added signal is sent to a multiplier in a feedback loop to correct this. ABI provides higher resolution and higher quality images overall than obtained in conventional systems. ABI technology provides at least two to three times better resolution than provided by conventional imaging technology. As an example, a resolution of about 1 mm can be obtained with ordinary ultrasonic waves having a frequency of 5 MHz. Using ABI technology, a lateral resolution of about 300 μm is obtained. FIG. 13 is a detailed block diagram of another embodiment of the beam forming circuit of the present invention in FIGS. 6 and 12. Referring to FIG. 13, the beamforming circuit 226 can use this for dynamic beamforming and scanning in the receive mode. As shown in FIG. 13, the beamforming circuit 226 includes N parallel processing channels 217 (1) -217 (N), one for each element of the ultrasound transducer array. Each channel 217 (1) -217 (N) has an associated delay unit 202 (1) -202 (N), a programmable input sampling circuit 204 (1) -204 (N), and a sampling circuit 204 (N), respectively. 1) Delay circuits 202 (1) -202 (N) for storing and creating appropriate timing for -204 (N) and for image data sampled from sampling circuits 204 (1) -204 (N). Local memory for storing and creating appropriate delays and control circuits 206 (1) -206 (N). The beam forming circuit 226 also comprises a central memory 203, which stores all the required delay values for all processing channels 217 (1) -217 (N). In one embodiment, for each scan line, central memory 203 stores the delayed data values in memories for all processing channels 217 (1) -217 (N) and in control circuits 206 (1) -206 (N). to download. The delay values stored in each local memory 206 (1) -206 (N) are used to select a sample and a programmable delay unit for each relationship to be made by a sample selection circuit 204 (1) -204 (N) for each relationship. Used to control the sample delay performed by 202 (1) -202 (N). In a preferred embodiment, each imaging scan line requires a specific set of delays for all of the processing channels, as in the case of phased array beamforming. In this embodiment, a new set of delay values is downloaded to local memory 206 (1) -206 (N) before each scan line is performed. The compactness of each delay unit 202 (1) -202 (N) and the simplicity of the corresponding sample and control circuits 204 (1) -204 (N) and 206 (1) -206 (N). For this reason, this method allows all of the beam forming electronics of the 128 element receiving array to be integrated on a single chip. Now, the operation of beam forming circuit 226 will be described. Return echoes received by converters 18 (1) -18 (N) are first amplified by amplifier circuits 24 (1) -24 (N) and TGC circuits 25 (1) -25 (N) (FIG. 5). ) And then applied to the inputs of the corresponding sampling circuits 204 (1) -204 (N). The sampling rate f of this circuit 204 (1) -204 (N) _s Is the clock speed f of the corresponding delay unit 202 (1) -202 (N). _c Faster, ie, within one clock period of the delay units 202 (1) -202 (N). _s / F _c The number of possible samples is selected. In the present invention, these f _s / F _c One of the possible samples is selected and then loaded into delay units 202 (1) -202 (N). Thus, it will be appreciated that uniformly or non-uniformly sampled data is selected from the return echoes and loaded into delay units 202 (1) -202 (N). For example, if the sampling rate is eight times faster than the delayed clock rate, then f _s = 8f _c Is selected, and eight sample data points are created during one cycle of the delay line clock. A selection circuit 204 (1) -204 (N) is used to select one of the eight possible samples and load it into the relevant delay units 202 (1) -202 (N). . Further, the maximum delay is M / f _c A control circuit is incorporated in each delay unit 202 (1) -202 (N) such that a programmable delay of each can be provided for each sample data loaded into the delay unit. Where M is the number of delay stages in the delay lines of delay units 202 (1) -202 (N) as described below in connection with FIG. At each clock period of the delay unit clock, the output from each processing channel 217 (1) -217 (N) is added together in summing circuit 219 to provide a focused image point. The sum signal produced by the adder circuit 219 is sent to an A / D converter, where it is digitized for sending to the data processing and display unit 14 or sent directly to the processing and display unit 14 in analog form. FIG. 14A is a schematic block diagram of the memory controlled programmable sample selection circuit 204 of the present invention, and FIG. 14B shows a timing diagram of the sampling process. In this example, the sampling rate f _s Is the clock speed f of the delay time 202 _c 8 times faster. That is, a given clock period 1 / f of the delay line 202 _c During the period, eight sample data items can be taken from the input waveform. In this state, the delay clock period 1 / f _c Within the sampling frequency f _s Defines eight spaced timing windows. Under the control of the memory and control circuit 206, f _c During each cycle, one sample is obtained in one of the timing windows. The memory and control circuit 206 has a sampling frequency f _c With a 3-bit BCD counter 216 that is clocked to count at. Three outputs 218 from counter 216 provide inputs to a 3 to 8 decoder 220. The decoder provides a high potential output on one of its eight output lines 222 to indicate the demodulated decimal value of the BCD input when available. An 8: 1 MUX selects one of the decoder outputs and provides a sample select signal on line 1 126 to sampling NMOS transistor 214. The line selected by MUX 224 is controlled at that line by three data outputs 228 of memory 210. As shown in FIG. 14B, if the output word of the memory is (0, 0, 0), one pulse is applied to the sample select signal on line 226 in the first sampling window. If the memory word is (0,0,1), one pulse is provided to the second sampling window. The same applies hereinafter. The gate of the NMOS transistor 214 is connected to the sample select signal. A drain is connected to the input waveform (return echo), and a source is connected to the delay line 202 to provide sample signal data. Eight three-bit select memory words are stored in memory 210 at addressable locations. During each cycle of the delay line, the location of memory 210 is addressed via address line 232 and outputs a selected 3-bit selected word on line 228 according to the desired sampling window. The control circuit 230 sets the address line to an appropriate address according to the requested sampling window position. Once the address lines are set, control circuit 230 also sends an enable signal on line 234 for each cycle of the delayed clock, enabling the outputs of decoder 220, MUX 224 and memory 210, thereby enabling line 1126 to operate. The pulse of the sample selection signal is placed in the appropriate window. Since the control circuit 230 can select a memory address for each cycle of the delay, the spacing between samples can be controlled to be uniform, non-uniform, or to any desired desired pattern. In one embodiment, control circuit 230 has its own internal storage circuit, which maintains the chain of address outputs by control circuit 230 and generates sample pulses during the appropriate timing window. The chain of addresses is downloaded from the central memory 230 of the beam forming circuit 226 to a storage circuit before each scan line is executed. The storage circuit can be a memory such as a RAM, or can be a shift register. In either case, the storage circuit is capable of storing the delay line clock speed f _c And outputs the addresses needed to sample the data during the correct timing window. FIG. 15 is a detailed schematic block diagram of a preferred replaceable form of the memory and storage circuit 206A for the one shown in FIG. 14A. This replaceable form of memory and control circuit 206A comprises a storage circuit in the form of a shift register 205. In this embodiment, the shift register 205 uses the clock speed f of the delay unit. _c Shifts out a 3-bit initialized word for each cycle of the delay unit's clock. The output word on output line 209 shifted out of shift register 205 is stored in register 205 before each scan line is introduced. This word is downloaded from central memory 203 according to the delay used for the scan line. In one embodiment, the number of words stored in shift register 205 for each scan line is equal to the number of focal points along each scan line. In a preferred embodiment, there are 512 focal points, and thus there are 512 3-bit words. That is, the shift register 205 is a 512-bit 3-bit register. The memory and control circuit 206A provides the selected sampling rate f _s And a 3-bit BCD counter 207 clocked by The counter 207 has a speed f _s , A 3-bit BCD word is sequentially output. In the above example, the sampling rate f _s Is the delay clock speed f _c Therefore, for each word on the output line 209 of the shift register 205, eight 3-bit BCD words 0 _Ten Or 7 _Ten Is output to the output line 211. The output 209 from the shift register 205 and the output 211 from the counter 207 are sent to a comparison circuit 213 which compares two 3-bit words to determine if they are the same. If they are the same, the comparison circuit 213 outputs a positive pulse on the output line 1115, indicating a match. This pulse is applied to a sampling NMOS transistor 214 to sample the return echo signal from the appropriate acoustic transducer 18. The analog data sampled at discrete times is sent to an appropriate corresponding delay unit 202. A positive pulse on line 1115 occurs when one of the 3-bit BCD words from counter 207 matches a 3-bit word from shift register 205. This is the delay line clock speed f _c Occurs during one of the eight possible timing windows divided. The 3-bit word stored in shift register 205 determines the window in which the return echo data will be sampled. Thus, a 3-bit word of the predetermined pattern is stored in shift register 205 prior to execution of a particular scan line by downloading from central memory 203 to control the delay. FIG. 16 shows details of a preferred embodiment of the programmable delay units 202 (1) -202 (N). Preferred implementations of the processing channels 217 (1) -217 (N) of the bit forming circuit 226 of FIGS. 13-15. FIG. 4 is a schematic detailed block diagram of an example. In this embodiment, each delay unit 202 (1) -202 (N) comprises an M-stage programmable tapped CCD delay line 221 (1) -221 (N). An output is provided at each stage of the delay, so there are M parallel outputs for each delay line 221 (1) -221 (N). In this embodiment, tapping of each delay line 221 (1) -221 (N) is controlled by a digital parallel decoder 237 (1) -237 (N) having M outputs. One of the M selectable outputs is selected by the demodulated decimal value on the BCD input line 239 from the memory and control circuit 206. For example, a 6-to-64 decoder 237 (1) -237 (N) can use this for output selection for a 64-stage CCD delay line 221 (1) -221 (N). Delay clock f _c , The discrete-time analog samples from the sample selection circuits 204 (1) -204 (N) are delayed by delay lines 221 (1) -221 (N), and the decoders 237 (1) -237 ( N) at the output of the stage selected. The delay time for each sample data coded on the delay line can be varied continuously to provide dynamic focusing. Sampled and delayed data from all channels 217 (1) -217 (N) are summed in summing circuit 219. In FIG. 16, an input line 239 to the decoder 237 is shown as coming from the memory and control circuit 206. FIG. 17 is a detailed schematic block diagram of an embodiment of the memory and control circuit 206B that makes up the decoder input line 239. The circuit of FIG. 17 is the same as that of FIG. 15 except for the generation of the decoder input line signal 239. In FIG. 17, the preferred 512-stage 9-bit parallel shift register 205A is used in a manner similar to that of register 205 of FIG. 15 to create a 3-bit word on line 209 used by the comparison circuit 213 and Create a sampling pulse in the timing window. Preferably, the 6-bit word is also output simultaneously on line 239 and sent to delay unit 202. As described above, this 6-bit word is used as an input to the decoder 237 described above to select the appropriate stage of the tapped CCD delay line 221 to introduce the appropriate delay to the sample signal. As in the memory and control circuit 206A of FIG. 15, the sampling and delay control words are downloaded from the central memory 203 to the shift register 205A prior to execution of each scan line. In the case of FIG. 17, where 512 foci are introduced, 512 9-bit digital words are downloaded before the introduction of each scan line. Register 205A stores the clock speed f of the delay unit. _c , So that 9-bit words are output one at a time on lines 239 and 209. The 3-bit word on line 209 controls the sampled timing window of the return echo, and the 6-bit word on line 239 controls the amount of delay introduced by the programmable delay unit 202 into the sample. FIG. 18 is a detailed block diagram of a modification of the circuit shown in FIG. The replacement memory and control circuit 206C of FIG. 18 reduces the amount of memory space required for the circuit 206C. Instead of storing 512 9-bit words, 2-bit words can be used. In this embodiment, instead of storing the actual absolute delay for each focus, the difference between adjacent delays and / or the second difference between the first differences is stored. If the second difference is stored, only two bits are required to store the required delay information. Thus, only two bit words are required to be downloaded from central memory 203 and stored by shift register 205B. In this case, the 512-stage shift register is only 2 bits wide. Also in this case, the register 205B stores the delayed clock speed f _c Clocked by The register 205B outputs a two-bit word to the integrator 225, which includes a two-stage adder to recover the actual delay from the stored first and second differences. The integration stage creates a 6-bit word on line 239A, which is used as a control input to decoder 237 of programmable delay unit 202. The three additional bits created on line 209A are used as described above in comparison circuit 213 to create a sampling pulse in the appropriate timing window. Another embodiment of the delay processing circuit is shown in FIG. FIG. 19 is a schematic block diagram of a modification of the circuit of FIG. 13, in which multipliers 250 (1) -250 (N) output the output of each programmable delay unit 202 (1) -202 (N). Be prepared for. This introduction allows the use of apodization, such as by incorporating Hamming weights in the receiver array to reduce side lobes and produce good image quality. The multiplicand weighting function for each multiplier is provided by a one-chip buffer memory included in the memory and control circuits 206 (1) -206 (N). The outputs of all multipliers 250 (1) -250 (N) are summed together in summing circuit 219 to form a beam output. It is important to note that apodization can occur at either the input or the output of the delay units 202 (1) -202 (N). FIG. 20 shows an input weighting delay structure. In all of the implementations described above in connection with FIGS. 13-20, the minimum delay resolution is the sampling rate f _s Is determined by t _c Another arrangement that provides a shorter effective delay is shown in FIG. As seen in FIG. 21, a finite impulse response (FIR) filter 252 (1) -252 (N) is added to the output of the programmable delay circuits 202 (1) -202 (N). FIR filters 252 (1) -252 (N) are used to produce interpolated image sampling in the time domain and t _c It can be used to effectively achieve a smaller delay resolution. For example, if four interpolated samples are created by FIR filters 252 (1) -252 (N), the delay resolution is t _c Smaller than / 4. FIG. 22 is a detailed schematic block diagram of an exemplary embodiment of an interpolated FIR filter 252 having a constant weighted multiplier 254 according to the present invention. In general, a multiplier requires two inputs, and the output of the multiplier is the product of these two inputs. However, for a constant weighted multiplier 254, the multiplicand is constant and only one input is required. Its output is the product of the same multiplicand and its input. An M-stage delay line 202 is used to hold and shift the sampled delayed return echo. At each stage of the delay there is a sequence of Q fixed weight multipliers 254, ie, M × Q multipliers 254. That is, as shown in FIG. 22, the multiplier 254 can be viewed as forming a two-dimensional array having Q columns and M rows. Each multiplier 254 _ij Can be determined by the coordinates i and j. Where i is a column of multipliers and j is a delay stage of delay line 202 or a column of an array. As seen in FIG. 22, all multipliers 254 on the same column have a common input corresponding to one of the input samples. All multipliers 254 on the same column have a common input corresponding to one of the interpolated samples. There are Q interpolated samples for each clock. A sample selection circuit 256 is placed at the parallel output port to select one of the interpolated samples and add it to summing unit 219. FIG. 23 shows a schematic block diagram of another exemplary embodiment of an interpolating FIR filter 352 with a programmable multiplier 354. Again, an M-stage delay line 202 is used to hold and shift the sampled and delayed return echo. At each stage of the delay, a programmable multiplier 354 _k There is. Here, k = 1, 2,..., M. As seen in FIG. 20, all multipliers 354 _k Have a common output corresponding to the interpolated sample of the input. Interpolated samples can be created in the time domain based on the programmed weights. As mentioned above, the ultrasound signal is digitized in its native polar form (r, θ). For presentation, this representation is inconvenient, so it is converted to a rectangular representation (x, y) for further processing. The rectangular representation is digitally modified for the dynamic range and brightness of various displays and hardcopy devices. The data can also be stored and retrieved for redisplay. To convert between polar and rectangular coordinates, the points on the (r, θ) array and the rectangular (x, y) grid do not match, so the (r, θ) value to the (x, y) value Must be calculated. Conventional scan conversion systems ask each point on the (x, y) grid and calculate its value from the four nearest values in the (r, θ) array by sample linear interpolation. It controls a finite state machine that creates (x, y) traversal patterns, a two-way shift register to hold (r, θ) data samples in multiple digital logic circuits, and controls the processing and each (x, y) y) is achieved by the use of a memory unit that ensures the arrival of the correctly synchronized received (r, θ) data sample at the correct time to interpolate about the point. This conventional implementation can be inflexible and unnecessarily complicated. Despite the expensive control hardware, only one pass through the (x, y) array is possible. This means that the full advantage of different ultrasound scan frequencies and thus different imaging depths cannot be obtained. That is, different data is focused on the same format despite physical reality. In the scan conversion circuit 28 of the present invention (see FIG. 4), the (x, y) grid traversing paths are made in a natural order, ie, using (r, θ) samples as they are obtained, to ensure that they are used. The use of a number-theoretic scheme has dramatically reduced hardware complexity and cost. This method provides great flexibility and better fidelity to the actual medical data, as it allows for array traversal where the actual medical data was not forced into an unnatural image reconstruction scheme. The scan conversion circuit 28 of the present invention uses a Farey chain generation method that generates (x, y) coordinates in the order of scanning. Assume that the system has received the first two scan rays. It is desirable to identify all pairs of (x, y) integers placed in the wedge for 0 <y ≦ L. Described herein is a method using a Rayleigh chain that creates all (x, y) pairs in two consecutive arrays with 0 <y ≦ L in increasing angle order. This method makes use of the following facts. That is, several (x, y) pairs are along the same angle, so they make a (a, b) pair with no common divisor, then (x, y) = n (a, b) .., (N + 1) b> L, and the remainder of the (x, y) pair is set by: To better understand how this method is accomplished, a Flay sequence is defined as follows. Definition: A sequence of rational numbers arranged in ascending order of numbers and whose denominator does not exceed L is called an L-th order chain. If u / v is an irreducible fraction and v ≦ L, then u / v is referred to as an L-th order Frayy fraction. Thus, the Farei fraction is an irreducible fraction, where its numerator and denominator have no common divisor. The theory of Phalaey series is described by G. H. Hardy and E. M. Wright, An Introduction to the Theory of Numbers, Ocford University Press, London, 1938, pp. 149-334. 23-24. The following relational expressions relate to the present invention. Let a / b, c / d, and e / f be three consecutive L-order Fraeille fractions, and let z = [(L + c) / d] (1). However, [] is the maximum integer function. Then, e = Zc-a, f = Cd-b (2) Equations (1) and (2) start with an appropriate two consecutive Falaey fractions and iterate over the rest of this part over all Allow to do. An example is shown in FIG. 24 using a 10th order Faley fraction to create all (x, y) display points in a 46 ° -54 ° arc on a 10 × 10 grid. Putting the first two consecutive fractions of the 10th order, a = 1, b = 1 and c = L−1 = 9, d = L = 0, into equations (1) and (2), The fraction e = 8, f = 9 is obtained. The same calculation is repeated with a = 9, b = 10 and c = 8, d = 9 to obtain the next Frayy fraction with e = 7, f = 8. It is straightforward to make all (x, y) pairs within a given arc. If one wants to map the same ray to a finer display grid (eg, a grid with 20 × 20 display points), use the same method, but use L = 20. That is, a 20th order Fray function is used to generate all of the (x, y) display points. A simple calculation would show that the (x, y) pair is (19,20), (18,19), (17,18),. As can be seen in FIG. 21, all grid points in two consecutive scan lines are in ascending order of angle, ie, atan (10/9) <atan (9/8) <atan (8/7) <atan (7/6) <atan (6/5) <atan (5/4) <atan (9/7) Made with <atan (4/3). This feature allows the scan conversion system to automatically adapt to variations in scan angle φ. Systems with programmable, non-uniformly spaced scan arrays are possible with the implementation of the Falei series. In one embodiment of the present invention, data processing and display unit 14 is programmed to perform a scan conversion method. As described above, the ultrasound imaging system 10 of the present invention also includes a continuous or pulsed Doppler processor 36 that allows the creation of a color flow map. Thus, moving targets can be displayed and the physician can observe internal functions without surgical intervention. A typical waveform 111 for pulsed Doppler ultrasound imaging is shown in FIG. This waveform consists of a burst of N pulses with many samples of depth J collected for each pulse of the beating. FIG. 25 also shows a block diagram of a pulsed Doppler signal processor 36 for this imaging technique. The return echoes received by each converter are sampled and coherently summed before being phased and demodulated into a rectangle at 113. The demodulated return is converted to a digital representation in sample and hold circuit 115 and A / D converter 117 and stored in buffer memory 119 until all return pulses with coherent time intervals have been received. The N pulse returns collected for each depth are read from memory, a weighting sequence is added to control Doppler sidelobes, and an N-point FFT is calculated at 121. During the time to sample depth from one coherent interval, a return from the next coherent interval arrives and is stored in the second input buffer. The integrated Doppler processor described herein performs all the functions shown in dashed boxes in FIG. 25 except for A / D conversion. No D / D conversion is required for this device to provide the analog sampled data function. The remaining circuits and their functions are described in Alice M. Chen, U.S. Pat. No. 4,446,726, Aug. 7, 1984, "Charge Domain Parallel Processing Network", incorporated herein by reference. This pulsed Doppler processor (PDP) device has the ability to calculate the matrix-matrix product and therefore has a large capacity. The apparatus calculates the product of two real-valued matrices by adding the cross product formed by pairing the rows of the first matrix with the corresponding columns of the second matrix. To illustrate the application of PDP to the problem of Doppler filtering, first put the Doppler filtering equation into the sum of the real-valued matrix operations. Doppler filtering is achieved by calculating a discrete Fourier transform (DFT) of the weighted pulse return for each depth of the object. When k is the Doppler index, 0 ≦ k ≦ N−1, and j is the depth index, the depth Doppler sample g (k, j) is It is. w (k, n) = w _k n = v (n) exp (−j2πkn / N) (4) The DFT kernel and the weighting function can be combined to obtain a matrix of Doppler filtering conversion coefficients having the elements given by: The real and imaginary components of the Doppler filtered signal can be written as: In equations (5) and (6), the indices of the double exponential variables can all be viewed as matrix indices. Thus, in the matrix representation, Doppler filtering can be represented as a matrix product operation. A PDP device is used to perform the integration of each of the four matrices so that a Doppler filtering operation can be performed. The PDP device 36 of the present invention includes a J-stage CCD-tapped delay line 110, J CCD multiplying D / A converters (MDAC) 112, J × k accumulators 114, and J × k Doppler sample buffers 517. , And a parallel-in-serial-out (PISO) output shift register 118. The MDAC shares a common 8-bit digital input, on which the elements from the coefficient matrix are fed. The tapped delay line 110 performs sampling and holding functions and converts a time-continuous analog input signal into a sampled analog signal. In operation, device 36 functions as follows. That is, the real or imaginary component of the returned echo is added to the input of the tapped delay line 110. At the start of the deep window, the video is sampled at the appropriate rate and the subsequent depth samples are shifted into the tapped delay line 110. When the first pulse is also loaded with depth samples from the return interval (PRI), each element in the first column of the conversion factor matrix W is applied to the common input of the MDAC 112 in turn. The product formed at the output of each MDAC 112 is loaded into a serial input parallel output (SIPO) shift register 521. The group of J × K products calculated in this manner represents an outer product matrix. These products are sent from the SIPO to a CCD summing well that accumulates the cross product elements from the next PRI. This process is repeated until all pulse returns (column F) have been processed. At this point, each group of K accumulators 114 holds K Doppler samples for cells of a particular depth. The Doppler samples are simultaneously clocked into the accumulator output PISO shift register 519. These registers act as buffers and hold J × K depth Doppler samples, so that processing of the next data coherent interval can begin immediately. Finally, accumulator shift register 512 is clocked in parallel to send all depth samples for a given Doppler cell into device output PISO shift register 118. Samples are read serially from the PDP device in the desired order for flow map display. A prototype PDP-A for 16 depth samples was made. PDP-A can be used to manage the return of a burst waveform with as many as 16 ranges of samples collected for each pulse of the burst. The ability to detect weak targets moving in the presence of strong DC clutter has been successfully demonstrated by a prototype PDP device. The introduction of two PDPs for color flow mapping in an ultrasound imaging system is shown in FIG. In this device, during the IPRI, the PDP element 120 above has the form w as shown in equations (5) and (6). _r f _r And w _i f _r , While the lower PDP element 122 has the form -w _i f _i And w _r f _i Is calculated. Then the output of each element is g _r And g _i Are added to alternately obtain As described above, the imaging system of the present invention also includes the video compression circuit 34. This involves pacing the data and converting it to a compressed form that can be sent to a remote location. In the preferred embodiment, the video data compression circuit is disclosed by Alice M. Chen in U.S. Pat. This is described in U.S. Pat. These patents are incorporated herein by reference. FIG. 27 is a schematic functional block diagram of another preferred embodiment of the ultrasonic imaging system of the present invention. In the embodiment of FIG. 27, a multiplier 319 is added to the scan head 312 between the ultrasonic transducer array 318, the driver 20, and the preamplifier circuit 24. In this embodiment, the signal is processed by only a portion of the transducer array 318 at the appropriate time. For example, for a 128 element array 318 in one embodiment, only 64 elements will be processed at a time. Multiplier 319 is used to send the 64 signals to preamplifier 24 and subsequent circuitry. Multiplier 319 is also used to send the driver pulse from driver 20 to the 64 elements of array 38 that are currently being driven. In this embodiment, referred to herein as a sub-aperture scanning embodiment, the processing complexity is significantly reduced because the processing channels need only be provided for the number of elements being processed, here 64. In this embodiment, the image is formed by scanning across the transducer array 318 and selective activation of groups of adjacent elements to transmit and receive ultrasound signals. During sub-aperture scanning, image quality is degraded by the introduction of image clutter caused by energy in the image due to the sub-lobes rather than the main lobes of the array response. To solve this problem, a spatial window filter is added to the array to eliminate or reduce the energy from the side lobes. Certain windows dynamically change in width according to the number of actuation elements. Another window is a trapezoidal window that does not change. FIG. 28 is a graph showing both types of responses. In the portable ultrasound system of the present invention, the spatial window is designed to fit the maximum number of sub-aperture array elements and does not change dynamically with changes in the number of actuating elements. The reasons for this introduction are as follows. That is, the reduction in received (or transmitted) energy using a dynamic spatial window is to produce an image of poorer quality as compared to an image obtained using a truncated non-varying spatial window. In both cases, the image clutter is approximately equal. Therefore, the truncated non-variable spatial window is easy to introduce and provides a high quality image. In the example shown in FIG. 28 (using a 64-element sub-aperture and a Blackman-Harris window), the dynamic window is less than half (42%) of the energy in transmitting or receiving a non-variable truncated window. I will provide a. 29A and 29B are schematic diagrams of display formats that can be provided to the display device 32 of the present invention. Rather than a single display format as was done in conventional ultrasound imaging systems, the system of the present invention has a plurality of user selectable window display formats. FIG. 29A shows a selectable multi-window display device in which three information windows are simultaneously present on the display device. Window A shows a standard B scan image, and window B shows an M scan image of a Doppler two-dimensional color flow map. Window C is a user information window that communicates command selection to the user and facilitates manual selection of the user. FIG. 29B is a single window selection display, the entire display being used to provide only B-scan images. Alternatively, the display device can simultaneously show both B-mode and color Doppler scan by using a split screen to arrange the two displays side by side or side by side. 30A-30D are schematic diagrams showing the relationship between the various transducer array shapes used in the present invention and their corresponding scanned image areas. FIG. 30A shows a linear array 18A that creates a rectangular scan image area 307A. Such an array typically comprises 128 transducers. A set of delays is introduced for each scan line, which defines the focus for the image. Because the array is linear and the area is rectangular, the delay for each scan line is typically the same. Thus, according to the present invention, the delay value need only be downloaded once from the central memory 203 to the local memory and control circuits 206 (1) -206 (N) for all images. Alternatively, the linear array 18A can be used as a tuned array where different beam steering delay values are introduced for each scan line. FIG. 30B shows the relationship between the curved transducer array 18B and the resulting partially curved image scan area 307B. Again, array 18B typically comprises 128 adjacent transducers. Further, the delay introduced for each scan line is the same or can be varied to perform a tuned array scanning process. FIG. 30C shows the relationship between the linear transducer array 18C and the trapezoidal image area 307C. In this embodiment, array 18C is typically formed from 192 adjacent transducers instead of 128. The linear array is used to create a trapezoidal scanning area 307C by a combination of linear scanning and tuned array scanning as shown in FIG. 30A. In one embodiment, 64 transducers at each end of array 18C are used to obtain a curved corner at the end of region 307C in a tuned array configuration. The middle 64 of the transducers are used in a linear scanning mode to complete the rectangular portion of region 307C. Thus, trapezoidal region 307C is obtained using the above-described sub-aperture scanning method, where only 64 transducers are operating at any one time. In one embodiment, adjacent groups of 64 transducers operate alternately. That is, first, the converter 1-64 is activated. Next, converters 64-128 are activated. In the next stage, transducers 2-65 are activated and then transducers 65-129 are activated. This pattern continues until the transducer 128-192 is activated. Next, the scanning process is restarted in converter 1-64. FIG. 30D shows a short linear array of transducers 18D used to perform tuned array imaging according to the present invention. The linear array 18D is used via a tuned array beam steering process to create the angular slice portion 307D shown in FIG. 30D. FIG. 31 is a schematic functional block diagram of a circuit board according to the present invention. The circuit board 1000 is preferably a multi-layer circuit board having dimensions of about 50.8 × 101.6 mm (2 × 4 inches). It is preferably double-sided and mounts the parts using a surface mounting method. The circuit is functionally divided into a transmitting circuit 1010 and a receiving circuit 1020. The transmission circuit 1010 includes a pulse synchronization circuit 1022 coupled to a high voltage driver / pulsar circuit 1024. The driver / pulsar 1024 is connected to the multiplier module 1018 via a transmit / receive (T / R) switch 1016. The pulser 1024 creates a chain of high voltage pulses under the control of the delay processing circuit of the pulse synchronization circuit 1022. The pulses are sent to an array of transducers 18 via a T / R switch 1016 and a multiplier 1018 to produce an ultrasound signal. T / R switch 1016 acts to ensure that the high voltage pulse of pulser 1024 does not reach sensitive receiver circuit 1020. This provides overvoltage protection for the preamplifier TGC circuit in the receiving circuit 1020 via a diode protection structure. T / R switch 1016 is used during sub-aperture scanning to isolate unused transducer elements from used elements. This circuit also prevents interference between processing channels caused by unwanted signals. The receiving circuit 1020 includes a preamplifier and TGC circuit module 1022, a beam forming module 1026, and an optional A / D converter 1027. As shown, the preamplifier and TGC circuit module 1022 is represented by two chips 1022-1, 1022-2. Each of the preamplifier and TGC chip processes half of the channel used at a given time. The actual number of chips with preamplifier and TGC circuit 1022 is determined by the manufacturing process. The preamplifier and TGC circuit 1022 is preferably made as one chip. The beam forming module 1026 includes the beam forming circuit described above for each embodiment. Module 1026 is preferably formed on a single chip and includes all the circuitry necessary to perform the beam forming functions described above. Each of the transmission circuit 1010 and the low-voltage reception circuit 1020 can be formed as one chip. By reducing the number of chips in the circuit, the size of the circuit board 1000 can be reduced. Circuit board 1000 includes a surface for mounting discrete components, such as resistors, capacitors, inductors, or the like, or integrated equivalents. FIG. 32 is a schematic illustration of a cross-sectional representation of one embodiment of a linear scan head, partially shown in cross-section. The scan head 1030 is surrounded by a plastic housing 1032. As shown, circuit board 1000A is held in place within housing 1032 by support member 1034. The circuit board 1000A connects to a bus connector 1036, which is connected to a linear array of transducers 1038 by a flexible ribbon cable or a printed flexible cable 1037. A coaxial cable connector 1035 connects the scan head 1030 to external electronics. Alternatively, a connector for a twisted pair of conductors can be used. FIG. 33 is another sectional view of the scan head 1030 of FIG. As shown, a support member 1034 holds two double-sided circuit boards 1000A and 1000B. Depending on the particular application, two or more plates can be single-sided or double-sided and stacked side by side or staggered to maximize the available space. The circuit boards are separated by a heat transfer layer 1045 that acts as a circuit heat sink. A filler for heat conduction can also be inserted into the housing. The support member 1034 is preferably made of a low friction material, such as Teflon, to facilitate attachment and detachment of the circuit boards 100A, 1000B. Preferably, each side of the circuit board is capable of processing 64 channels of information from the transducer. Thus, as shown, the two double-sided circuit boards 1000A, 100B can handle 256 transducers. FIG. 34 is a preferred embodiment of a curved transducer scan head shown in partial cross-section. The scan head 1040 is formed by the plastic housing 1042. It should be noted that the handle portion may have outer ribs to provide a good gripping surface and to optionally be used to dissipate heat from the housing. The circuit board 1000A is held by the Teflon support member 1044. The circuit board 1000A is connected to a coaxial connector 1035 (or a twisted pair of connectors) and a bus connector 1046. The bus connector 1046 is connected to a curved array of transducers 1048 by a printed flexible cable 1047. FIG. 35 is a schematic drawing of an insertable ultrasound probe shown partially in cross-section. The probe 1060 is defined by a plastic housing 1062, which is divided into an elongated probe for insertion into a lumen or body cavity and a handle portion to be gripped by a scanner. The circuit board 1064 is fixed in the handle of the probe 1060 and is connected to the coaxial connector 1065 and the transducer array 1068. The circuit board 1064 is functionally the same as the circuit board 1000 of FIG. 30 except that it is small in size to fit within the handle. Preferably, there are 128 transducers in array 1068. In this case, a double-sided circuit board 1064 having a processing circuit for 64 channels on each side is sufficient to operate the probe. FIG. 36 is a block diagram of the software required to operate the ultrasound system described herein. An ultrasound scanner 1072 and a user display 1078 are shown. One processing module 1074 provides special control of the hardware such as digital signal processing, custom chips and system timing. The user display 1078 is driven by a graphical user interface (GUI) 1076 that can replace the window actuation system. Virtual control panel 1075 provides an interface between graphics user interface 1076 and hardware interface 1074. Typical displays provide the user with the ability to fix data frames, print data frames, or record data frames to disk. The user can also highlight areas of the color Doppler image or acoustic Doppler processing. The user can also manually change the received depth as a function of depth. Preferably, there are eight depth zones. The user can change the transmission focus band (from the 1-8 band) and change the image contrast and image brightness. More specifically, the user can change the imaging mode. The B mode is provided for adjusting brightness or normal image display. C-mode is provided to control either the color Doppler flow either vertically or horizontally. The M mode is provided to control the time-changed Doppler image in the independent image mode. The acoustic Doppler mode can be set to turn on and off the display supplement of the B mode and the C mode. The user can also configure the transducer array to determine the size and shape of the image display. The choice depends on whether the transducer array is a curved-linear array, a linear array, or a tuned array. The user can also enter and display patient information. The patient information is then used for labeling the display. The computer used to provide the image display can be programmed with a software module to display patient management and image data in a window format. The user is provided with various pull-down menus operated by the mouse. The user can also set the imaging mode based on the specific application of the scanner. The user can automatically adjust the image depth and transmission power based on whether the imaging is for cardiology, radiology, obstetrics, gynecology, or peripheral blood vessels. The user can also set the image depth for special applications and send it manually. Another preferred embodiment of the present invention relates to an ultrasound imaging apparatus having two or more adjacent rows of transducers to form a two-dimensional transducer array. As shown in the hand-held device 600 of FIG. 37, the transducer portion 606 of the housing 600 comprises three rows of transducers 608, 610 and 612. Columns 608, 610, and 612 can be of different lengths. For example, rows 608 and 612 can be shorter than center row 610 (eg, the center row can be 1.5 times the length of the shorter row). The space between adjacent columns can be the same as, or larger than, the spacing between transducers in any given column. Wider spacing between rows can provide effective focusing of the ultrasound signals sent by the transducer array. As described in connection with the previous embodiments, each row of transducers can be connected to a chip carrier or circuit board using one or more flexible cables. Another preferred embodiment of the present invention relates to the portable ultrasonic stethoscope shown in FIG. The system incorporates a transducer array, synchronization and driver circuitry for the array, and beam forming circuitry within the acoustic sensor housing 704 or stethoscope chestpiece. The stethoscope sensor housing 704 is connected to two earpieces 712 to provide acoustic information to the user. A central tube 705 connects the housing 704 to a Y-connector. Earpiece 712 is connected to tubes 706, 708 that extend from the Y-shaped connector. Connector housing 702 connects the stethoscope to cable 710. Connector housing 702 can be formed or attached integrally with Y-connector 707, or it can be attached to housing 704. A transducer attached to a Y-connector 707 can be used to generate the sound that is sent along the tubes 706, 708 to the earpiece 712. Stethoscopes can be used to provide standard acoustic, electronic, and / or ultrasonic information. Beam forming circuitry in the stethoscope sensor housing 704 creates a spatial representation of the area of interest, such as a personal digital aid, which can be sent along a cable 710 to a handheld display 714. The display housing 714 houses a processor for producing an ultrasound image, as described herein above, preferably in an M-mode display or a Doppler display. The user can simultaneously create sound and image data of the target area. This data can be stored in memory or sent by a modem along cable 720 to another system. Power can be provided by batteries in display housing 714, sensor housing 704, or connector housing 702. The housing 714 can include a thin panel display 716, such as a liquid crystal display, and a user interface 718, such as a keypad or mouse. Another preferred embodiment of the present invention is the ultrasound system 800 shown in connection with FIGS. 39A and 39B. In this embodiment, the transducer element or array 802 is attached to the patient's skin 810 by a patch 805. The patch 805 can have a surrounding adhesive 806 to secure it to the patient's skin. Array 802 is connected by cable 808 or wirelessly to a body-worn housing 804, which records data and / or transmits to another receiving location. The patch may have one transducer element, or one or more linear arrays as described above, or may have an annular array 812 as illustrated by patch 814 in FIG. 39B. . The patch may include beam forming and focusing circuitry as previously described herein. Power to the converter system and associated circuitry can be provided using a battery that can be located in the housing 804. Another preferred embodiment of the present invention relates to a flexible ultrasound probe or catheter system for insertion into a body lumen or cavity. Such a system 900 is shown in FIGS. 40A and 40B. System 900 includes a flexible shaft 902 having a proximal end 905 and a distal end 907 connected to a housing 904. A processing circuit as described above is located within the housing 904. Housing 904 is connected to user interface 906 and display 908 by cable 910. The distal end 907 of the probe shaft has a terminal portion 912 in which the transducer array 918 and the chip carrier or circuit board assembly 916 are located. The chip carrier 916 is connected to a cable 920, which sends control signals to the pulse synchronizer, driver circuit, and beam forming and focusing circuit as described hereinabove, and further provides an added electrical representation of the area of interest. It is sent to the processing circuit in the housing 904. The outer wall 922 of the shaft is sealed to insulate the internal components from the working environment. The transducer array can be radially oriented, or it can be oriented along the catheter axis to a distal end. Tubing 914 may optionally contain a fiber optic viewing system, guidewire, or other procedural or surgical instrument. Although the invention has been particularly illustrated and described with reference to preferred embodiments thereof, it will be appreciated that various changes in form and detail may be made without departing from the spirit and scope of the invention as defined in the appended claims. Will be understood by technicians.

【手続補正書】特許法第１８４条の８第１項【提出日】１９９７年８月２９日【補正内容】請求の範囲本発明の請求項は以下のとおりである。１．対象領域からの反射超音波信号を受ける超音波変換器装置（１８）であって、受信した超音波信号を電気信号に変換する前記変換器装置、この電気信号を受け、対象領域の電気的表現を作るビーム形成回路（２６）、変換器装置からの電気信号を遅延させるタップ付き遅延回路（２０２、４１７、４３０）を有する処理回路、超音波変換器装置とビーム形成回路とが内部に置かれたハウジング（１２、１０９２）、及びこれを越えて電気的表現が移されるインターフェース（１６、１０３５）を備えた超音波撮像システム。２．処理回路がビーム形成回路を有し、これが変換器装置用のプログラム可能なサンプル選択回路であって、複数の事前設定されたタイミングウインドウの一つの間に各電気信号がサンプルされるように電気信号のサンプリングを制御する前記サンプル選択回路、及び対象領域の電気的表現を作るために電気信号を使用できるようにサンプル選択回路からのサンプルされた電気信号を遅延させる各変換器用の遅延回路を備える請求項１の超音波撮像システム。３．インターフェースに接続された携帯型の電池電源式の平坦なパネル表示装置を更に備える請求項１の超音波撮像システム。４．遅延回路がプログラム可能なタップ付きＣＣＤ遅延線を備える請求項２の超音波撮像システム。５．サンプルされた電気信号が離散時間型のアナログ信号である請求項２の超音波撮像システム。６．超音波変換器により対象領域内に送られる超音波信号のタイミングを取るために超音波変換器のアレイにタイミング信号を提供するパルス同期回路を更に備える請求項１の超音波撮像システム。７．超音波変換器装置からの電気信号を増幅する増幅回路を更に備える請求項１の超音波撮像システム。８．超音波変換器装置に超音波信号を発信させるように励振するための信号を作るドライバー回路を更に備える請求項１の超音波撮像システム。９．ビーム形成回路を制御するために使用されるデータを記憶するメモリー回路を更に備える請求項２の超音波撮像システム。１０．超音波変換器装置からの電気信号の電位を制御する利得制御回路を更に備える請求項１の超音波撮像システム。１１．超音波変換器装置が超音波変換器の線形アレイを備える請求項１の超音波撮像システム。１２．対象領域が台形の対象領域である請求項１の超音波撮像システム。１３．超音波変換器装置が超音波変換器の湾曲したアレイである請求項１の超音波撮像システム。１４．超音波変換器装置が超音波変換器の同調アレイである請求項１の超音波撮像システム。１５．プログラム可能なサンプル選択回路が、タイミングウインドウ内の電気信号のサンプリングを制御するためにプログラム可能なサンプリング選択回路により使用される一連の値を記憶する記憶回路を備える請求項２の超音波撮像システム。１６．記憶回路が並列シフレジスターである請求項１５の超音波撮像システム。１７．プログラム可能なサンプル選択回路がＢＣＤワードの連鎖を出力するカウンター、及び電気信号のサンプリングを制御するために各ＢＣＤワードと記憶回路に記憶された値とを比較する比較回路を更に備える請求項１５の超音波撮像システム。１８．超音波変換器からの電気信号を遅延させるために使用される遅延値をビーム形成回路にダウンロードするためのメモリーを更に備える請求項１の超音波撮像システム。１９．対象領域からの反射超音波信号を受ける超音波変換器（１８）であって、受信した超音波信号を電気信号に変換する前記変換器のアレイ、前記電気信号を受けるビーム形成回路（２６）であって各変換器用のプログラム可能なサンプル選択回路であって、複数の事前設定されたタイミングウインドウの一つの間に各電気信号がサンプルされるように電気信号のサンプリングを制御する前記サンプル選択回路、及び対象領域の電気的表現を作るために電気信号を使用できるようにサンプル選択回路からのサンプルされた電気信号を遅延させる各変換器用の遅延回路、を備えた前記ビーム形成回路、内部に超音波変換器とビーム形成回路とが収容されたハウジング（１２、１０４２）、及びこれを越えて電気的表現がハウジングから処理回路に進められるインターフェース（１６、１０３５）を備えた超音波撮像システム用のスキャンヘッド。２０．遅延回路がプログラム可能なタップ付きＣＣＤ遅延線を備える請求項１９のスキャンヘッド。２１．サンプルされた電気信号が離散時間型のアナログ信号である請求項１９のスキャンヘッド。２２．超音波変換器により対象領域内に送られる超音波信号のタイミングを取るために超音波変換器のアレイにタイミング信号を提供するパルス同期回路を更に備える請求項１９のスキャンヘッド。２３．超音波変換器からの電気信号を増幅する増幅回路を更に備える請求項１９のスキャンヘッド。２４．超音波変換器に超音波信号を発信させるように励振するための信号を作るドライバー回路を更に備える請求項１９のスキャンヘッド。２５．ビーム形成回路を制御するために使用されるデータを記憶するメモリー回路を更に備える請求項１９のスキャンヘッド。２６．超音波変換器からの電気信号の電位を制御する利得制御回路を更に備える請求項１９のスキャンヘッド。２７．超音波変換器のアレイが線形アレイである請求項１９のスキャンヘッド。２８．対象領域が台形の対象領域である請求項２７のスキャンヘッド。２９．超音波変換器のアレイが湾曲したアレイである請求項１９のスキャンヘッド。３０．超音波変換器のアレイが同調アレイである請求項１９のスキャンヘッド。３１．超音波変換器からの電気信号を遅延させるために使用される遅延値をビーム形成回路にダウンロードするためのメモリーを更に備える請求項１９のスキャンヘッド。３２．超音波エネルギーにより対象領域をスキャンニングする方法であって、スキャンヘッドハウジング（１２、１０４２）内に超音波変換器装置（１８）を設け、超音波変換器装置により対象領域からの反射超音波信号を受け、超音波変換器装置が、受信した超音波信号を電気信号に変換し、電気信号を受け、かつ対象領域の電気的表現を作る、ハウジング（１２、１０４２）内のビーム形成回路（２６）であって、変換器装置からの電気信号を遅延させるタップ付き遅延回路（２０２、４１７、４３０）を有する前記ビーム形成回路を設け、更に電気的表現を別のハウジングに送るためにインターフェース（１６、１０３５）を設けることを包含した方法。３３．複数の事前設定されたタイミングウインドウの一つの中で各電気信号をサンプリングし、サンプリングされた電気信号を遅延させ、サンプリングされた電気信号と遅延された電気信号とを使って対象領域の電気的表現を形成するように、ビーム形成回路により電気信号をサンプリングすることを更に包含した請求項３２の方法。３４．サンプルされた電気信号を遅延させるように各変換器用のプログラム可能なタップ付きＣＣＤ遅延線を有するビーム形成回路を設ける段階を更に含んだ請求項３２の方法。３５．サンプルされた電気信号が離散時間型のアナログサンプルである請求項３３の方法。３６．超音波変換器により対象領域内に送られる超音波信号のタイミングを取るために超音波変換器のアレイにタイミング信号を提供するパルス同期回路を設ける段階を更に含んだ請求項３２の方法。３７．超音波変換器のアレイからの電気信号を増幅し、増幅された信号をビーム形成回路に結合することを更に含んだ請求項３２の方法。３８．ビーム形成回路を制御するために使用されるデータをメモリーに記憶し、前記メモリーはこのデータを各ビーム形成回路と組み合わせられた局所メモリーにダウンロードすることを更に含んだ請求項３２の方法。３９．超音波変換器装置からの電気信号の電圧レベルを利得制御回路により制御することを更に含んだ請求項３２の方法。４０．対象領域の画像を作ることを更に含んだ請求項３２の方法。[Procedure of Amendment] Article 184-8, Paragraph 1 of the Patent Act [Submission date] August 29, 1997 [Correction contents] The scope of the claims The claims of the present invention are as follows. 1. An ultrasonic transducer device (18) for receiving a reflected ultrasonic signal from a target area. The converter device for converting the received ultrasonic signal into an electric signal, A beam forming circuit (26) that receives the electric signal and generates an electric representation of the target area; Tapped delay circuits (202, 417, 430) A housing (12, 1, 1) in which the ultrasonic transducer device and the beam forming circuit are placed. 092), as well as Interface (16, 1035) beyond which electrical expressions are transferred Ultrasound imaging system provided with. 2. The processing circuit has a beam forming circuit, which is Programmable sample selection circuit for the transducer device, comprising multiple presets So that each electrical signal is sampled during one of the sampled timing windows. Said sample selection circuit for controlling the sampling of the air signal, and Sample selection so that electrical signals can be used to create an electrical representation of the area of interest Delay circuit for each converter that delays the sampled electrical signal from the circuit The ultrasonic imaging system according to claim 1, further comprising: 3. Portable battery-powered flat panel display connected to interface The ultrasound imaging system of claim 1, further comprising a device. 4. 3. The method of claim 2, wherein the delay circuit comprises a programmable tapped CCD delay line. Ultrasound imaging system. 5. 3. The method according to claim 2, wherein the sampled electric signal is a discrete-time analog signal. Sound imaging system. 6. Timing the ultrasonic signal sent into the target area by the ultrasonic transducer A pulse synchronization circuit to provide a timing signal to the array of ultrasonic transducers for The ultrasound imaging system of claim 1 comprising: 7. A further comprising an amplifier circuit for amplifying an electric signal from the ultrasonic transducer device. 1. An ultrasonic imaging system. 8. A signal for exciting the ultrasonic transducer device to transmit an ultrasonic signal The ultrasound imaging system of claim 1, further comprising a driver circuit for making. 9. A memory circuit that stores data used to control the beamforming circuit 3. The ultrasound imaging system of claim 2, further comprising a path. 10. A gain control circuit for controlling the potential of the electric signal from the ultrasonic transducer device; The ultrasound imaging system of claim 1 comprising: 11. The ultrasonic transducer of claim 1 wherein the ultrasonic transducer device comprises a linear array of ultrasonic transducers. Wave imaging system. 12. 2. The ultrasonic imaging system according to claim 1, wherein the target area is a trapezoidal target area. 13. The ultrasonic transducer of claim 1, wherein the ultrasonic transducer device is a curved array of ultrasonic transducers. Sound imaging system. 14． The ultrasonic transducer of claim 1 wherein the ultrasonic transducer device is a tuned array of ultrasonic transducers. Imaging system. 15. Programmable sample selection circuitry provides electrical Programmable sampling selector to control signal sampling 3. The ultrasonic imaging system according to claim 2, further comprising a storage circuit for storing a series of values used by said ultrasonic imaging system. Tem. 16. 16. The ultrasonic imaging system according to claim 15, wherein the storage circuit is a parallel shift register. . 17． Programmable sample selection circuit A counter for outputting a chain of BCD words, and Stored in each BCD word and storage circuit to control the sampling of electrical signals Comparison circuit that compares the value The ultrasonic imaging system according to claim 15, further comprising: 18. View the delay value used to delay the electrical signal from the ultrasonic transducer. 2. The ultrasound system of claim 1, further comprising a memory for downloading to the beam forming circuit. Imaging system. 19. An ultrasonic transducer (18) for receiving a reflected ultrasonic signal from the target area, An array of transducers for converting received ultrasound signals into electrical signals; A beam forming circuit (26) for receiving the electric signal, Programmable sample selection circuit for each transducer, with multiple presets So that each electrical signal is sampled during one of the sampled timing windows. Said sample selection circuit for controlling the sampling of the air signal, and Sample selection so that electrical signals can be used to create an electrical representation of the area of interest A delay circuit for each converter that delays the sampled electrical signal from the selector circuit; The beam forming circuit comprising: A housing (12, 10) in which an ultrasonic transducer and a beam forming circuit are housed. 42), as well as Beyond this, an interface where electrical representation is advanced from the housing to the processing circuit Saw (16, 1035) Scan head for an ultrasonic imaging system, comprising: 20. The delay circuit comprises a programmable tapped CCD delay line. 9 scan heads. 21. 20. The sampled electric signal is a discrete-time analog signal. Scan head. 22. The timing of the ultrasonic signal sent into the target area by the ultrasonic transducer A pulse synchronization circuit to provide timing signals to the array of ultrasonic transducers 20. The scan head of claim 19, comprising: 23. 2. The apparatus according to claim 1, further comprising an amplifier circuit for amplifying an electric signal from the ultrasonic transducer. 9 scan heads. 24. Create a signal to excite the ultrasonic transducer to transmit an ultrasonic signal. 20. The scan head of claim 19, further comprising a driver circuit. 25. Memory for storing data used to control the beam forming circuit 20. The scan head of claim 19, further comprising a circuit. 26. A gain control circuit that controls the potential of the electrical signal from the ultrasonic transducer 20. The scan head of claim 19, further comprising: 27. 20. The scanhead of claim 19, wherein the array of ultrasonic transducers is a linear array. . 28. The scan head of claim 27, wherein the target area is a trapezoidal target area. 29. 20. The scan of claim 19, wherein the array of ultrasonic transducers is a curved array. Good. 30. 20. The scanhead of claim 19, wherein the array of ultrasonic transducers is a tuned array. . 31. View the delay value used to delay the electrical signal from the ultrasonic transducer. 20. The scheme of claim 19, further comprising a memory for downloading to the team forming circuit. Forehead. 32. A method of scanning a target area with ultrasonic energy, Ultrasonic transducer device (18) in scan head housing (12, 1042) Is established, The ultrasonic transducer device receives the reflected ultrasonic signal from the target area, The device converts the received ultrasonic signal into an electric signal, A housing (12,10,10) for receiving an electrical signal and creating an electrical representation of the area of interest; 42) a beam forming circuit (26) in which the electrical signal from the converter device is delayed. Beamforming having tapped delay circuits (202, 417, 430) for causing Circuit, and Interface (16, 1035) to send electrical representation to another housing ) Method. 33. Each electrical signal within one of several preset timing windows Sampling, delaying the sampled electrical signal, Using the electrical signal and the delayed electrical signal to form an electrical representation of the area of interest Further comprising sampling the electrical signal with a beam forming circuit. Clause 32. The method of clause 32. 34. Programmable for each transducer to delay sampled electrical signals Providing a beam forming circuit having a functionally tapped CCD delay line. 33. The method of claim 32. 35. The sampled electrical signal is a discrete-time analog sample. 33 methods. 36. The timing of the ultrasonic signal sent into the target area by the ultrasonic transducer A pulse synchronization circuit to provide a timing signal to the array of ultrasonic transducers. 33. The method of claim 32, further comprising the step of filtering. 37. Amplify the electrical signals from the array of ultrasonic transducers, Coupling amplified signal to beam forming circuit 33. The method of claim 32, further comprising: 38. The data used to control the beamforming circuit is stored in memory , Said memory stores this data in a local memory associated with each beamforming circuit. 33. The method of claim 32, further comprising downloading to a client. 39. The voltage level of the electric signal from the ultrasonic transducer device is controlled by the gain control circuit. 33. The method of claim 32, further comprising controlling. 40. 33. The method of claim 32, further comprising creating an image of the region of interest.

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号０８／５９９，８１６ (32)優先日 1996年２月12日 (33)優先権主張国米国（ＵＳ） (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ────────────────────────────────────────────────── ─── Continuation of front page (31) Priority claim number 08 / 599,816 (32) Priority date February 12, 1996 (33) Priority country United States (US) (81) Designated countries EP (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, L U, MC, NL, PT, SE), OA (BF, BJ, CF) , CG, CI, CM, GA, GN, ML, MR, NE, SN, TD, TG), AP (KE, LS, MW, SD, S Z, UG), UA (AM, AZ, BY, KG, KZ, MD , RU, TJ, TM), AL, AM, AT, AU, AZ , BB, BG, BR, BY, CA, CH, CN, CZ, DE, DK, EE, ES, FI, GB, GE, HU, I L, IS, JP, KE, KG, KP, KR, KZ, LK , LR, LS, LT, LU, LV, MD, MG, MK, MN, MW, MX, NO, NZ, PL, PT, RO, R U, SD, SE, SG, SI, SK, TJ, TM, TR , TT, UA, UG, US, UZ, VN

Claims

[Claims] The claims of the present invention are as follows. 1. An ultrasonic transducer device for receiving a reflected ultrasonic signal from a target area, comprising: The converter device for converting the converted ultrasonic signal into an electric signal, A processing circuit that receives the electric signal and creates an electric representation of the target area; A housing in which the ultrasonic transducer device and the processing circuit are placed, as well as Interface to transfer electrical expressions beyond this Ultrasound imaging system provided with. 2. The processing circuit has a beam forming circuit, which is Programmable sample selection circuit for the transducer device, comprising multiple presets So that each electrical signal is sampled during one of the sampled timing windows. Said sample selection circuit for controlling the sampling of the air signal, and Sample selection so that electrical signals can be used to create an electrical representation of the area of interest Delay circuit for each converter that delays the sampled electrical signal from the circuit The ultrasonic imaging system according to claim 1, further comprising: 3. Portable battery-powered flat panel display connected to interface The ultrasound imaging system of claim 1, further comprising a device. 4. 3. The method of claim 2, wherein the delay circuit comprises a programmable tapped CCD delay line. Ultrasound imaging system. 5. 3. The method according to claim 2, wherein the sampled electric signal is a discrete-time analog signal. Sound imaging system. 6. Timing the ultrasonic signal sent into the target area by the ultrasonic transducer A pulse synchronization circuit to provide a timing signal to the array of ultrasonic transducers for The ultrasound imaging system of claim 1 comprising: 7. A further comprising an amplifier circuit for amplifying an electric signal from the ultrasonic transducer device. 1. An ultrasonic imaging system. 8. A signal for exciting the ultrasonic transducer device to transmit an ultrasonic signal The ultrasound imaging system of claim 1, further comprising a driver circuit for making. 9. A memory circuit that stores data used to control the beamforming circuit 3. The ultrasound imaging system of claim 2, further comprising a path. 10. A gain control circuit for controlling the potential of the electric signal from the ultrasonic transducer device; The ultrasound imaging system of claim 1 comprising: 11. The ultrasonic transducer of claim 1 wherein the ultrasonic transducer device comprises a linear array of ultrasonic transducers. Wave imaging system. 12. 2. The ultrasonic imaging system according to claim 1, wherein the target area is a trapezoidal target area. 13. The ultrasonic transducer of claim 1, wherein the ultrasonic transducer device is a curved array of ultrasonic transducers. Sound imaging system. 14． The ultrasonic transducer of claim 1 wherein the ultrasonic transducer device is a tuned array of ultrasonic transducers. Imaging system. 15. Programmable sample selection circuitry provides electrical Programmable sampling selector to control signal sampling 3. The ultrasonic imaging system according to claim 2, further comprising a storage circuit for storing a series of values used by said ultrasonic imaging system. Tem. 16. 16. The ultrasonic imaging system according to claim 15, wherein the storage circuit is a parallel shift register. . 17． Programmable sampling selection circuit A counter for outputting a chain of BCD words, and Stored in each BCD word and storage circuit to control the sampling of electrical signals Comparison circuit that compares the value The ultrasonic imaging system according to claim 15, further comprising: 18. View the delay value used to delay the electrical signal from the ultrasonic transducer. 2. The ultrasound system of claim 1, further comprising a memory for downloading to the beam forming circuit. Imaging system. 19. An array of ultrasound transducers that receive reflected ultrasound signals from the area of interest and receive The converter for converting the ultrasonic signal into an electric signal, A beam forming circuit for receiving the electric signal, Programmable sample selection circuit for each transducer, with multiple presets So that each electrical signal is sampled during one of the sampled timing windows. Said sample selection circuit for controlling the sampling of the air signal, and Sample selection so that electrical signals can be used to create an electrical representation of the area of interest A delay circuit for each converter that delays the sampled electrical signal from the selector circuit; The beam forming circuit comprising: A housing in which an ultrasonic transducer and a beam forming circuit are housed, and An interface where the electrical expression can be advanced from the housing beyond this S Scan head for an ultrasonic imaging system, comprising: 20. The delay circuit comprises a programmable tapped CCD delay line. 9 scan heads. 21. 20. The sampled electric signal is a discrete-time analog signal. Scan head. 22. The timing of the ultrasonic signal sent into the target area by the ultrasonic transducer A pulse synchronization circuit to provide timing signals to the array of ultrasonic transducers 20. The scan head of claim 19, comprising: 23. 2. The apparatus according to claim 1, further comprising an amplifier circuit for amplifying an electric signal from the ultrasonic transducer. 9 scan heads. 24. Create a signal to excite the ultrasonic transducer to transmit an ultrasonic signal. 20. The scan head of claim 19, further comprising a driver circuit. 25. Memory for storing data used to control the beam forming circuit 20. The scan head of claim 19, further comprising a circuit. 26. Further provided is a gain control circuit for controlling the potential of the electric signal from the ultrasonic transducer. 20. The scan head of claim 19, wherein: 27. 20. The scanhead of claim 19, wherein the array of ultrasonic transducers is a linear array. . 28. The scan head of claim 27, wherein the target area is a trapezoidal target area. 29. 20. The scan of claim 19, wherein the array of ultrasonic transducers is a curved array. Good. 30. 20. The scanhead of claim 19, wherein the array of ultrasonic transducers is a tuned array. . 31. View the delay value used to delay the electrical signal from the ultrasonic transducer. 20. The scheme of claim 19, further comprising a memory for downloading to the team forming circuit. Forehead. 32. A method of scanning a target area with ultrasonic energy, Provide an ultrasonic transducer device, The ultrasonic transducer device receives the reflected ultrasonic signal from the target area, The ultrasonic signal received by the device is converted into an electric signal, Providing a processing circuit for receiving the electrical signal and creating an electrical representation of the target area; Providing an interface to send the electrical representation to another housing Included method. 33. Each electrical signal within one of several preset timing windows Sampling and delaying the sampled electrical signal, and the sampled electrical signal And the delayed electrical signal to form an electrical representation of the area of interest. 33. The method of claim 32, further comprising sampling the electrical signal with a system forming circuit. Method. 34. Programmable for each transducer to delay sampled electrical signals Providing a beam forming circuit having a functionally tapped CCD delay line. 33. The method of claim 32. 35. The sampled electrical signal is a discrete-time analog sample. 33 methods. 36. The timing of the ultrasonic signal sent into the target area by the ultrasonic transducer To provide a timing signal to an array of ultrasonic transducers for 33. The method of claim 32, further comprising providing a loose synchronization circuit. 37. Amplify the electrical signals from the array of ultrasonic transducers, Coupling amplified signal to beam forming circuit 33. The method of claim 32, further comprising: 38. The data used to control the beamforming circuit is stored in memory , Said memory stores this data in a local memory associated with each beamforming circuit. 33. The method of claim 32, further comprising downloading to a client. 39. The voltage level of the electric signal from the ultrasonic transducer device is controlled by the gain control circuit. 33. The method of claim 32, further comprising controlling. 40. 33. The method of claim 32, further comprising creating an image of the region of interest.