JPH113890A - Semiconductor integrated circuit device and its manufacture - Google Patents

Semiconductor integrated circuit device and its manufacture

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JPH113890A
JPH113890A JP15414297A JP15414297A JPH113890A JP H113890 A JPH113890 A JP H113890A JP 15414297 A JP15414297 A JP 15414297A JP 15414297 A JP15414297 A JP 15414297A JP H113890 A JPH113890 A JP H113890A
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JP
Japan
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titanium
nitride film
integrated circuit
circuit device
aluminum alloy
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JP15414297A
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Hideo Aoki
英雄 青木
Naoki Fukuda
直樹 福田
Tatsuyuki Saito
達之 齋藤
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Hitachi Ltd
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    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

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  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

PROBLEM TO BE SOLVED: To obtain high performance such as low wiring resistance, etc., and also high reliability, by a method wherein there is provided a wiring layer forming a titanium nitride film containing a specified weight in a lower portion of an aluminum alloy layer. SOLUTION: After titanium nitride film 13 which is rich in titanium is formed on a semiconductor substrate 1, an aluminum alloy layer 14 is formed, and then a titanium nitride film 15 which is rich in titanium is formed. Thereafter, an unnecessary area of the titanium nitride film rich in titanium 15/the aluminum alloy layer 14/the titanium nitride film rich in titanium 13 is removed, and patterns of a wiring layer 16 of a three layer structure comprising the titanium nitride film rich in titanium 15/the aluminum alloy layer 14/the titanium nitride film rich in titanium 13 are formed. Note, the titanium films rich is titanium 13, 15 are titanium nitride films containing 70 to 95% of titanium.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法に関し、特に、高性能でしかも高
信頼度のアルミニウム合金層を備えている配線層を有す
る半導体集積回路装置に適用して有効な半導体集積回路
装置およびその製造方法に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device and a method of manufacturing the same, and more particularly, to a semiconductor integrated circuit device having a wiring layer having an aluminum alloy layer of high performance and high reliability. The present invention relates to an effective semiconductor integrated circuit device and a method for manufacturing the same.

【0002】[0002]

【従来の技術】本発明者は、半導体集積回路装置の製造
方法、特に配線形成技術について検討した。以下は、本
発明者によって検討された技術であり、その概要は次の
とおりである。
2. Description of the Related Art The present inventor has studied a method of manufacturing a semiconductor integrated circuit device, particularly a wiring forming technique. The following is a technique studied by the present inventors, and the outline is as follows.

【0003】すなわち、半導体集積回路装置の製造方法
において、例えばMOSFET(Metal Oxide Semicond
uctor Field Effect Transistor )が形成されている半
導体基板の上に酸化シリコン膜を形成し、それにコンタ
クトホールを形成して、そのコンタクトホールにプラグ
を埋め込んだ後に、プラグと電気的に接続するための配
線層を形成している。
That is, in a method of manufacturing a semiconductor integrated circuit device, for example, a MOSFET (Metal Oxide Semiconductor) is used.
After forming a silicon oxide film on the semiconductor substrate on which the uctor field effect transistor is formed, forming a contact hole in the silicon oxide film, embedding the plug in the contact hole, and then electrically connecting the plug to the plug Forming a layer.

【0004】この場合、配線層の製造工程は、チタン
(Ti)膜の上にアルミニウム合金層を形成し、その上
にチタン膜とチタンが50%含まれている窒化チタン
(TiN)膜を形成した4層構造の配線層が使用されて
いるものがある。
In this case, a wiring layer is manufactured by forming an aluminum alloy layer on a titanium (Ti) film, and then forming a titanium film and a titanium nitride (TiN) film containing 50% titanium. In some cases, a wiring layer having a four-layer structure is used.

【0005】なお、半導体集積回路装置における配線層
の形成技術について記載されている文献としては、例え
ば平成元年11月2日、(株)プレスジャーナル発行の
「’90最新半導体プロセス技術」p267〜p273
に記載されているものがある。
[0005] Incidentally, as a document describing a technology for forming a wiring layer in a semiconductor integrated circuit device, for example, “Ninety-Sixth Latest Semiconductor Process Technology” published on November 2, 1989 by Press Journal, p. p273
Some are described in

【0006】[0006]

【発明が解決しようとする課題】ところが、前述した配
線層を有する半導体集積回路装置において、アルミニウ
ム合金層の下層膜にチタン膜を用いているため、その後
の層間絶縁膜の製造工程などの熱処理(400〜450
℃)時に、アルミニウム合金層とチタン膜との反応が発
生し、アルミニウム合金層の抵抗が上昇(本発明者の検
討の結果、前記熱処理の条件として温度が400℃で3
0分間の熱処理の際に、20%程度の上昇)し、配線抵
抗が上昇してしまうという問題点が発生している。
However, in the above-described semiconductor integrated circuit device having a wiring layer, since a titanium film is used as a lower layer film of an aluminum alloy layer, a heat treatment (such as a subsequent step of manufacturing an interlayer insulating film) is performed. 400-450
C), a reaction between the aluminum alloy layer and the titanium film occurs, and the resistance of the aluminum alloy layer increases.
During the heat treatment for 0 minute, the wiring resistance increases by about 20%), thereby increasing the wiring resistance.

【0007】この場合、チタン膜の上に成膜するアルミ
ニウム合金層は、配向性(結晶の方向性が均一化する性
質)がよくなることにより、配線信頼度(EM)が向上
するという利点がある。そのため、アルミニウム合金層
の下層膜として、チタン膜を成膜しないことは、十分な
対策にはならない。
In this case, the aluminum alloy layer formed on the titanium film has an advantage that the wiring reliability (EM) is improved by improving the orientation (the property of making the crystal orientation uniform). . Therefore, not forming a titanium film as a lower layer film of the aluminum alloy layer is not a sufficient measure.

【0008】また、配線抵抗の上昇を比較的少なくする
ために、チタン膜を薄膜化する方法が考えられるが、1
0nm以下の膜厚では、膜厚や均一性などを制御すること
が困難となる。
In order to make the rise in wiring resistance relatively small, a method of thinning the titanium film is considered.
When the thickness is less than 0 nm, it is difficult to control the thickness and uniformity.

【0009】したがって、多層化を行い、ゲート電極の
パターンが0.25μm 以下の半導体集積回路装置では、
1層目の配線層などの下層の配線層の抵抗上昇分を考慮
したアルミニウム合金層の膜厚が必要となることによ
り、配線加工が困難となる。また、微細化と共に配線層
間のスペース部の距離が小さくなることにより、その領
域に完全に埋め込まれた状態の絶縁膜を形成することが
困難になってしまうという問題点がある。
Therefore, in a semiconductor integrated circuit device having a multi-layer structure and a gate electrode pattern of 0.25 μm or less,
Since the thickness of the aluminum alloy layer is required in consideration of the resistance increase of the lower wiring layer such as the first wiring layer, wiring processing becomes difficult. Further, as the distance between the space portions between the wiring layers decreases with miniaturization, there is a problem that it becomes difficult to form an insulating film completely buried in the region.

【0010】本発明の目的は、低配線抵抗などの高性能
でしかも高信頼度のアルミニウム合金層を備えている配
線層を有する半導体集積回路装置およびその製造方法を
提供することにある。
An object of the present invention is to provide a semiconductor integrated circuit device having a wiring layer having an aluminum alloy layer with high performance and high reliability such as low wiring resistance, and a method of manufacturing the same.

【0011】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.

【0012】[0012]

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.

【0013】すなわち、本発明の半導体集積回路装置
は、アルミニウム合金層の下部に、チタンが70〜95
%含まれている窒化チタン膜が形成されている配線層を
有するものである。
That is, according to the semiconductor integrated circuit device of the present invention, titanium is added to the lower part of the aluminum alloy layer in a range of 70 to 95%.
% Of a wiring layer on which a titanium nitride film is contained.

【0014】また、本発明の半導体集積回路装置の製造
方法は、半導体素子が形成されている半導体基板などの
基板の上に、チタンが70〜95%含まれている窒化チ
タン膜を形成した後に、アルミニウム合金層を形成する
ことにより、チタンが70〜95%含まれている窒化チ
タン膜とアルミニウム合金層とからなる配線層を形成す
る工程を有するものである。
Further, according to the method of manufacturing a semiconductor integrated circuit device of the present invention, after forming a titanium nitride film containing 70 to 95% of titanium on a substrate such as a semiconductor substrate on which a semiconductor element is formed, Forming a wiring layer composed of an aluminum alloy layer and a titanium nitride film containing 70 to 95% titanium by forming an aluminum alloy layer.

【0015】なお、以下の説明において、%は重量%
(wt%)を意味している。
In the following description,% is% by weight.
(Wt%).

【0016】[0016]

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
Embodiments of the present invention will be described below in detail with reference to the drawings. In all the drawings for describing the embodiments, components having the same function are denoted by the same reference numerals, and redundant description will be omitted.

【0017】(実施の形態1)図1〜図7は、本発明の
実施の形態1である半導体集積回路装置の製造工程を示
す概略断面図である。同図を用いて、本実施の形態の半
導体集積回路装置およびその製造方法を具体的に説明す
る。
(Embodiment 1) FIGS. 1 to 7 are schematic sectional views showing manufacturing steps of a semiconductor integrated circuit device according to Embodiment 1 of the present invention. The semiconductor integrated circuit device and the method of manufacturing the same according to the present embodiment will be specifically described with reference to FIG.

【0018】まず、図1に示すように、例えばp型のシ
リコン単結晶などからなる半導体基板(基板)1の表面
の選択的な領域である素子分離領域に熱酸化処理を用い
て酸化シリコン膜からなるフィールド絶縁膜2を形成す
る。
First, as shown in FIG. 1, a silicon oxide film is formed on a device isolation region, which is a selective region on the surface of a semiconductor substrate (substrate) 1 made of, for example, a p-type silicon single crystal by thermal oxidation. A field insulating film 2 is formed.

【0019】次に、半導体基板1の上に、例えば酸化シ
リコンからなるゲート絶縁膜3を形成し、このゲート絶
縁膜3の上に導電性の多結晶シリコン膜を形成した後、
フォトリソグラフィ技術と選択エッチング技術とを使用
して、多結晶シリコン膜をパターン化してゲート電極4
を形成すると共にパターン化したゲート絶縁膜3を形成
する。
Next, a gate insulating film 3 made of, for example, silicon oxide is formed on the semiconductor substrate 1 and a conductive polycrystalline silicon film is formed on the gate insulating film 3.
Using a photolithography technique and a selective etching technique, the polycrystalline silicon film is patterned to form a gate electrode 4.
And a patterned gate insulating film 3 is formed.

【0020】その後、ゲート電極4の側壁に例えば酸化
シリコンからなるサイドウォールスペーサ5を形成す
る。その後、半導体基板1に例えばリンなどのn型の不
純物をイオン注入してソースおよびドレインとなるn型
の半導体領域6を形成する。次に、半導体基板1の上に
チタン膜を堆積した後、熱処理を行って、チタン膜と接
触しているシリコン領域にチタンシリサイド膜を形成し
た後、ドライエッチングなどの選択エッチング技術を使
用して、チタンシリサイド膜化していないチタン膜を取
り除いて、チタンシリサイド膜からなるコンタクト領域
7をゲート電極4およびソース/ドレインとなるn型の
半導体領域6の表層部に形成する。この場合、フィール
ド絶縁膜2の上のゲート電極4は、配線層として使用さ
れているものである。また、前述した半導体集積回路装
置の製造工程は、半導体基板1に半導体素子としてnチ
ャネルMOSFETを形成した態様であるが、半導体基
板1にnチャネルMOSFET以外のpチャネルMOS
FET、CMOSFET、バイポーラトランジスタ、容
量素子などの種々の半導体素子を形成した態様を採用す
ることができる。
Thereafter, a sidewall spacer 5 made of, for example, silicon oxide is formed on the side wall of the gate electrode 4. Thereafter, an n-type impurity such as phosphorus is ion-implanted into the semiconductor substrate 1 to form an n-type semiconductor region 6 serving as a source and a drain. Next, after a titanium film is deposited on the semiconductor substrate 1, a heat treatment is performed to form a titanium silicide film in a silicon region in contact with the titanium film, and then a selective etching technique such as dry etching is used. Then, the titanium film which has not been turned into a titanium silicide film is removed, and a contact region 7 made of a titanium silicide film is formed on the surface layer of the gate electrode 4 and the n-type semiconductor region 6 serving as a source / drain. In this case, the gate electrode 4 on the field insulating film 2 is used as a wiring layer. In the above-described manufacturing process of the semiconductor integrated circuit device, an n-channel MOSFET is formed as a semiconductor element on the semiconductor substrate 1. However, a p-channel MOSFET other than the n-channel MOSFET is formed on the semiconductor substrate 1.
An embodiment in which various semiconductor elements such as an FET, a CMOSFET, a bipolar transistor, and a capacitor are formed can be employed.

【0021】次に、半導体基板1の上に絶縁膜8を形成
した後、その絶縁膜8にスルーホール(接続孔)9を形
成する(図2)。
Next, after an insulating film 8 is formed on the semiconductor substrate 1, through holes (connection holes) 9 are formed in the insulating film 8 (FIG. 2).

【0022】この場合、絶縁膜8を3層構造の絶縁膜8
として形成している。すなわち、半導体基板1の上に、
プラズマCVD(Chemical Vapor Deposition )法を使
用して、TEOS(テトラエトキシシラン)と酸素の反
応によって、酸化シリコン膜を200nm程度の膜厚をも
って形成した後、回転塗布法を使用して、SOG(Spin
On Glass )膜を300nm程度の膜厚をもって形成し、
その後、プラズマCVD法を使用して、TEOSと酸素
の反応によって、酸化シリコン膜を1500nm程度の膜
厚をもって形成している。
In this case, the insulating film 8 has a three-layer structure.
It is formed as. That is, on the semiconductor substrate 1,
A silicon oxide film is formed to a thickness of about 200 nm by a reaction between TEOS (tetraethoxysilane) and oxygen by using a plasma CVD (Chemical Vapor Deposition) method, and then the SOG (Spin) is formed by using a spin coating method.
On Glass) film is formed with a thickness of about 300 nm,
Thereafter, a silicon oxide film having a thickness of about 1500 nm is formed by a reaction between TEOS and oxygen by using a plasma CVD method.

【0023】次に、CMP(Chemical Mechanical Poli
shing 、化学的機械研磨)法を使用して、絶縁膜を研磨
(表面部の酸化シリコン膜の1200nm程度の研磨)す
ることによって、その表面を平坦化処理して平坦な表面
を有する絶縁膜8とする。その後、フォトリソグラフィ
技術と選択エッチング技術とを使用して、絶縁膜8にス
ルーホール9を形成する。
Next, CMP (Chemical Mechanical Poli)
Insulating film 8 having a flat surface by polishing the insulating film (polishing of a silicon oxide film on the surface to about 1200 nm) using a shing (chemical mechanical polishing) method. And After that, through holes 9 are formed in the insulating film 8 using a photolithography technique and a selective etching technique.

【0024】その後、そのスルーホール9にプラグ12
を形成する(図3)。この場合、半導体基板1の上に、
チタン膜10を10nm程度の膜厚をもって形成した後、
チタンが50%含まれている窒化チタン膜(従来技術に
おいても一般に使用されている窒化チタン膜)11を5
0nm程度の膜厚をもって形成する。次に、CVD法を使
用してタングステン膜を300nm程度の膜厚をもって形
成した後、エッチバック法を使用して、スルーホール9
以外のタングステン膜を取り除いて、スルーホール9に
埋め込まれているタングステン膜からなるプラグ12を
形成する。
Thereafter, the plug 12 is inserted into the through hole 9.
(FIG. 3). In this case, on the semiconductor substrate 1,
After forming the titanium film 10 with a thickness of about 10 nm,
A titanium nitride film 11 containing 50% of titanium (a titanium nitride film generally used in the prior art) 11
It is formed with a thickness of about 0 nm. Next, after forming a tungsten film with a thickness of about 300 nm by using the CVD method, the through hole 9 is formed by using the etch-back method.
By removing the other tungsten films, plugs 12 made of the tungsten film embedded in the through holes 9 are formed.

【0025】次に、半導体基板1の上に、チタンリッチ
な窒化チタン膜13とアルミニウム合金層14とチタン
リッチな窒化チタン膜15からなる3層構造の配線層
(1層目の配線層)16を形成する(図4)。この場
合、チタンリッチな窒化チタン膜13は、本明細書での
み使用している特有な用語であり、本発明者の検討の結
果、チタンが70〜95%含まれている窒化チタン膜
(窒化チタン膜におけるチタンと窒素との比が70%:
30%から95%:5%となっている窒化チタン膜)に
対応しているものであり、窒化チタン膜に含まれている
チタンが70〜90%であることにより、チタンリッチ
な窒化チタン膜と称しているものである。
Next, on the semiconductor substrate 1, a wiring layer (first wiring layer) 16 having a three-layer structure including a titanium-rich titanium nitride film 13, an aluminum alloy layer 14, and a titanium-rich titanium nitride film 15 is formed. Is formed (FIG. 4). In this case, the titanium-rich titanium nitride film 13 is a unique term used only in the present specification, and as a result of a study by the present inventors, a titanium nitride film containing 70 to 95% of titanium (nitride film) The ratio of titanium to nitrogen in the titanium film is 70%:
30% to 95%: 5% of titanium nitride film), and the titanium contained in the titanium nitride film is 70 to 90%. It is what is called.

【0026】また、アルミニウム合金層14は、ケイ素
(Si)、銅(Cu)、マグネシウム(Mg)、ゲルマ
ニウム(Ge)、亜鉛(Zn)、ガリウム(Ga)の少
なくとも一種の材料を5%以下含んでいるアルミニウム
合金層である。
The aluminum alloy layer 14 contains 5% or less of at least one material of silicon (Si), copper (Cu), magnesium (Mg), germanium (Ge), zinc (Zn), and gallium (Ga). Aluminum alloy layer.

【0027】具体的な配線層16の製造方法としては、
半導体基板1の上に、反応性スパッタリング法またはC
VD法を使用して、チタンリッチな窒化チタン膜(例え
ばチタンが70%含まれている窒化チタン膜)13を1
0nm程度の膜厚をもって形成した後、例えば反応性スパ
ッタリング装置などの同一真空系内で、アルミニウム合
金層(例えば銅が0.5%含まれているアルミニウム合金
層)14を形成し、その後、例えば反応性スパッタリン
グ装置などの同一真空系内で、チタンリッチな窒化チタ
ン膜(例えばチタンが70%含まれている窒化チタン
膜)15を10nm程度の膜厚をもって形成する。
A specific method for manufacturing the wiring layer 16 is as follows.
A reactive sputtering method or C
Using a VD method, a titanium-rich titanium nitride film (for example, a titanium nitride film containing 70% titanium) 13
After forming with a film thickness of about 0 nm, an aluminum alloy layer (for example, an aluminum alloy layer containing 0.5% of copper) 14 is formed in the same vacuum system such as a reactive sputtering apparatus, and then, for example, In the same vacuum system such as a reactive sputtering apparatus, a titanium-rich titanium nitride film (for example, a titanium nitride film containing 70% of titanium) 15 is formed with a thickness of about 10 nm.

【0028】この場合、チタンリッチな窒化チタン膜1
3, 15を形成する際に、アルゴンガスと窒素ガスとの
混合ガス雰囲気での反応性スパッタリング法を用いてい
る反応性スパッタリング装置を使用している。そして、
チタンリッチな窒化チタン膜(例えばチタンが70%含
まれている窒化チタン膜)13, 15における窒化の割
合の制御は、アルゴンガスと窒素ガスとの比を変えるこ
とによって行うことができる。本実施の形態のチタンリ
ッチな窒化チタン膜(例えばチタンが70%含まれてい
る窒化チタン膜)13, 15を形成する際には、例えば
成膜温度を300℃とし、成膜圧力を3mTorr (ミリト
ル)とし、成膜パワーを4kWとし、窒素ガスとアルゴン
ガスとの混合比を40%:60%としている。
In this case, the titanium-rich titanium nitride film 1
In forming the layers 3 and 15, a reactive sputtering apparatus using a reactive sputtering method in a mixed gas atmosphere of an argon gas and a nitrogen gas is used. And
The ratio of nitriding in the titanium-rich titanium nitride films (for example, titanium nitride films containing 70% of titanium) 13 and 15 can be controlled by changing the ratio of argon gas to nitrogen gas. When forming the titanium-rich titanium nitride films 13 and 15 (for example, titanium nitride films containing 70% titanium) of the present embodiment, for example, the film forming temperature is set to 300 ° C. and the film forming pressure is set to 3 mTorr ( (MilliTorr), the deposition power is 4 kW, and the mixture ratio of nitrogen gas and argon gas is 40%: 60%.

【0029】その後、フォトリソグラフィ技術と選択エ
ッチング技術とを使用して、チタンリッチな窒化チタン
膜15/アルミニウム合金層14/チタンリッチな窒化
チタン膜13の不要な領域を取り除いて、チタンリッチ
な窒化チタン膜15/アルミニウム合金層14/チタン
リッチな窒化チタン膜13からなる3層構造の配線層
(1層目の配線層)16のパターンを形成する(図
5)。
Thereafter, unnecessary regions of the titanium-rich titanium nitride film 15 / aluminum alloy layer 14 / titanium-rich titanium nitride film 13 are removed by using a photolithography technique and a selective etching technique. A pattern of a wiring layer (first wiring layer) 16 having a three-layer structure including a titanium film 15 / aluminum alloy layer 14 / a titanium-rich titanium nitride film 13 is formed (FIG. 5).

【0030】次に、半導体基板1の上に、層間絶縁膜と
しての絶縁膜17を形成した後、その絶縁膜17にスル
ーホール18を形成する(図6)。この場合、絶縁膜1
7の製造工程は、前述した絶縁膜8の製造工程と同様な
製造工程を使用して行っている。また、スルーホール1
8の製造工程は、前述したスルーホール9の製造工程と
同様な製造工程を使用して行っている。
Next, after forming an insulating film 17 as an interlayer insulating film on the semiconductor substrate 1, a through hole 18 is formed in the insulating film 17 (FIG. 6). In this case, the insulating film 1
The manufacturing process of 7 is performed using the same manufacturing process as the manufacturing process of the insulating film 8 described above. In addition, through hole 1
The manufacturing process 8 is performed using the same manufacturing process as the manufacturing process of the through hole 9 described above.

【0031】次に、スルーホール18に、チタン膜1
9、チタンが50%含まれている窒化チタン膜20およ
びタングステン膜からなるプラグ21を、前述したスル
ーホール9に、チタン膜10、チタンが50%含まれて
いる窒化チタン膜11およびタングステン膜からなるプ
ラグ12を形成する製造工程と同様な製造工程を使用し
て形成する。その後、半導体基板1の上に2層目の配線
層としての配線層25を形成する(図7)。
Next, the titanium film 1 is formed in the through hole 18.
9. A plug 21 composed of a titanium nitride film 20 containing 50% titanium and a tungsten film is connected to the above-described through hole 9 by using a titanium film 10, a titanium nitride film 11 containing 50% titanium and a tungsten film. The plug 12 is formed using the same manufacturing process as that for forming the plug 12. Thereafter, a wiring layer 25 as a second wiring layer is formed on the semiconductor substrate 1 (FIG. 7).

【0032】配線層25は、チタンリッチな窒化チタン
膜22とアルミニウム合金層23とチタンリッチな窒化
チタン膜24からなる3層構造の配線層(2層目の配線
層)であり、前述したチタンリッチな窒化チタン膜13
とアルミニウム合金層14とチタンリッチな窒化チタン
膜15からなる3層構造の配線層(1層目の配線層)1
6の製造工程と同様な製造工程を使用して行っている。
The wiring layer 25 is a three-layered wiring layer (second wiring layer) composed of a titanium-rich titanium nitride film 22, an aluminum alloy layer 23, and a titanium-rich titanium nitride film 24. Rich titanium nitride film 13
Wiring layer (first wiring layer) 1 consisting of aluminum, an aluminum alloy layer 14, and a titanium-rich titanium nitride film 15
6 is performed using the same manufacturing process as the manufacturing process.

【0033】その後、設計仕様に応じて、前述した製造
工程(層間絶縁膜としての絶縁膜17、スルーホール1
8、チタン膜19、チタンが50%含まれている窒化チ
タン膜20、タングステン膜からなるプラグ21、2層
目の配線層としての配線層25の製造工程)を繰り返し
行って、多層配線層を形成することによって、本実施の
形態の半導体集積回路装置の製造工程を終了する。
Thereafter, according to the design specifications, the above-described manufacturing steps (the insulating film 17 as an interlayer insulating film, the through-hole 1
8, a titanium film 19, a titanium nitride film 20 containing 50% titanium, a plug 21 made of a tungsten film, and a wiring layer 25 as a second wiring layer). By forming, the manufacturing process of the semiconductor integrated circuit device of the present embodiment is completed.

【0034】前述した本実施の形態の半導体集積回路装
置によれば、1層目の配線層16として、チタンリッチ
な窒化チタン膜13とアルミニウム合金層14とチタン
リッチな窒化チタン膜15からなる3層構造の配線層と
しているなど、配線層として、チタンリッチな窒化チタ
ン膜/アルミニウム合金層/チタンリッチな窒化チタン
膜という3層構造の配線層としていることにより、その
後の層間絶縁膜としての絶縁膜17の製造工程などの熱
処理時に、アルミニウム合金層14とチタンリッチな窒
化チタン膜13, 15におけるチタンとの反応が防止で
きるので、アルミニウム合金層14の抵抗が上昇するこ
とが防止できる。その結果、配線層16の配線抵抗が上
昇することが防止できることにより、低抵抗の配線抵抗
を有する配線層16とすることができる。
According to the above-described semiconductor integrated circuit device of the present embodiment, the first wiring layer 16 includes the titanium-rich titanium nitride film 13, the aluminum alloy layer 14, and the titanium-rich titanium nitride film 15. Since the wiring layer has a three-layer structure of a titanium-rich titanium nitride film / aluminum alloy layer / titanium-rich titanium nitride film, for example, as a wiring layer having a layer structure, the insulation as a subsequent interlayer insulating film is obtained. At the time of heat treatment such as a manufacturing process of the film 17, the reaction between the aluminum alloy layer 14 and titanium in the titanium-rich titanium nitride films 13 and 15 can be prevented, so that the resistance of the aluminum alloy layer 14 can be prevented from increasing. As a result, an increase in the wiring resistance of the wiring layer 16 can be prevented, so that the wiring layer 16 having a low-resistance wiring resistance can be obtained.

【0035】この場合、本発明者の検討の結果、チタン
リッチな窒化チタン膜13, 15は、チタンが70〜9
5%含まれている窒化チタン膜(窒化チタン膜における
チタンと窒素との比が70%:30%から95%:5%
となっている窒化チタン膜)である。また、アルミニウ
ム合金層14は、ケイ素、銅、マグネシウム、ゲルマニ
ウム、亜鉛、ガリウムの少なくとも一種の材料を5%以
下含んでいるアルミニウム合金層である。
In this case, as a result of the study by the present inventor, the titanium-rich titanium nitride films 13 and 15 have a titanium content of 70 to 9%.
5% titanium nitride film (the ratio of titanium to nitrogen in the titanium nitride film is 70%: 30% to 95%: 5%
Titanium nitride film). The aluminum alloy layer 14 is an aluminum alloy layer containing at least 5% of at least one material of silicon, copper, magnesium, germanium, zinc, and gallium.

【0036】本実施の形態の半導体集積回路装置によれ
ば、1層目の配線層16として、チタンリッチな窒化チ
タン膜13とアルミニウム合金層14とチタンリッチな
窒化チタン膜15からなる3層構造の配線層としている
など、配線層として、チタンリッチな窒化チタン膜/ア
ルミニウム合金層/チタンリッチな窒化チタン膜という
3層構造の配線層としていることにより、チタンリッチ
な窒化チタン膜13の上に成膜するアルミニウム合金層
14は、配向性(結晶の方向性が均一化する性質)がよ
くなることにより、配線信頼度が向上し、高信頼度の配
線層16とすることができる。
According to the semiconductor integrated circuit device of the present embodiment, the first wiring layer 16 has a three-layer structure including the titanium-rich titanium nitride film 13, the aluminum alloy layer 14, and the titanium-rich titanium nitride film 15. The wiring layer has a three-layered structure of a titanium-rich titanium nitride film / aluminum alloy layer / titanium-rich titanium nitride film. The aluminum alloy layer 14 to be formed is improved in the orientation (the property of making the directionality of the crystal uniform), whereby the wiring reliability is improved, and the wiring layer 16 with high reliability can be obtained.

【0037】また、アルミニウム合金層14とチタンリ
ッチな窒化チタン膜13, 15におけるチタンとの反応
が防止できるので、アルミニウム合金層14の抵抗が上
昇することが防止できると共にアルミニウム合金層14
の配向性がよくなり、配線信頼度が向上できることによ
り、配線層16の微細加工化ができると共に高性能でし
かも高信頼度の配線層16とすることができる。
Further, since the reaction between the aluminum alloy layer 14 and titanium in the titanium-rich titanium nitride films 13 and 15 can be prevented, the resistance of the aluminum alloy layer 14 can be prevented from increasing, and the aluminum alloy layer 14 can be prevented from increasing.
By improving the orientation of the wiring layer and improving the reliability of the wiring, the wiring layer 16 can be finely processed and the wiring layer 16 can have high performance and high reliability.

【0038】本実施の形態の半導体集積回路装置の製造
方法によれば、反応性スパッタリング法またはCVD法
を使用して、チタンリッチな窒化チタン膜13を形成し
た後、例えば反応性スパッタリング装置などの同一真空
系内で、アルミニウム合金層14を形成し、その後、例
えば反応性スパッタリング装置などの同一真空系内で、
チタンリッチな窒化チタン膜15を形成していることに
より、高性能でしかも高信頼度の配線層16を簡単な製
造工程により製造できる。
According to the method of manufacturing a semiconductor integrated circuit device of the present embodiment, after forming a titanium-rich titanium nitride film 13 by using a reactive sputtering method or a CVD method, for example, a reactive sputtering device or the like is used. In the same vacuum system, the aluminum alloy layer 14 is formed, and then, for example, in the same vacuum system such as a reactive sputtering device,
Since the titanium-rich titanium nitride film 15 is formed, the wiring layer 16 having high performance and high reliability can be manufactured by a simple manufacturing process.

【0039】(実施の形態2)図8は、本発明の実施の
形態2である半導体集積回路装置を示す概略断面図であ
る。
(Embodiment 2) FIG. 8 is a schematic sectional view showing a semiconductor integrated circuit device according to Embodiment 2 of the present invention.

【0040】本実施の形態の半導体集積回路装置は、前
述した実施の形態1の半導体集積回路装置における配線
層16の上部のチタンリッチな窒化チタン膜15の代替
え膜として、従来技術に使用されているチタン膜とチタ
ンが50%含まれている窒化チタン膜とからなる2層構
造の薄膜26を適用しているものである。また、前述し
た実施の形態1の半導体集積回路装置における配線層2
3の上部のチタンリッチな窒化チタン膜24の代替え膜
として、従来技術に使用されているチタン膜とチタンが
50%含まれている窒化チタン膜とからなる2層構造の
薄膜27を適用しているものである。
The semiconductor integrated circuit device according to the present embodiment is used in the prior art as a substitute film for the titanium-rich titanium nitride film 15 on the wiring layer 16 in the semiconductor integrated circuit device according to the first embodiment. A thin film 26 having a two-layer structure composed of a titanium film and a titanium nitride film containing 50% of titanium is applied. The wiring layer 2 in the semiconductor integrated circuit device according to the first embodiment described above.
As a substitute film for the titanium-rich titanium nitride film 24 on the upper part of No. 3, a thin film 27 having a two-layer structure composed of a titanium film used in the prior art and a titanium nitride film containing 50% of titanium is applied. Is what it is.

【0041】この場合、薄膜26, 27は、チタン膜を
10nm程度の膜厚をもって形成した後、チタンが50%
含まれている窒化チタン膜を75nm程度の膜厚をもって
形成した2層構造の薄膜である。
In this case, the thin films 26 and 27 are formed by forming a titanium film with a thickness of about 10 nm,
This is a thin film having a two-layer structure in which the included titanium nitride film is formed with a thickness of about 75 nm.

【0042】本実施の形態の半導体集積回路装置によれ
ば、アルミニウム合金層14(23)の下層膜としてチ
タンリッチな窒化チタン膜13(22)を使用している
ことにより、その後の層間絶縁膜としての絶縁膜17の
製造工程などの熱処理時に、アルミニウム合金層14
(23)とチタンリッチな窒化チタン膜13(22)に
おけるチタンとの反応が防止できるので、アルミニウム
合金層14(23)とその上層膜としての薄膜26(2
7)におけるチタンとの反応が発生してアルミニウム合
金層14(23)の抵抗が大きくなっても、アルミニウ
ム合金層14(23)の抵抗が上昇することを従来より
も低減できる。
According to the semiconductor integrated circuit device of this embodiment, since the titanium-rich titanium nitride film 13 (22) is used as the lower layer film of the aluminum alloy layer 14 (23), the subsequent interlayer insulating film is used. During the heat treatment such as the manufacturing process of the insulating film 17 as the
Since the reaction between (23) and titanium in the titanium-rich titanium nitride film 13 (22) can be prevented, the aluminum alloy layer 14 (23) and the thin film 26 (2
Even when the reaction with titanium occurs in 7) and the resistance of the aluminum alloy layer 14 (23) increases, the increase in the resistance of the aluminum alloy layer 14 (23) can be reduced as compared with the conventional case.

【0043】(実施の形態3)図9は、本発明の実施の
形態3である半導体集積回路装置を示す概略断面図であ
る。
(Embodiment 3) FIG. 9 is a schematic sectional view showing a semiconductor integrated circuit device according to Embodiment 3 of the present invention.

【0044】本実施の形態の半導体集積回路装置は、前
述した実施の形態1の半導体集積回路装置における配線
層16の形成の際に、スルーホール9にも配線層16を
埋め込んでいるものである。この場合、前述した実施の
形態1の半導体集積回路装置におけるスルーホール9に
埋め込まれている窒化チタン膜(チタンが50%含まれ
ている窒化チタン膜)11とタングステン膜からなるプ
ラグ12の製造工程を省略して、スルーホール9を形成
した後に、チタン膜10を形成した後、配線層16を形
成すると同時にスルーホール9にも配線層16を埋め込
んだ状態で形成している。
In the semiconductor integrated circuit device of the present embodiment, the wiring layer 16 is embedded in the through hole 9 when the wiring layer 16 is formed in the semiconductor integrated circuit device of the first embodiment. . In this case, the manufacturing process of the titanium nitride film (titanium nitride film containing 50% titanium) 11 buried in the through hole 9 and the plug 12 made of the tungsten film in the semiconductor integrated circuit device of the first embodiment described above. Is omitted, the through-hole 9 is formed, the titanium film 10 is formed, and then the wiring layer 16 is formed. At the same time, the through-hole 9 is formed with the wiring layer 16 buried.

【0045】また、前述した実施の形態1の半導体集積
回路装置における配線層25の形成の際に、スルーホー
ル18にも配線層25を埋め込んでいるものである。
In forming the wiring layer 25 in the semiconductor integrated circuit device of the first embodiment, the wiring layer 25 is embedded in the through hole 18.

【0046】前述した配線層16(25)におけるアル
ミニウム合金層14(23)を形成する際に、アルミニ
ウム合金層14(23)をスルーホール9(18)に完
全に埋め込むために、アニール処理を行って、アルミニ
ウム合金層14(23)をリフロー化する製造工程を行
っている。また、スルーホール9(23)のアスペクト
比が大きい場合には、下地膜(ウエットエッチングレイ
アー)としてのチタン膜10(19)を形成している。
When the aluminum alloy layer 14 (23) in the wiring layer 16 (25) is formed, an annealing process is performed to completely fill the aluminum alloy layer 14 (23) in the through hole 9 (18). Thus, a manufacturing process for reflowing the aluminum alloy layer 14 (23) is performed. When the aspect ratio of the through hole 9 (23) is large, a titanium film 10 (19) is formed as a base film (wet etching layer).

【0047】本実施の形態の半導体集積回路装置によれ
ば、配線層16(25)を形成する際に、配線層16
(25)をスルーホール9(18)に埋め込んで、その
領域のプラグを形成していることにより、プラグの製造
工程を簡単にすることができる。
According to the semiconductor integrated circuit device of the present embodiment, when forming the wiring layer 16 (25),
By embedding (25) in the through hole 9 (18) and forming the plug in that region, the manufacturing process of the plug can be simplified.

【0048】また、下地膜としてのチタン膜10(1
9)が形成されていても、配線層16(25)の下部に
チタンリッチな窒化チタン膜13(22)を形成してい
ることにより、アルミニウム合金層14(23)とチタ
ン膜10(19)におけるチタンとの反応が防止できる
ので、アルミニウム合金層14(23)のリフロー性を
維持したまま、アルミニウム合金層14(23)の抵抗
が上昇するのを防止することができる。その結果、配線
層16(25)の配線抵抗が上昇するのを防止すること
ができることにより、低抵抗の配線抵抗を有する配線層
16(25)とすることができる。
Also, the titanium film 10 (1
Even when 9) is formed, the titanium-rich titanium nitride film 13 (22) is formed below the wiring layer 16 (25), so that the aluminum alloy layer 14 (23) and the titanium film 10 (19) are formed. Therefore, the resistance of the aluminum alloy layer 14 (23) can be prevented from increasing while maintaining the reflow property of the aluminum alloy layer 14 (23). As a result, an increase in the wiring resistance of the wiring layer 16 (25) can be prevented, so that the wiring layer 16 (25) having a low-resistance wiring resistance can be obtained.

【0049】(実施の形態4)図10は、本発明の実施
の形態4である半導体集積回路装置を示す概略断面図で
ある。
(Fourth Embodiment) FIG. 10 is a schematic sectional view showing a semiconductor integrated circuit device according to a fourth embodiment of the present invention.

【0050】本実施の形態の半導体集積回路装置は、前
述した実施の形態3の半導体集積回路装置におけるチタ
ン膜10(19)を省略した態様のものである。
The semiconductor integrated circuit device according to the present embodiment is an embodiment in which the titanium film 10 (19) in the semiconductor integrated circuit device according to the third embodiment described above is omitted.

【0051】本実施の形態の半導体集積回路装置によれ
ば、配線層16(25)の下部に低抵抗のチタン膜10
(19)を設けていないことにより、コンタクト抵抗が
大きくなる場合があるが、チタンリッチな窒化チタン膜
13(22)のチタンが80%以上含まれている窒化チ
タン膜とすることにより、コンタクト抵抗を低減するこ
とができる。特に、コンタクト抵抗を低減するために、
チタンリッチな窒化チタン膜13(22)のチタンが8
0%以上含まれている窒化チタン膜とすることにより、
シリコン基板などからなる半導体基板(チタンシリサイ
ド膜からなるコンタクト領域7を設けていない半導体基
板)1とのコンタクト抵抗を低減することができる。
According to the semiconductor integrated circuit device of the present embodiment, the low-resistance titanium film 10 is formed under the wiring layer 16 (25).
The contact resistance may increase due to the absence of (19). However, the contact resistance can be increased by using a titanium nitride film that contains 80% or more of titanium in the titanium-rich titanium nitride film 13 (22). Can be reduced. In particular, in order to reduce the contact resistance,
When the titanium of the titanium-rich titanium nitride film 13 (22) is 8
By providing a titanium nitride film containing 0% or more,
The contact resistance with the semiconductor substrate 1 made of a silicon substrate or the like (semiconductor substrate not provided with the contact region 7 made of a titanium silicide film) 1 can be reduced.

【0052】(実施の形態5)図11は、本発明の実施
の形態5である半導体集積回路装置を示す概略断面図で
ある。
(Fifth Embodiment) FIG. 11 is a schematic sectional view showing a semiconductor integrated circuit device according to a fifth embodiment of the present invention.

【0053】本実施の形態の半導体集積回路装置は、前
述した実施の形態1におけるプラグ12(21)を形成
する際に、CVD法を使用してタングステン膜を300
nm程度の膜厚をもって形成した後、CMP法を使用し
て、スルーホール9(18)以外のタングステン膜を取
り除いて、スルーホール9(18)に埋め込まれている
タングステン膜からなるプラグ12(21)を形成して
いるものである。
In the semiconductor integrated circuit device of the present embodiment, when forming the plug 12 (21) in the above-described first embodiment, the tungsten film is
After being formed with a thickness of about nm, the tungsten film other than the through hole 9 (18) is removed by using the CMP method, and the plug 12 (21) made of the tungsten film embedded in the through hole 9 (18) is formed. ).

【0054】したがって、本実施の形態の半導体集積回
路装置によれば、CMP法を使用して、スルーホール9
(18)以外のタングステン膜を取り除くための研磨の
際に、タングステン膜の下部のチタンが50%含まれて
いる窒化チタン膜11(20)とチタン膜10(19)
も研磨することができるので、スルーホール9(18)
に埋め込まれているタングステン膜からなるプラグ12
(21)の表面を絶縁膜8(17)の表面と同一平面に
することができると共に配線層16(25)の下層膜で
あるチタンリッチな窒化チタン膜13(22)を絶縁膜
8(17)と直接接触する構造とすることができる。そ
の結果、配線層16(25)の平坦化が向上できるので
微細加工化ができる。
Therefore, according to the semiconductor integrated circuit device of the present embodiment, the through hole 9 is formed by using the CMP method.
At the time of polishing for removing the tungsten film other than (18), the titanium nitride film 11 (20) and the titanium film 10 (19) each containing 50% of titanium below the tungsten film.
Can be polished, so that through-hole 9 (18)
12 made of tungsten film embedded in
The surface of (21) can be made flush with the surface of the insulating film 8 (17), and the titanium-rich titanium nitride film 13 (22), which is the lower film of the wiring layer 16 (25), is formed on the insulating film 8 (17). ). As a result, the planarization of the wiring layer 16 (25) can be improved, so that fine processing can be performed.

【0055】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
Although the invention made by the inventor has been specifically described based on the embodiments of the present invention, the present invention is not limited to the above embodiments, and various modifications may be made without departing from the gist of the invention. Needless to say, it can be changed.

【0056】例えば、本発明は、半導体素子を形成して
いる半導体基板をSOI(Siliconon Insulator)基板
などの種々の基板に変更することができ、半導体基板な
どの基板に形成する半導体素子としては、MOSFET
以外に、CMOSFETおよびバイポーラトランジスタ
などの種々の半導体素子を組み合わせた態様の半導体素
子を適用できる。
For example, according to the present invention, a semiconductor substrate forming a semiconductor element can be changed to various substrates such as an SOI (Siliconon Insulator) substrate. As a semiconductor element formed on a substrate such as a semiconductor substrate, MOSFET
In addition, a semiconductor element in which various semiconductor elements such as a CMOSFET and a bipolar transistor are combined can be applied.

【0057】また、本発明は、MOSFET、CMOS
FETなどを構成要素とするロジック系あるいはDRA
M(Dynamic Random Access Memory)、SRAM(Stat
ic Random Access Memory )などのメモリ系などを有す
る種々の半導体集積回路装置およびその製造方法に適用
できる。
Further, the present invention relates to a MOSFET, a CMOS,
Logic or DRA with FET etc. as components
M (Dynamic Random Access Memory), SRAM (Stat
The present invention can be applied to various semiconductor integrated circuit devices having a memory system such as an IC (Random Access Memory) and a method of manufacturing the same.

【0058】[0058]

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
Advantageous effects obtained by typical ones of the inventions disclosed in the present application will be briefly described.
It is as follows.

【0059】(1).本発明の半導体集積回路装置によ
れば、配線層として、チタンリッチな窒化チタン膜/ア
ルミニウム合金層/チタンリッチな窒化チタン膜という
3層構造の配線層としていることにより、その後の層間
絶縁膜としての絶縁膜の製造工程などの熱処理時に、ア
ルミニウム合金層とチタンリッチな窒化チタン膜におけ
るチタンとの反応が防止できるので、アルミニウム合金
層の抵抗が上昇することが防止できる。その結果、配線
層の配線抵抗が上昇することが防止できることにより、
低抵抗の配線抵抗を有する配線層とすることができる。
(1). According to the semiconductor integrated circuit device of the present invention, the wiring layer has a three-layer structure of a titanium-rich titanium nitride film / aluminum alloy layer / titanium-rich titanium nitride film, so that it can be used as a subsequent interlayer insulating film. During the heat treatment such as the manufacturing process of the insulating film, the reaction between the aluminum alloy layer and titanium in the titanium-rich titanium nitride film can be prevented, so that the resistance of the aluminum alloy layer can be prevented from increasing. As a result, it is possible to prevent the wiring resistance of the wiring layer from increasing,
A wiring layer having low-resistance wiring resistance can be obtained.

【0060】この場合、本発明者の検討の結果、チタン
リッチな窒化チタン膜は、チタンが70〜95%含まれ
ている窒化チタン膜(窒化チタン膜におけるチタンと窒
素との比が70%:30%から95%:5%となってい
る窒化チタン膜)である。また、アルミニウム合金層
は、5%以下のケイ素、銅、マグネシウム、ゲルマニウ
ム、亜鉛、ガリウムの少なくとも一種の材料を含んでい
るアルミニウム合金層である。
In this case, as a result of the study by the present inventors, a titanium-rich titanium nitride film is a titanium nitride film containing 70 to 95% of titanium (the ratio of titanium to nitrogen in the titanium nitride film is 70%: 30% to 95%: 5% titanium nitride film). The aluminum alloy layer is an aluminum alloy layer containing 5% or less of at least one material of silicon, copper, magnesium, germanium, zinc, and gallium.

【0061】(2).本発明の半導体集積回路装置によ
れば、配線層として、チタンリッチな窒化チタン膜/ア
ルミニウム合金層/チタンリッチな窒化チタン膜という
3層構造の配線層としていることにより、チタンリッチ
な窒化チタン膜の上に成膜するアルミニウム合金層は、
配向性がよくなることにより、配線信頼度が向上し、高
信頼度の配線層とすることができる。
(2). According to the semiconductor integrated circuit device of the present invention, since the wiring layer has a three-layer structure of a titanium-rich titanium nitride film / aluminum alloy layer / a titanium-rich titanium nitride film, a titanium-rich titanium nitride film is provided. The aluminum alloy layer deposited on the
By improving the orientation, wiring reliability is improved, and a highly reliable wiring layer can be obtained.

【0062】また、アルミニウム合金層とチタンリッチ
な窒化チタン膜におけるチタンとの反応が防止できるの
で、アルミニウム合金層の抵抗が上昇するのを防止でき
ると共にアルミニウム合金層の配向性がよくなり、配線
信頼度が向上できることにより、配線層の微細加工化が
できると共に高性能でしかも高信頼度の配線層とするこ
とができる。
Further, since the reaction between the aluminum alloy layer and titanium in the titanium-rich titanium nitride film can be prevented, the resistance of the aluminum alloy layer can be prevented from increasing, and the orientation of the aluminum alloy layer can be improved. By improving the degree, the wiring layer can be finely processed and can be a high-performance and highly reliable wiring layer.

【0063】(3).本発明の半導体集積回路装置の製
造方法によれば、反応性スパッタリング法またはCVD
法を使用して、チタンリッチな窒化チタン膜を形成した
後、例えば反応性スパッタリング装置などの同一真空系
内で、アルミニウム合金層を形成し、その後、例えば反
応性スパッタリング装置などの同一真空系内で、チタン
リッチな窒化チタン膜を形成していることにより、高性
能でしかも高信頼度の配線層を簡単な製造工程により製
造できる。
(3). According to the method of manufacturing a semiconductor integrated circuit device of the present invention, a reactive sputtering method or a CVD method is used.
After forming a titanium-rich titanium nitride film using the method, an aluminum alloy layer is formed in the same vacuum system such as a reactive sputtering device, and then in the same vacuum system such as a reactive sputtering device. By forming the titanium-rich titanium nitride film, a high-performance and highly-reliable wiring layer can be manufactured by a simple manufacturing process.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の実施の形態1である半導体集積回路装
置の製造工程を示す概略断面図である。
FIG. 1 is a schematic sectional view illustrating a manufacturing process of a semiconductor integrated circuit device according to a first embodiment of the present invention;

【図2】本発明の実施の形態1である半導体集積回路装
置の製造工程を示す概略断面図である。
FIG. 2 is a schematic sectional view showing a manufacturing process of the semiconductor integrated circuit device according to the first embodiment of the present invention;

【図3】本発明の実施の形態1である半導体集積回路装
置の製造工程を示す概略断面図である。
FIG. 3 is a schematic sectional view showing a manufacturing step of the semiconductor integrated circuit device according to the first embodiment of the present invention;

【図4】本発明の実施の形態1である半導体集積回路装
置の製造工程を示す概略断面図である。
FIG. 4 is a schematic sectional view showing a manufacturing step of the semiconductor integrated circuit device according to the first embodiment of the present invention;

【図5】本発明の実施の形態1である半導体集積回路装
置の製造工程を示す概略断面図である。
FIG. 5 is a schematic sectional view showing a manufacturing step of the semiconductor integrated circuit device according to the first embodiment of the present invention;

【図6】本発明の実施の形態1である半導体集積回路装
置の製造工程を示す概略断面図である。
FIG. 6 is a schematic sectional view showing a manufacturing step of the semiconductor integrated circuit device according to the first embodiment of the present invention;

【図7】本発明の実施の形態1である半導体集積回路装
置の製造工程を示す概略断面図である。
FIG. 7 is a schematic sectional view showing a manufacturing step of the semiconductor integrated circuit device according to the first embodiment of the present invention;

【図8】本発明の実施の形態2である半導体集積回路装
置を示す概略断面図である。
FIG. 8 is a schematic sectional view showing a semiconductor integrated circuit device according to a second embodiment of the present invention;

【図9】本発明の実施の形態3である半導体集積回路装
置を示す概略断面図である。
FIG. 9 is a schematic sectional view showing a semiconductor integrated circuit device according to a third embodiment of the present invention.

【図10】本発明の実施の形態4である半導体集積回路
装置を示す概略断面図である。
FIG. 10 is a schematic sectional view showing a semiconductor integrated circuit device according to a fourth embodiment of the present invention.

【図11】本発明の実施の形態5である半導体集積回路
装置を示す概略断面図である。
FIG. 11 is a schematic sectional view showing a semiconductor integrated circuit device according to a fifth embodiment of the present invention.

【符号の説明】[Explanation of symbols]

1 半導体基板(基板) 2 フィールド絶縁膜 3 ゲート絶縁膜 4 ゲート電極 5 サイドウォールスペーサ 6 半導体領域 7 コンタクト領域 8 絶縁膜 9 スルーホール 10 チタン膜 11 チタンが50%含まれている窒化チタン膜 12 プラグ 13 チタンリッチな窒化チタン膜 14 アルミニウム合金層 15 チタンリッチな窒化チタン膜 16 配線層 17 絶縁膜 18 スルーホール 19 チタン膜 20 チタンが50%含まれている窒化チタン膜 21 プラグ 22 チタンリッチな窒化チタン膜 23 アルミニウム合金層 24 チタンリッチな窒化チタン膜 25 配線層 26 薄膜 27 薄膜 DESCRIPTION OF SYMBOLS 1 Semiconductor substrate (substrate) 2 Field insulating film 3 Gate insulating film 4 Gate electrode 5 Sidewall spacer 6 Semiconductor region 7 Contact region 8 Insulating film 9 Through hole 10 Titanium film 11 Titanium nitride film containing 50% titanium 12 Plug Reference Signs List 13 titanium-rich titanium nitride film 14 aluminum alloy layer 15 titanium-rich titanium nitride film 16 wiring layer 17 insulating film 18 through hole 19 titanium film 20 titanium nitride film containing 50% of titanium 21 plug 22 titanium-rich titanium nitride Film 23 aluminum alloy layer 24 titanium-rich titanium nitride film 25 wiring layer 26 thin film 27 thin film

Claims (9)

【特許請求の範囲】[Claims] 【請求項1】 配線層として、アルミニウム合金層の下
部に、チタンが70〜95%含まれている窒化チタン膜
が形成されていることを特徴とする半導体集積回路装
置。
1. A semiconductor integrated circuit device, wherein a titanium nitride film containing 70 to 95% of titanium is formed below an aluminum alloy layer as a wiring layer.
【請求項2】 請求項1記載の半導体集積回路装置であ
って、前記配線層として、前記アルミニウム合金層の上
部に、チタンが70〜95%含まれている窒化チタン膜
が形成されていることを特徴とする半導体集積回路装
置。
2. The semiconductor integrated circuit device according to claim 1, wherein a titanium nitride film containing 70 to 95% of titanium is formed on the aluminum alloy layer as the wiring layer. A semiconductor integrated circuit device characterized by the above-mentioned.
【請求項3】 請求項1または2記載の半導体集積回路
装置であって、前記アルミニウム合金層は、5%以下の
ケイ素、銅、マグネシウム、ゲルマニウム、亜鉛、ガリ
ウムの少なくとも一種の材料を含んでいるアルミニウム
合金層であることを特徴とする半導体集積回路装置。
3. The semiconductor integrated circuit device according to claim 1, wherein the aluminum alloy layer contains 5% or less of at least one material of silicon, copper, magnesium, germanium, zinc, and gallium. A semiconductor integrated circuit device comprising an aluminum alloy layer.
【請求項4】 請求項1〜3のいずれか1項に記載の半
導体集積回路装置であって、前記配線層の一部が、前記
配線層の下層の絶縁膜に形成されている接続孔に埋め込
まれていることを特徴とする半導体集積回路装置。
4. The semiconductor integrated circuit device according to claim 1, wherein a part of said wiring layer is formed in a connection hole formed in an insulating film below said wiring layer. A semiconductor integrated circuit device which is embedded.
【請求項5】 半導体素子が形成されている基板の上
に、チタンが70〜95%含まれている窒化チタン膜を
形成した後に、アルミニウム合金層を形成することによ
り、チタンが70〜95%含まれている前記窒化チタン
膜と前記アルミニウム合金層とからなる配線層を形成す
る工程を有することを特徴とする半導体集積回路装置の
製造方法。
5. A titanium nitride film containing 70 to 95% of titanium is formed on a substrate on which a semiconductor element is formed, and then an aluminum alloy layer is formed. Forming a wiring layer composed of the titanium nitride film and the aluminum alloy layer included in the method.
【請求項6】 請求項5記載の半導体集積回路装置の製
造方法であって、前記アルミニウム合金層の上に、チタ
ンが70〜95%含まれている窒化チタン膜を形成する
ことにより、チタンが70〜95%含まれている前記窒
化チタン膜と前記アルミニウム合金層とチタンが70〜
95%含まれている前記窒化チタン膜とからなる配線層
を形成する工程を有することを特徴とする半導体集積回
路装置の製造方法。
6. The method for manufacturing a semiconductor integrated circuit device according to claim 5, wherein a titanium nitride film containing 70 to 95% of titanium is formed on the aluminum alloy layer, whereby titanium is formed. 70 to 95% of the titanium nitride film, the aluminum alloy layer, and titanium
A method for manufacturing a semiconductor integrated circuit device, comprising the step of forming a wiring layer composed of the titanium nitride film containing 95%.
【請求項7】 請求項5または6記載の半導体集積回路
装置の製造方法であって、前記アルミニウム合金層は、
5%以下のケイ素、銅、マグネシウム、ゲルマニウム、
亜鉛、ガリウムの少なくとも一種の材料を含んでいるア
ルミニウム合金層を使用していることを特徴とする半導
体集積回路装置の製造方法。
7. The method for manufacturing a semiconductor integrated circuit device according to claim 5, wherein the aluminum alloy layer comprises:
5% or less of silicon, copper, magnesium, germanium,
A method for manufacturing a semiconductor integrated circuit device, comprising using an aluminum alloy layer containing at least one material of zinc and gallium.
【請求項8】 請求項5〜7のいずれか1項に記載の半
導体集積回路装置の製造方法であって、前記窒化チタン
膜を形成する際に、反応性スパッタリング法またはCV
D法を使用していることを特徴とする半導体集積回路装
置の製造方法。
8. The method for manufacturing a semiconductor integrated circuit device according to claim 5, wherein said titanium nitride film is formed by a reactive sputtering method or a CV method.
A method of manufacturing a semiconductor integrated circuit device, wherein a method D is used.
【請求項9】 請求項5〜8のいずれか1項に記載の半
導体集積回路装置の製造方法であって、前記アルミニウ
ム合金層および前記窒化チタン膜は、同一真空系内で形
成されていることを特徴とする半導体集積回路装置の製
造方法。
9. The method of manufacturing a semiconductor integrated circuit device according to claim 5, wherein said aluminum alloy layer and said titanium nitride film are formed in the same vacuum system. A method for manufacturing a semiconductor integrated circuit device, comprising:
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0524459A2 (en) * 1991-07-26 1993-01-27 Siemens Aktiengesellschaft Tunable semiconductor laser on a semi-isolating substrate
US6936535B2 (en) 2000-12-06 2005-08-30 Asm International Nv Copper interconnect structure having stuffed diffusion barrier
US7352021B2 (en) * 2003-07-10 2008-04-01 Samsung Electronics Co., Ltd. Magnetic random access memory devices having titanium-rich lower electrodes with oxide layer and oriented tunneling barrier

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