JPH11282012A - Active matrix substrate and liquid crystal display device - Google Patents
Active matrix substrate and liquid crystal display deviceInfo
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- JPH11282012A JPH11282012A JP8466098A JP8466098A JPH11282012A JP H11282012 A JPH11282012 A JP H11282012A JP 8466098 A JP8466098 A JP 8466098A JP 8466098 A JP8466098 A JP 8466098A JP H11282012 A JPH11282012 A JP H11282012A
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Abstract
Description
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【０００１】[0001]
【発明の属する技術分野】本発明は、駆動回路内蔵型の
アクティブマトリクス基板、およびそれを用いた液晶表
示装置に関するものである。さらに詳しくは、アクティ
ブマトリクス基板の端子構造に関するものである。[0001] 1. Field of the Invention [0002] The present invention relates to an active matrix substrate having a built-in drive circuit and a liquid crystal display device using the same. More specifically, the present invention relates to a terminal structure of an active matrix substrate.
【０００２】[0002]
【従来の技術】液晶表示装置に用いられるアクティブマ
トリクス基板のうち、駆動回路内蔵型のものでは、絶縁
基板上に配列された複数の走査線と複数のデータ線との
交差点に対応して複数の画素電極（または、画素とい
う。）が構成されており、これらの画素が構成されてい
る領域が画素部である。各々の画素には、走査線および
データ線に接続する画素スイッチング用の薄膜トランジ
スタ（以下、ＴＦＴという。）が形成されている。絶縁
基板上における画素部の外側領域には、複数のデータ線
のそれぞれに画像信号を供給するデータ線駆動回路部
と、複数の走査線のそれぞれに走査信号を供給する走査
線駆動回路部とが構成されている。2. Description of the Related Art Among active matrix substrates used in liquid crystal display devices, those with a built-in driving circuit include a plurality of active matrix substrates corresponding to intersections between a plurality of scanning lines and a plurality of data lines arranged on an insulating substrate. Pixel electrodes (or pixels) are formed, and a region where these pixels are formed is a pixel portion. Each pixel is formed with a pixel switching thin film transistor (hereinafter, referred to as a TFT) connected to the scanning line and the data line. In a region outside the pixel portion on the insulating substrate, a data line driving circuit for supplying an image signal to each of the plurality of data lines, and a scanning line driving circuit for supplying a scanning signal to each of the plurality of scanning lines are provided. It is configured.
【０００３】このような構成のアクティブマトリクス基
板において、データ線駆動回路部および走査線駆動回路
部に対する信号入力は、ＴＦＴの製造プロセスを利用し
て作り込まれた信号配線や端子を用いて行われる。従っ
て、従来は、信号配線はデータ線と同時形成されたアル
ミニウム膜などから構成される。また、端子は、データ
線と同時形成されたアルミニウム膜をパッド下配線と
し、このパッド下配線に対して、画素電極と同時形成さ
れたＩＴＯ膜をパッドとして層間絶縁膜のコンタクトホ
ールを介して電気的に接続している。In the active matrix substrate having such a configuration, signal input to the data line driving circuit and the scanning line driving circuit is performed using signal wirings and terminals formed by using a TFT manufacturing process. . Therefore, conventionally, the signal wiring is formed of an aluminum film or the like formed simultaneously with the data line. The terminals are electrically connected to the aluminum film formed at the same time as the data lines as under-pad wiring, and the ITO film formed at the same time as the pixel electrode as a pad through the contact hole of the interlayer insulating film. Connected.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、パッド
はＩＴＯ膜から構成されているので、硬質であるが、パ
ッド下配線はアルミニウム膜から構成されているので、
比較的柔らかい。従って、パッド下配線（アルミニウム
膜）を層間絶縁膜上に積層しただけの構造では、パッド
に対してフレキシブル配線基板の端子などを実装した際
にパッドにかかった力がそのままパッド下配線にかかる
ので、パッド下配線が損傷するおそれがある。However, since the pad is made of an ITO film, it is hard, but the wiring under the pad is made of an aluminum film.
Relatively soft. Therefore, in a structure in which the wiring under the pad (aluminum film) is merely laminated on the interlayer insulating film, the force applied to the pad when the terminal of the flexible wiring board is mounted on the pad is directly applied to the wiring under the pad. And the wiring under the pad may be damaged.
【０００５】そこで、本発明の課題は、画素電極と同時
形成した導電膜をパッドとし、かつ、データ線と同時形
成した導電膜をパッド下配線として用いた場合でも、パ
ッド下配線が損傷しにくいアクティブマトリクス基板お
よび液晶表示装置を提供することにある。Therefore, an object of the present invention is to provide a pad under wiring which is hardly damaged even when a conductive film formed simultaneously with a pixel electrode is used as a pad and a conductive film formed simultaneously with a data line is used as a wiring under a pad. An object is to provide an active matrix substrate and a liquid crystal display device.
【０００６】[0006]
【課題を解決するための手段】上記課題を解決するた
め、本発明では、走査線およびデータ線に接続する画素
スイッチング用の薄膜トランジスタと、該薄膜トランジ
スタに接続してなる画素電極と、前記走査線または前記
データ線に信号出力する駆動回路と、該駆動回路に信号
供給する複数の信号配線と、該信号配線に電気的に接続
する端子とを有し、前記薄膜トランジスタは、ゲート電
極にゲート絶縁膜を介して対峙するチャネル領域と、第
１の層間絶縁膜のコンタクトホールを介して前記データ
線に電気的に接続するソース領域と、前記第１の層間絶
縁膜および該第１の層間絶縁膜の表面に形成された第２
の層間絶縁膜のコンタクトホールを介して前記画素電極
が電気的に接続するドレイン領域とを備えるアクティブ
マトリクス基板において、前記第２の層間絶縁膜は、ペ
ルヒドロポリシラザンまたはこれを含む組成物の塗布膜
を焼成した絶縁膜を備え、前記端子は、前記ゲート絶縁
膜と前記第１の層間絶縁膜との層間に金属膜からなる第
１のパッド下配線と、前記第１の層間絶縁膜のコンタク
トホールを介して前記第１のパッド下配線に接続する金
属膜からなる第２のパッド下配線と、前記第２の層間絶
縁膜のコンタクトホールを介して前記第２のパッド下配
線に電気的に接続するパッドとを備えていることを特徴
とする。In order to solve the above problems, the present invention provides a pixel switching thin film transistor connected to a scanning line and a data line, a pixel electrode connected to the thin film transistor, A driver circuit for outputting a signal to the data line, a plurality of signal wirings for supplying a signal to the driving circuit, and a terminal electrically connected to the signal wiring; and the thin film transistor has a gate insulating film as a gate electrode. A channel region facing the first interlayer insulating film, a source region electrically connected to the data line through a contact hole of the first interlayer insulating film, a surface of the first interlayer insulating film and a surface of the first interlayer insulating film. The second formed on
A drain region to which the pixel electrode is electrically connected via a contact hole of the interlayer insulating film, wherein the second interlayer insulating film is a coating film of perhydropolysilazane or a composition containing the same. Wherein the terminal comprises: a first under-pad wiring made of a metal film between the gate insulating film and the first interlayer insulating film; and a contact hole in the first interlayer insulating film. A second under-pad wiring made of a metal film connected to the first under-pad wiring via the first pad, and an electrical connection to the second under-pad wiring via a contact hole in the second interlayer insulating film. And a pad to be used.
【０００７】本発明において、端子は、金属膜からなる
第１のパッド下配線、その表面を覆う第１の層間絶縁
膜、この第１の層間絶縁膜のコンタクトホールを介して
第１のパッド下配線に電気的に接続する金属膜からなる
第２のパッド下配線をこの順に積み上げた構造を有し、
この第２のパッド下配線には、第２の層間絶縁膜のコン
タクトホールを介してパッドが接続している。従って、
第２のパッド下配線は、アルミニウム膜などといった比
較的柔らかい金属で構成されても、それより下層にはタ
ンタル膜などの金属膜からなる第１のパッド下配線が形
成されている。それ故、パッドに対してフレキシブル配
線基板の端子などを実装した際に、パッドにかかった力
の一部を第２のパッド下配線から第１のパッド下配線に
逃がすことができるので、第２のパッド下配線を損傷す
るのを防止できる。また、端子を構成するのに、コンタ
クトホールを介して電気的に接続し合う導電膜を多段に
重ねていくと、表面には凹凸が形成され、パッドを平坦
に形成できないおそれがあるが、本発明では、第２の層
間絶縁膜には、平坦化に適した液状物の塗布膜から形成
した絶縁膜（ペルヒドロポリシラザンまたはこれを含む
組成物の塗布膜を焼成した絶縁膜）を用いるので、その
表面にパッドを平坦に形成することができる。In the present invention, the terminal is formed under the first pad through a first under-pad wiring made of a metal film, a first interlayer insulating film covering the surface thereof, and a contact hole of the first interlayer insulating film. A second under-pad wiring made of a metal film electrically connected to the wiring is stacked in this order;
A pad is connected to the second wiring under the pad via a contact hole of the second interlayer insulating film. Therefore,
Although the second under-pad wiring is made of a relatively soft metal such as an aluminum film, the first under-pad wiring made of a metal film such as a tantalum film is formed below the second wiring. Therefore, when a terminal of the flexible wiring board is mounted on the pad, a part of the force applied to the pad can be released from the second under-pad wiring to the first under-pad wiring. Can be prevented from damaging the wiring under the pad. In addition, if conductive layers electrically connected to each other through contact holes are formed in multiple layers to form the terminals, unevenness may be formed on the surface, and the pads may not be formed flat. In the present invention, since the second interlayer insulating film is an insulating film formed from a liquid coating film suitable for planarization (an insulating film obtained by firing a coating film of perhydropolysilazane or a composition containing the same), The pad can be formed flat on the surface.
【０００８】本発明において、前記データ線および前記
第２のパッド下配線は、たとえばアルミニウムを主成分
とするアルミニウム膜から構成され、前記走査線、前記
ゲート電極および前記第１のパッド下配線は、たとえ
ば、タンタル膜から構成される。In the present invention, the data line and the second under-pad wiring are made of, for example, an aluminum film containing aluminum as a main component, and the scanning line, the gate electrode, and the first under-pad wiring are For example, it is composed of a tantalum film.
【０００９】本発明において、前記第２の層間絶縁膜
は、ペルヒドロポリシラザンまたはこれを含む組成物の
塗布膜を焼成した絶縁膜と、該絶縁膜の表面にＣＶＤ法
により形成された絶縁膜とを備えていることが好まし
い。ペルヒドロポリシラザンまたはこれを含む組成物
（以下、単にポリシラザンという。）の塗布膜は、凹凸
を平坦化する分、凸部では極めて薄く形成されることに
なる。従って、応力の集中する段差部などでは、ポリシ
ラザンの塗布膜にクラックが発生しやくすく、かつ、上
下の電極間に高容量の寄生容量が形成されることになる
が、ポリシラザンを用いた絶縁膜の表面にＣＶＤ法によ
り形成した絶縁膜を積層しておけば、このような問題点
を解消することができる。また、ＣＶＤ法により形成し
た絶縁膜は、形成条件を変えることにより膜質をある程
度、選択することができる。たとえば、ゲート絶縁膜な
らば、より緻密で耐圧が高く、また、第１の層間絶縁膜
であれば、応力が小さく、ステップカバレージがよいと
いう特性の膜を形成条件（堆積条件）を変えれば得るこ
とができる。ここで必要な条件とは、ポリシラザンの絶
縁膜よりも応力が小さく、エッチングレートが小さいと
いうことである。このような特性の絶縁膜を、ポリシラ
ザンを用いた絶縁膜より上層に形成すれば、コンタクト
ホールを形成した際に、ＣＶＤ法により形成した絶縁膜
の側には上向きのテーパ孔からなるコンタクトホールが
形成される。従って、このコンタクトホールを介して電
気的な接続を行えば、パッドなどに段差切れなどが発生
しないので、信頼性が向上するという利点もある。In the present invention, the second interlayer insulating film includes an insulating film obtained by firing a coating film of perhydropolysilazane or a composition containing the same, and an insulating film formed on the surface of the insulating film by a CVD method. It is preferable to have. A coating film of perhydropolysilazane or a composition containing the same (hereinafter, simply referred to as polysilazane) is formed to be extremely thin at the projections because the projections and depressions are flattened. Therefore, cracks are easily generated in the polysilazane coating film at a step portion where stress is concentrated, and a high parasitic capacitance is formed between the upper and lower electrodes. However, the insulating film using polysilazane is used. By stacking an insulating film formed by the CVD method on the surface of the above, such a problem can be solved. The quality of the insulating film formed by the CVD method can be selected to some extent by changing the forming conditions. For example, if the gate insulating film is denser and has a higher withstand voltage, and if the first interlayer insulating film is used, a film having characteristics such that the stress is small and the step coverage is good can be obtained by changing the forming conditions (deposition conditions). be able to. Here, the necessary conditions are that the stress is lower and the etching rate is lower than that of the polysilazane insulating film. If an insulating film having such characteristics is formed above the insulating film using polysilazane, a contact hole formed of an upward tapered hole is formed on the side of the insulating film formed by the CVD method when the contact hole is formed. It is formed. Therefore, if an electrical connection is made through this contact hole, there is no break in the pad or the like, and there is also an advantage that reliability is improved.
【００１０】なお、前記第１の層間絶縁膜と前記第２の
層間絶縁膜との層間に前記データ線と同時形成され、前
記第１の層間絶縁膜のコンタクトホールを介して前記第
１のパッド下配線に接続する金属膜からなる第２のパッ
ド下配線が形成され、また、前記第２の層間絶縁膜の表
面に前記画素電極と同時形成され、前記第２の層間絶縁
膜のコンタクトホールを介して前記第２のパッド下配線
に電気的に接続するパッドとを備えている。The first pad is formed simultaneously with the data line between the first interlayer insulating film and the second interlayer insulating film, and is formed through a contact hole of the first interlayer insulating film. A second under-pad wiring made of a metal film connected to the lower wiring is formed, and a contact hole of the second interlayer insulating film is formed on the surface of the second interlayer insulating film at the same time as the pixel electrode. And a pad that is electrically connected to the second under-pad wiring through the pad.
【００１１】[0011]
【発明の実施の形態】図面を参照して、本発明の実施の
形態を説明する。Embodiments of the present invention will be described with reference to the drawings.
【００１２】［液晶表示パネルの構成］図１（Ａ）、
（Ｂ）はそれぞれ、液晶表示装置に用いた液晶パネルの
平面図および断面図である。[Structure of liquid crystal display panel] FIG.
3B is a plan view and a cross-sectional view of a liquid crystal panel used in the liquid crystal display device.
【００１３】図１（Ａ）、（Ｂ）に示すように、液晶表
示装置において、アクティブマトリクス基板ＡＭは、対
向基板ＯＰとをシール層１１０で所定のセルギャップを
確保した状態に貼り合わせて液晶表示パネルＬＰを構成
する。ここで、シール層１１０は部分的に途切れている
ので、そこからシール層１１０の内側に液晶１２０を封
入した後、封止材１３０で塞ぐ。この状態では、対向基
板ＯＰがアクティブマトリクス基板ＡＭより小さく、ア
クティブマトリクス基板ＡＭのはみ出し部分に対して、
後述する各種端子８０、８１、８２・・・、走査線駆動
回路６０およびデータ線駆動回路７０を形成する。従っ
て、各種端子８０、８１、８２・・・、走査線駆動回路
６０およびデータ線駆動回路７０は、対向基板ＯＰの外
側に位置することになる。As shown in FIGS. 1A and 1B, in the liquid crystal display device, an active matrix substrate AM is bonded to an opposing substrate OP in a state in which a predetermined cell gap is secured by a seal layer 110 and a liquid crystal is formed. The display panel LP is configured. Here, since the seal layer 110 is partially interrupted, the liquid crystal 120 is sealed inside the seal layer 110 from there, and then closed with the sealing material 130. In this state, the opposing substrate OP is smaller than the active matrix substrate AM, and
.., A scanning line driving circuit 60 and a data line driving circuit 70 are formed. Therefore, the various terminals 80, 81, 82,..., The scanning line driving circuit 60, and the data line driving circuit 70 are located outside the opposing substrate OP.
【００１４】なお、ここでは、一例として、対向基板Ｏ
Ｐをアクティブマトリクス基板ＡＭよりも小さく形成し
たが、同じサイズの基板であっもよい。その場合、シー
ル層１１０を駆動回路と重なる領域に形成する。Here, as an example, the opposing substrate O
Although P is formed smaller than the active matrix substrate AM, it may be a substrate of the same size. In that case, the seal layer 110 is formed in a region overlapping with the driver circuit.
【００１５】［アクティブマトリクス基板の全体構成］
図２は、液晶表示パネルに用いられる駆動回路内蔵型の
アクティブマトリクス基板の構成を模式的に示すブロッ
ク図、図３は、このアクティブマトリクス基板の画素部
のコーナー部分を拡大して示す平面図である。[Overall Configuration of Active Matrix Substrate]
FIG. 2 is a block diagram schematically showing the configuration of a drive circuit built-in type active matrix substrate used for a liquid crystal display panel. FIG. 3 is an enlarged plan view showing a corner portion of a pixel portion of the active matrix substrate. is there.
【００１６】図２に示すように、本形態の液晶表示装置
に用いられる駆動回路内蔵型のアクティブマトリクス基
板ＡＭでは、絶縁基板１０上に、互いに交差する複数の
走査線２０と複数のデータ線３０とに接続する画素４０
がマトリクス状に構成されている。走査線２０はタンタ
ル膜、アルミニウム膜、アルミニウム合金膜などで構成
され、データ線３０はアルミニウム膜あるいはアルミニ
ウム合金膜などで構成され、それぞれ単層もしくは積層
されている。これらの画素４０が形成されている領域が
画素部１１（画面表示領域）である。As shown in FIG. 2, in an active matrix substrate AM with a built-in drive circuit used in the liquid crystal display device of the present embodiment, a plurality of scanning lines 20 and a plurality of data lines 30 crossing each other are formed on an insulating substrate 10. Pixel 40 connected to
Are arranged in a matrix. The scanning line 20 is formed of a tantalum film, an aluminum film, an aluminum alloy film, or the like, and the data line 30 is formed of an aluminum film, an aluminum alloy film, or the like, each of which is a single layer or stacked. The area where these pixels 40 are formed is the pixel section 11 (screen display area).
【００１７】絶縁基板１０上における画素部１１の外側
領域（周辺部分）には、複数のデータ線３０のそれぞれ
に画像信号を供給するデータ線駆動回路部６０が構成さ
れている。また、走査線２０の両端部のそれぞれには、
各々の走査線２０に画素選択用の走査信号を供給する走
査線駆動回路部７０が構成されている。In a region (peripheral portion) outside the pixel portion 11 on the insulating substrate 10, a data line driving circuit portion 60 for supplying an image signal to each of the plurality of data lines 30 is formed. In addition, at each of both ends of the scanning line 20,
A scanning line driving circuit unit 70 that supplies a scanning signal for pixel selection to each scanning line 20 is configured.
【００１８】データ線駆動回路部６０には、Ｘ側シフト
レジスタ回路、Ｘ側シフトレジスタ回路から出力された
信号に基づいて動作するアナログスイッチとしてのＴＦ
Ｔを備えるサンプルホールド回路Ｓ／Ｈ、６相に展開さ
れた各画像信号ＶＤ１〜ＶＤ６に対応する６本の画像信
号線ｖｉｄｅｏなどが構成されている。本例において、
データ線駆動回路６０は、前記のＸ側シフトレジスタ回
路が４相で構成されており、端子を介して外部からスタ
ート信号ＤＸ、クロック信号ＣＬＸ１〜ＣＬＸ４、およ
びその反転クロック信号ＣＬＸ１バー〜ＣＬＸ４バーが
Ｘ側シフトレジスタ回路に供給され、これらの信号によ
ってデータ線駆動回路６０が駆動される。従って、サン
プルホールド回路Ｓ／Ｈは、前記のＸ側シフトレジスタ
回路から出力された信号に基づいて各ＴＦＴが動作し、
画像信号線ｖｉｄｅｏを介して供給される画像信号ＶＤ
１〜ＶＤ６を所定のタイミングでデータ線３０に取り込
み、各画素４０に供給することが可能である。一方、走
査線駆動回路部７０には、端子を介して外部からスター
ト信号ＤＹ、クロック信号ＣＬＹ、およびその反転クロ
ック信号ＣＬＹバーが供給され、これらの信号によって
走査線駆動回路７０が駆動される。The data line driving circuit section 60 includes an X-side shift register circuit and a TF as an analog switch that operates based on a signal output from the X-side shift register circuit.
A sample / hold circuit S / H having T, six image signal lines video corresponding to the image signals VD1 to VD6 developed in six phases, and the like are configured. In this example,
In the data line driving circuit 60, the X-side shift register circuit is formed of four phases, and a start signal DX, clock signals CLX1 to CLX4, and inverted clock signals CLX1 to CLX4 are externally supplied through terminals. The data is supplied to the X-side shift register circuit, and the data line driving circuit 60 is driven by these signals. Therefore, in the sample / hold circuit S / H, each TFT operates based on the signal output from the X-side shift register circuit,
Image signal VD supplied via image signal line video
1 to VD6 can be taken into the data line 30 at a predetermined timing and supplied to each pixel 40. On the other hand, a start signal DY, a clock signal CLY, and its inverted clock signal CLY bar are supplied to the scanning line driving circuit unit 70 from the outside via terminals, and the scanning line driving circuit 70 is driven by these signals.
【００１９】本形態のアクティブマトリクス基板ＡＭに
おいて、絶縁基板１０の辺部分のうち、データ線駆動回
路６０の側の辺部分には定電源ＶＤＤＸ、ＶＳＳＸ、Ｖ
ＤＤＹ、ＶＳＳＹ、変調画像信号（画像信号ＶＤ１〜Ｖ
Ｄ６）、各種駆動信号などが入力されるアルミニウム膜
等の金属膜、金属シリサイド膜、あるいはＩＴＯ膜等の
導電膜からなる多数の端子８０、８１、８２・・・が構
成され、これらの端子８０、８１、８２・・・からは、
走査線駆動回路６０およびデータ線駆動回路７０を駆動
するためのアルミニウム膜などの低抵抗の金属膜からな
る複数の信号配線７４、７５がそれぞれ引き回されてい
る。また、信号配線７４、７５の途中位置には、後述す
る静電保護回路６５、７５が形成されている。なお、ア
クティブマトリクス基板ＡＭと対向基板（図示せず。）
とは、外部から入力される対向電極電位ＬＣＣＯＭが上
下導通材により対向基板に供給されている。In the active matrix substrate AM of the present embodiment, the constant power sources VDDX, VSSX, V
DDY, VSSY, modulated image signals (image signals VD1 to VD1
D6), a large number of terminals 80, 81, 82,... Made of a conductive film such as a metal film such as an aluminum film, a metal silicide film, or an ITO film to which various drive signals are input. , 81, 82 ...
A plurality of signal wirings 74 and 75 made of a low-resistance metal film such as an aluminum film for driving the scanning line driving circuit 60 and the data line driving circuit 70 are routed. Further, electrostatic protection circuits 65 and 75, which will be described later, are formed at intermediate positions of the signal wirings 74 and 75. Note that the active matrix substrate AM and a counter substrate (not shown).
Means that the counter electrode potential LCCOM input from the outside is supplied to the counter substrate by the vertical conductive material.
【００２０】［画素およびＴＦＴの構造］図３は、図２
に示すアクティブマトリクス基板の画素部のコーナー部
分を拡大して示す平面図である。図４は、図２に示すア
クティブマトリクス基板の画素の等価回路図である。図
５（Ａ）、（Ｂ）はそれぞれ、図３の画素ＴＦＴ部のＡ
−Ａ′線、図７の静電気対策部のＢ−Ｂ′線、図６の端
子部のＣ−Ｃ′線における断面図、およびそれらの一部
を拡大して示す断面図である。[Structure of Pixel and TFT] FIG.
FIG. 4 is an enlarged plan view showing a corner portion of a pixel portion of the active matrix substrate shown in FIG. FIG. 4 is an equivalent circuit diagram of a pixel of the active matrix substrate shown in FIG. FIGS. 5A and 5B respectively show the pixel TFT portion A of FIG.
FIG. 8 is a cross-sectional view taken along a line A-A ′, a line BB ′ of the static electricity countermeasure unit in FIG. 7, a line CC ′ of the terminal unit in FIG.
【００２１】図３および図４からわかるように、画素４
０には、走査線２０およびデータ線３０に接続する画素
スイッチング用のＴＦＴ５０が形成されている。また、
各画素４０に向けては容量線７１も形成されている。As can be seen from FIG. 3 and FIG.
At 0, a pixel switching TFT 50 connected to the scanning line 20 and the data line 30 is formed. Also,
A capacitance line 71 is also formed toward each pixel 40.
【００２２】ＴＦＴ５０は、図５（Ａ）、（Ｂ）に示す
ように、走査線２０と同時形成されたゲート電極３ａ
と、データ線３０の一部としてのソース電極６ａが第１
の層間絶縁膜４の第１のコンタクトホール４ａを介して
電気的に接続するソース領域１ｂ、１ｄと、データ線３
０と同時形成されたアルミニウム膜などから構成された
ドレイン電極６ｄが第１の層間絶縁膜４の第２のコンタ
クトホール４ｄを介して電気的に接続するドレイン領域
１ｃ、１ｅとを有している。また、第１の層間絶縁膜４
の上層側には第２の層間絶縁膜７が形成されており、こ
の第２の層間絶縁膜７に形成された第３のコンタクトホ
ール８ａを介しては、画素電極９ａがドレイン電極６ｄ
に対して電気的に接続している。As shown in FIGS. 5A and 5B, the TFT 50 has a gate electrode 3a formed simultaneously with the scanning line 20.
And the source electrode 6a as a part of the data line 30
Source regions 1b and 1d electrically connected to each other via first contact holes 4a of interlayer insulating film 4 and data lines 3
And a drain electrode 6d formed of an aluminum film or the like formed at the same time as the drain region 1c, 1e electrically connected via the second contact hole 4d of the first interlayer insulating film 4. . Also, the first interlayer insulating film 4
A second interlayer insulating film 7 is formed on the upper layer side, and a pixel electrode 9a is connected to a drain electrode 6d through a third contact hole 8a formed in the second interlayer insulating film 7.
Is electrically connected to
【００２３】［第２の層間絶縁膜の構造］本形態におい
て、第２の層間絶縁膜７は、ペルヒドロポリシラザンま
たはこれを含む組成物の塗布膜を焼成した絶縁膜７１
と、ＣＶＤ法などにより形成された厚さが約５００オン
グストローム〜約１５０００オングストロームのシリコ
ン酸化膜からなる絶縁膜７２との２層構造になってい
る。[Structure of Second Interlayer Insulating Film] In this embodiment, the second interlayer insulating film 7 is an insulating film 71 obtained by firing a coating film of perhydropolysilazane or a composition containing the same.
And an insulating film 72 made of a silicon oxide film having a thickness of about 500 Å to about 15,000 Å formed by a CVD method or the like.
【００２４】ここで、ペルヒドロポリシラザンとは無機
ポリシラザンの一種であり、大気中で焼成することによ
ってシリコン酸化膜に転化する塗布型コーティング材料
である。たとえば、東燃（株）製のポリシラザンは、−
（ＳｉＨ2 ＮＨ）−を単位とする無機ポリマーであり、
キシレンなどの有機溶剤に可溶である。従って、この無
機ポリマーの有機溶媒溶液（たとえば、２０％キシレン
溶液）を塗布液としてスピンコート法（たとえば、２０
００ｌｒｐｍ、２０秒間）で塗布した後、４５０℃の温
度で大気中で焼成すると、水分や酸素と反応し、ＣＶＤ
法で成膜したシリコン酸化膜と同等以上の緻密なアモル
ファスのシリコン酸化膜を得ることができる。従って、
この方法で成膜した絶縁膜７１（シリコン酸化膜）は、
層間絶縁膜として用いることができるとともに、ドレイ
ン電極６ｄに起因する凹凸などを平坦化してくれる。そ
れ故、液晶の配向状態が凹凸に起因して乱れることを防
止できる。Here, perhydropolysilazane is a kind of inorganic polysilazane, and is a coating material which is converted into a silicon oxide film by firing in the air. For example, polysilazane manufactured by Tonen Corp. is-
An inorganic polymer having (SiH 2 NH) — as a unit,
It is soluble in organic solvents such as xylene. Therefore, a solution of the inorganic polymer in an organic solvent (for example, a 20% xylene solution) is used as a coating solution by a spin coating method (for example, a 20% xylene solution).
(100 lrpm, 20 seconds), and then fired in air at 450 ° C., reacts with moisture and oxygen, and
It is possible to obtain a dense amorphous silicon oxide film equal to or more than a silicon oxide film formed by the method. Therefore,
The insulating film 71 (silicon oxide film) formed by this method is
It can be used as an interlayer insulating film, and also flattens irregularities caused by the drain electrode 6d. Therefore, it is possible to prevent the alignment state of the liquid crystal from being disturbed due to the unevenness.
【００２５】また、第２の層間絶縁膜７では、ペルヒド
ロポリシラザンまたはこれを含む組成物の塗布膜を焼成
した絶縁膜７１の表面に、ＣＶＤ法などにより形成した
絶縁膜７２が積層されており、これらの絶縁膜７１、７
２の間ではエッチングレートが異なる。すなわち、絶縁
膜７２は絶縁膜７１よりもエッチングレートが小さい。
従って、第２の層間絶縁膜７に形成されている第２のコ
ンタクトホール８ａは、エッチングレートの大きな絶縁
膜７１に形成されたストレート孔に近いコンタクトホー
ル７１ａと、エッチングレートの小さな絶縁膜７２に形
成されたテーパ孔のコンタクトホール７１ａとから構成
されている。従って、画素電極９ａは、第２のコンタク
トホール８ａで段差切れなどを起こすことなく、ドレイ
ン電極６ｄに確実に電気的に接続している。In the second interlayer insulating film 7, an insulating film 72 formed by a CVD method or the like is laminated on the surface of an insulating film 71 obtained by firing a coating film of perhydropolysilazane or a composition containing the same. , These insulating films 71, 7
The etching rate differs between the two. That is, the etching rate of the insulating film 72 is lower than that of the insulating film 71.
Therefore, the second contact hole 8a formed in the second interlayer insulating film 7 is formed in the contact hole 71a close to the straight hole formed in the insulating film 71 having a high etching rate and the insulating film 72 having a small etching rate. And a contact hole 71a of a tapered hole formed. Therefore, the pixel electrode 9a is securely electrically connected to the drain electrode 6d without causing a break in the second contact hole 8a.
【００２６】［端子の構造］図６および図５（Ａ）、
（Ｂ）に示すように、端子８０、８１、８２・・・は、
第１のパッド下配線３ｃ、その表面を覆う第１の層間絶
縁膜４、この第１の層間絶縁膜４のコンタクトホール４
ｃを介して第１のパッド下配線３ｃに電気的に接続する
第２のパッド下配線６ｃをこの順に積み上げた構造を有
し、この第２のパッド下配線６ｃには、第２の層間絶縁
膜７のコンタクトホール８ｃを介してパッド９ｃが接続
している。ここで、第１のパッド下配線３ｃは、ゲート
絶縁膜２と第１の層間絶縁膜４との層間に走査線２０や
ゲート電極３ａと同時に形成されたタンタル膜である。
第２のパッド下配線６ｃは、第１の層間絶縁膜４と第２
の層間絶縁膜７との層間にデータ線３０と同時に形成さ
れたアルミニウム膜である。パッド９ｃは、第２の層間
絶縁膜７の表面に画素電極９ａと同時に形成されたＩＴ
Ｏ膜である。従って、パッド９ｃを硬いＩＴＯ膜から構
成するといっても、中間にアルミニウム膜からなる第２
のパッド下配線６ｃを有しているので、第１の層間絶縁
膜４および第２の層間絶縁膜７を貫通するような深いコ
ンタクトホールを介してパッド９ｃと第１のパッド下配
線３ｃとを接続する必要がない。それ故、パッド９ｃと
第１のパッド下配線３ｃとの電気的な接続部分の信頼性
が高い。[Terminal Structure] FIGS. 6 and 5A,
As shown in (B), the terminals 80, 81, 82,.
First under-pad wiring 3c, first interlayer insulating film 4 covering the surface thereof, contact hole 4 of first interlayer insulating film 4
c, the second under-pad wiring 6c electrically connected to the first under-pad wiring 3c is stacked in this order, and the second under-pad wiring 6c has a second interlayer insulation. The pad 9c is connected via the contact hole 8c of the film 7. Here, the first under-pad wiring 3c is a tantalum film formed simultaneously with the scanning line 20 and the gate electrode 3a between the gate insulating film 2 and the first interlayer insulating film 4.
The second under-pad wiring 6c is formed between the first interlayer insulating film 4 and the second
Aluminum film formed simultaneously with the data line 30 between the interlayer insulating film 7 and the interlayer insulating film 7. The pad 9c is formed on the surface of the second interlayer insulating film 7 by the IT formed simultaneously with the pixel electrode 9a.
O film. Therefore, even though the pad 9c is made of a hard ITO film, the pad 9c is made of a second aluminum film in the middle.
, The pad 9c and the first under-pad wiring 3c are connected to each other through a deep contact hole penetrating through the first interlayer insulating film 4 and the second interlayer insulating film 7. No need to connect. Therefore, the reliability of the electrical connection between the pad 9c and the first under-pad wiring 3c is high.
【００２７】また、第２のパッド下配線６ｃは、アルミ
ニウム膜などといった比較的柔らかい金属で構成されて
も、それより下層には金属膜（タンタル膜）からなる第
１のパッド下配線３ｃが形成されている。従って、パッ
ド９ｃに対してフレキシブル配線基板の端子などを実装
した際に、パッド９ｃにかかった力の一部を第２のパッ
ド下配線６ｃから第１のパッド下配線３ｃに逃がすこと
ができるので、第２のパッド下配線６ｃを損傷するのを
防止できる。Although the second under-pad wiring 6c is made of a relatively soft metal such as an aluminum film, the first under-pad wiring 3c made of a metal film (tantalum film) is formed thereunder. Have been. Therefore, when a terminal of the flexible wiring board is mounted on the pad 9c, a part of the force applied to the pad 9c can be released from the second under-pad wiring 6c to the first under-pad wiring 3c. In addition, it is possible to prevent the second under-pad wiring 6c from being damaged.
【００２８】ここでも、第２の層間絶縁膜７はペルヒド
ロポリシラザンまたはこれを含む組成物の塗布膜を焼成
した絶縁膜７１と、ＣＶＤ法などにより形成された絶縁
膜７２との２層構造になっているので、コンタクトホー
ル８ｃは、エッチングレートの大きな絶縁膜７１に形成
されたストレート孔に近いコンタクトホール７１ｃと、
エッチングレートの小さな絶縁膜７２に形成されたテー
パ孔のコンタクトホール７２ｃとから構成されている。
従って、パッド９ｃは段差切れを起こすことなく、第２
のパッド下配線６ｃに確実に電気的に接続している。Also here, the second interlayer insulating film 7 has a two-layer structure of an insulating film 71 formed by firing a coating film of perhydropolysilazane or a composition containing the same, and an insulating film 72 formed by a CVD method or the like. Therefore, the contact hole 8c has a contact hole 71c close to a straight hole formed in the insulating film 71 having a large etching rate.
And a tapered contact hole 72c formed in the insulating film 72 having a small etching rate.
Therefore, the pad 9c does not break the step and the second
Is reliably electrically connected to the under-pad wiring 6c.
【００２９】また、タンタル膜からなる第１のパッド下
配線３ｃ、第１の層間絶縁膜４、アルミニウム膜からな
る第２のパッド下配線６ｃをこの順に積み上げ、この第
２のパッド下配線６ｃに第２の層間絶縁膜７のコンタク
トホール８ｃにパッド９ｃが接続する端子構造であって
も、第２の層間絶縁膜７では、ポリシラザンを用いた絶
縁膜７１で平坦化されているので、パッド９ｃを平坦に
形成できる。それ故、パッド９ｃ（端子）に対してフレ
キシブル配線基板などを高い信頼性で接続することがで
きる。Further, the first under-pad wiring 3c made of a tantalum film, the first interlayer insulating film 4, and the second under-pad wiring 6c made of an aluminum film are stacked in this order, and the second under-pad wiring 6c is Even in the terminal structure in which the pad 9c is connected to the contact hole 8c of the second interlayer insulating film 7, the pad 9c is flattened by the insulating film 71 using polysilazane in the second interlayer insulating film 7. Can be formed flat. Therefore, a flexible wiring board or the like can be connected to the pad 9c (terminal) with high reliability.
【００３０】［静電気対策］このような構成を有するア
クティブマトリクス基板ＡＭにおいて、前記のＴＦＴ５
０、各種の配線、走査線駆動回路部７０、およびデータ
線駆動回路６０は、半導体プロセスを利用して形成され
る。ここで、アクティブマトリクス基板ＡＭには絶縁基
板１０が用いられていることから、静電気などに起因す
る不具合が発生しやすいので、本形態では以下の静電気
対策を施してある。[Countermeasures against static electricity] In the active matrix substrate AM having such a configuration, the TFT 5
0, various wirings, the scanning line driving circuit unit 70, and the data line driving circuit 60 are formed using a semiconductor process. Here, since the insulating substrate 10 is used for the active matrix substrate AM, a problem caused by static electricity or the like is likely to occur. Therefore, the following countermeasures against static electricity are taken in this embodiment.
【００３１】まず、本形態では、図２に示すように、走
査線２０およびＴＦＴ５０のゲート電極を形成する工程
を兼用して、すべての信号配線７４、７５に電気的に接
続する第１の短絡用配線９１を形成してある。また、走
査線２０およびＴＦＴ５０のゲート電極を形成する工程
を兼用して、すべての走査線２０に電気的に接続する第
２の短絡用配線９２を形成してある。さらに、走査線２
０およびＴＦＴ５０のゲート電極を形成する工程を兼用
して、すべてのデータ線３０に電気的に接続する第３の
短絡用配線９３を形成してある。First, in the present embodiment, as shown in FIG. 2, a first short circuit electrically connected to all the signal wirings 74 and 75 is also used as a step of forming the scanning line 20 and the gate electrode of the TFT 50. Wiring 91 is formed. Also, the second short-circuit wiring 92 electrically connected to all the scanning lines 20 is formed, also serving as the step of forming the scanning lines 20 and the gate electrode of the TFT 50. Further, scanning line 2
The third short-circuit wiring 93 electrically connected to all the data lines 30 is formed by also using the step of forming the gate electrodes of the TFTs 50 and 0.
【００３２】ここで、第１、第２、および第３の短絡用
配線９１、９２、９３は、あくまで走査線２０とＴＦＴ
５０のゲート電極と一括してゲート絶縁膜２と第１の層
間絶縁膜４との層間に形成されたタンタル膜である。こ
れに対して、信号配線７４、７５およびデータ線３０
は、第１の層間絶縁膜４と第２の層間絶縁膜７との層間
に形成されたアルミニウム膜である。従って、第１およ
び第３の短絡用配線９１、９３は、アルミニウム膜から
なる信号配線７４、７５およびデータ線３０とは異なる
層間に位置している。Here, the first, second, and third wirings 91, 92, and 93 for short-circuiting are formed only by the scanning line 20 and the TFT.
The tantalum film is formed together with the gate electrode 50 and between the gate insulating film 2 and the first interlayer insulating film 4. On the other hand, the signal lines 74 and 75 and the data line 30
Is an aluminum film formed between the first interlayer insulating film 4 and the second interlayer insulating film 7. Therefore, the first and third short-circuit wirings 91 and 93 are located between different layers from the signal wirings 74 and 75 and the data lines 30 made of an aluminum film.
【００３３】このため、図７および図５（Ａ）に示すよ
うに、第１および第３の短絡用配線９１、９３と、配線
６ｅ（信号配線７４、７５およびデータ線３０）とは、
第１の層間絶縁膜４に形成されたコンタクトホール４ｅ
を介して電気的に接続している。Therefore, as shown in FIGS. 7 and 5A, the first and third short-circuit wirings 91 and 93 and the wiring 6e (the signal wirings 74 and 75 and the data line 30)
Contact hole 4e formed in first interlayer insulating film 4
Are electrically connected via
【００３４】このようにして、第１、第２、および第３
の短絡用配線９１、９２、９３をそれぞれ信号配線７
４、７５、走査線２０、およびデータ線３０に接続して
おくと、これらの配線構造を形成した以降行われる工程
において静電気などが発生しても、この電荷は第１、第
２、および第３の短絡用配線９１、９２、９３を介して
基板外周側に拡散し、突発的な過剰な電流が走査線２
０、画素部１１、走査線駆動回路部７０、サンプルホー
ルド回路Ｓ／Ｈ、およびデータ線駆動回路６０に流れな
いので、こられ全ての部分を静電気から保護することが
できる。Thus, the first, second, and third
Are connected to the signal wiring 7 respectively.
4, 75, the scanning line 20, and the data line 30, even if static electricity or the like is generated in a process performed after the formation of these wiring structures, this charge is charged to the first, second, and third lines. 3 spread out to the outer peripheral side of the substrate via the short-circuiting wires 91, 92, 93, and a sudden excessive current
0, the pixel section 11, the scanning line driving circuit section 70, the sample-and-hold circuit S / H, and the data line driving circuit 60, so that all of these parts can be protected from static electricity.
【００３５】但し、第１、第２、および第３の短絡用配
線９１、９２、９３は、アクティブマトリクス基板ＡＭ
の製造工程が終了した後には不要なので、詳しくは後述
するが、図２に「×」印を付した位置で、図５（Ａ）、
（Ｂ）に示すように、第１の層間絶縁膜４および第２の
層間絶縁膜７に切断用孔８ｂを形成し、この切断用孔８
ｂを介して短絡用配線３ｂ（第１、第２、および第３の
短絡用配線９１、９２、９３）にエッチングを行うこと
によって切断してある。このため、図２において、製造
工程の途中まで、第１、第２、および第３の短絡用配線
９１、９２、９３はそれぞれ信号配線７４、７５、走査
線２０、およびデータ線３０に接続しているが、切断用
孔を介してのエッチング後は、信号配線７４、７５、走
査線２０、およびデータ線３０の各々が電気的に分離さ
れることになる。これにより、アクティブマトリクス基
板ＡＭでは、第１、第２、および第３の短絡用配線９
１、９２、９３を切断した後であれば、電気特性な検
査、および液晶表示装置を製造した後の動作に支障はな
い。However, the first, second, and third short-circuit wirings 91, 92, and 93 are connected to the active matrix substrate AM.
2 is not required after the completion of the manufacturing process of FIG. 5, and will be described in detail later.
As shown in (B), a cutting hole 8b is formed in the first interlayer insulating film 4 and the second interlayer insulating film 7, and the cutting hole 8b is formed.
The short-circuit wiring 3b (first, second, and third short-circuit wirings 91, 92, and 93) is cut by etching through the wiring b. For this reason, in FIG. 2, the first, second, and third short-circuit wirings 91, 92, and 93 are connected to the signal wirings 74 and 75, the scanning line 20, and the data line 30, respectively, during the manufacturing process. However, after the etching through the cutting hole, each of the signal wirings 74 and 75, the scanning line 20, and the data line 30 is electrically separated. Thus, in the active matrix substrate AM, the first, second, and third short-circuit wirings 9 are formed.
As long as it is after cutting 1, 92 and 93, there is no problem in the inspection of the electrical characteristics and the operation after manufacturing the liquid crystal display device.
【００３６】ここで、短絡用配線３ｂ（第１、第２、お
よび第３の短絡用配線９１、９２、９３）は、第１の層
間絶縁膜４および第２の層間絶縁膜７から露出させて切
断するため、第１の層間絶縁膜４には、短絡用配線３ｂ
に相当する部分に切断用孔４ｂ（第１の接続用孔）が形
成され、第２の層間絶縁膜７には、短絡用配線３ｂに相
当する部分には切断用孔８ｂ（第２の切断用孔）が形成
されている。切断用孔８ｂは、切断用孔４ｂに重なる位
置に切断用孔４ｂより大きな内径をもって形成されてい
る。ここでも、第２の層間絶縁膜７はペルヒドロポリシ
ラザンまたはこれを含む組成物の塗布膜を焼成した絶縁
膜７１と、ＣＶＤ法などにより形成された絶縁膜７２と
の２層構造になっているので、切断用孔８ｂは、エッチ
ングレートの大きな絶縁膜７１に形成されたストレート
孔に近い切断用孔７１ｂと、エッチングレートの小さな
絶縁膜７２に形成されたテーパ孔の切断用孔７２ｂとか
ら構成されている。Here, the short-circuit wiring 3b (first, second, and third short-circuit wirings 91, 92, 93) is exposed from the first interlayer insulating film 4 and the second interlayer insulating film 7. The first interlayer insulating film 4 has a wiring 3b for short-circuiting.
A cutting hole 4b (first connection hole) is formed in a portion corresponding to the above, and a cutting hole 8b (second cutting hole) is formed in the second interlayer insulating film 7 in a portion corresponding to the short-circuit wiring 3b. Holes) are formed. The cutting hole 8b is formed with a larger inner diameter than the cutting hole 4b at a position overlapping the cutting hole 4b. Also here, the second interlayer insulating film 7 has a two-layer structure of an insulating film 71 formed by firing a coating film of perhydropolysilazane or a composition containing the same, and an insulating film 72 formed by a CVD method or the like. Therefore, the cutting hole 8b is composed of a cutting hole 71b close to a straight hole formed in the insulating film 71 having a high etching rate, and a tapering hole 72b of a tapered hole formed in the insulating film 72 having a small etching rate. Have been.
【００３７】［静電保護回路］図２に示した静電保護回
路６５、７５としては、各種回路を利用できるが、図８
に示すものでは、保護抵抗６６と、プッシュプル配列さ
れたＰチャネル型ＴＦＴ６７とＮチャネル型ＴＦＴ６８
とを利用しており、それぞれの正電源ＶＤＤおよび負電
源ＶＳＳとの間にダイオードを構成する。また、本形態
では、第１の短絡用配線９１を信号配線７４（または７
５）に接続するのは、必ず、端子８０（または８１、８
２）と保護抵抗６６との間であり、これにより、端子８
０（または８１、８２）、あるいは第１の短絡用配線９
１から入った静電気は、保護抵抗６６および静電気保護
回路６５（または７５）を通過しないとデータ線駆動回
路６０および走査線駆動回路７０に達しない。このよう
な構成とすることで、静電気は静電気保護回路６５（ま
たは７５）に確実に吸収され、データ線駆動回路６０お
よび走査線駆動回路７０を確実に保護することができ
る。[Electrostatic Protection Circuit] As the electrostatic protection circuits 65 and 75 shown in FIG. 2, various circuits can be used.
1 shows a protection resistor 66, a P-channel TFT 67 and an N-channel TFT 68 arranged in a push-pull arrangement.
And a diode is formed between each of the positive power supply VDD and the negative power supply VSS. Further, in this embodiment, the first short-circuit wiring 91 is connected to the signal wiring 74 (or 7
5) must be connected to the terminal 80 (or 81, 8).
2) and the protection resistor 66, and thereby the terminal 8
0 (or 81, 82) or the first short-circuit wire 9
The static electricity entering from 1 does not reach the data line driving circuit 60 and the scanning line driving circuit 70 without passing through the protection resistor 66 and the static electricity protection circuit 65 (or 75). With such a configuration, static electricity is reliably absorbed by the static electricity protection circuit 65 (or 75), and the data line driving circuit 60 and the scanning line driving circuit 70 can be reliably protected.
【００３８】［アクティブマトリクス基板ＡＭの製造方
法］このような静電保護対策を行いながら、アクティブ
マトリクス基板ＡＭを製造する方法を、図９ないし図１
２を参照して説明する。これらの図は、本形態のアクテ
ィブマトリクス基板ＡＭの製造方法を示す工程断面図で
あり、いずれの図においても、その左側部分には図３の
Ａ−Ａ′線における断面（画素ＴＦＴ部の断面）、中央
部分には図７のＢ−Ｂ′線における断面（短絡用配線の
切断が行われる静電気対策配線部（図１に「×」印を付
した部分）の断面）、右側部分には図６のＣ−Ｃ′線に
おける断面（端子８０、８１、８２・・・が形成されて
いる端子部の断面）を示してある。[Manufacturing Method of Active Matrix Substrate AM] A method of manufacturing the active matrix substrate AM while taking such an electrostatic protection measure will be described with reference to FIGS.
This will be described with reference to FIG. These drawings are process cross-sectional views illustrating a method of manufacturing the active matrix substrate AM of the present embodiment. In each of the drawings, a cross section taken along line AA ′ of FIG. ), A cross section taken along the line BB 'in FIG. 7 (a cross section of an antistatic wiring portion where the short-circuit wiring is cut (a portion marked with "x" in FIG. 1)) in the center portion, and a right portion in FIG. 7 shows a cross section (cross section of the terminal portion where the terminals 80, 81, 82... Are formed) along the line CC 'in FIG.
【００３９】まず、図９（Ａ）に示すように、ガラス基
板、たとえば無アリカリガラスや石英などからなる透明
な絶縁基板１０の表面に直接、あるいは絶縁基板１０の
表面に形成した下地保護膜（図示せず。）の表面全体
に、減圧ＣＶＤ法などにより厚さが約２００オングスト
ローム〜約２０００オングストローム、好ましくは約１
０００オングストロームのポリシリコン膜からなる半導
体膜１を形成した後、図９（Ｂ）に示すように、それを
フォトリソグラフィ技術を用いて、パターニングし、画
素ＴＦＴ部の側に島状の半導体膜１ａ（能動層）を形成
する。これに対して、静電気対策配線部および端子部の
側では半導体膜１を完全に除去する。前記の半導体膜の
形成は、アモルファスシリコン膜を堆積した後、５００
℃〜７００℃の温度で１時間〜７２時間、好ましくは４
時間〜６時間の熱アニールを施してポリシリコン膜を形
成したり、ポリシリコン膜を堆積した後、シリコンを打
ち込み、非晶質化した後、熱アニールにより再結晶化し
てポリシリコン膜を形成する方法を用いてもよい。First, as shown in FIG. 9A, an underlayer protective film (formed directly on the surface of a transparent insulating substrate 10 made of a glass substrate, for example, alkali-free glass or quartz, or on the surface of the insulating substrate 10). (Not shown)), a thickness of about 200 Å to about 2000 Å, preferably about 1 Å, by a low pressure CVD method or the like.
After forming a semiconductor film 1 made of a polysilicon film of 2,000 Å, it is patterned by using a photolithography technique as shown in FIG. 9B, and an island-shaped semiconductor film 1a is formed on the pixel TFT portion side. (Active layer) is formed. On the other hand, the semiconductor film 1 is completely removed on the side of the antistatic wiring portion and the terminal portion. The semiconductor film is formed by depositing an amorphous silicon film,
C. to 700.degree. C. for 1 hour to 72 hours, preferably 4 hours.
Forming a polysilicon film by performing thermal annealing for 6 to 6 hours, depositing a polysilicon film, implanting silicon, amorphizing, and recrystallizing by thermal annealing to form a polysilicon film A method may be used.
【００４０】次に、図９（Ｃ）に示すように、ＣＶＤ法
などにより半導体膜１ａの表面に厚さが約５００オング
ストローム〜約１５００オングストロームのシリコン酸
化膜からなるゲート酸化膜２を形成する。あるいは、熱
酸化膜を約５０オングストローム〜約１０００オングス
トローム、好ましくは３００オングストローム形成した
後、全面にＣＶＤ法などによりシリコン酸化膜を約１０
０オングストローム〜約１０００オングストローム、好
ましくは５００オングストローム堆積し、それらにより
ゲート絶縁膜２を形成してもよい。また、ゲート絶縁膜
２としてシリコン窒化膜を用いてもよい。Next, as shown in FIG. 9C, a gate oxide film 2 made of a silicon oxide film having a thickness of about 500 angstroms to about 1500 angstroms is formed on the surface of the semiconductor film 1a by a CVD method or the like. Alternatively, after forming a thermal oxide film from about 50 Å to about 1000 Å, preferably 300 Å, a silicon oxide film is formed on the entire surface by CVD or the like for about 10 Å.
The gate insulating film 2 may be formed by depositing 0 Å to about 1000 Å, preferably 500 Å. Further, a silicon nitride film may be used as the gate insulating film 2.
【００４１】次に、図９（Ｄ）に示すように、ゲート電
極などを形成するためのタンタル膜３を絶縁基板１０全
面に形成した後、タンタル膜３をフォトリソグラフィ技
術を用いて、図９（Ｅ）に示すように、パターニング
し、画素ＴＦＴ部の側にゲート電極３ａを形成する。こ
れに対して、静電気対策配線部および端子部の側には、
タンタル膜を短絡用配線３ｂ（第１、第２、および第３
の短絡用配線９１、９２、９３に相当する。）、および
端子８０、８１、８２・・・の第１のパッド下配線３ｃ
として残す。Next, as shown in FIG. 9D, after a tantalum film 3 for forming a gate electrode and the like is formed on the entire surface of the insulating substrate 10, the tantalum film 3 is formed by photolithography. As shown in (E), patterning is performed to form a gate electrode 3a on the pixel TFT portion side. On the other hand, on the side of the antistatic wiring section and the terminal section,
The tantalum film is connected to the short-circuit wiring 3b (first, second, and third wirings).
Correspond to the short-circuit wirings 91, 92 and 93. ) And the first under-pad wiring 3c of the terminals 80, 81, 82...
Leave as.
【００４２】次に、図９（Ｆ）に示すように、画素ＴＦ
Ｔ部および駆動回路のＮチャネルＴＦＴ部の側には、ゲ
ート電極３ａをマスクとして、約０．１×１０13／ｃｍ
2 〜約１０×１０13／ｃｍ2 のドーズ量で低濃度の不純
物イオン（リンイオン）の打ち込みを行い、画素ＴＦＴ
部の側には、ゲート電極３ａに対して自己整合的に低濃
度のソース領域１ｂ、および低濃度のドレイン領域１ｃ
を形成する。ここで、ゲート電極３ａの真下に位置して
いるため、不純物イオンが導入されなかった部分は半導
体膜１ａのままのチャネル領域となる。Next, as shown in FIG.
On the side of the T portion and the N-channel TFT portion of the drive circuit, about 0.1 × 10 13 / cm
By implanting low concentration impurity ions (phosphorous ions) at a dose of 2 to about 10 × 10 13 / cm 2 , the pixel TFT
On the side of the portion, a low-concentration source region 1b and a low-concentration drain region 1c are self-aligned with the gate electrode 3a.
To form Here, since it is located immediately below the gate electrode 3a, a portion where the impurity ions are not introduced becomes a channel region as it is in the semiconductor film 1a.
【００４３】次に、図１０（Ａ）に示すように、画素Ｔ
ＦＴ部では、ゲート電極３ａよりの幅の広いレジストマ
スクＲＭ１を形成して高濃度の不純物イオン（リンイオ
ン）を約０．１×１０15／ｃｍ2 〜約１０×１０15／ｃ
ｍ2 のドーズ量で打ち込み、高濃度のソース領域１ｄお
よびドレイン領域１ｅを形成する。Next, as shown in FIG.
In the FT portion, a resist mask RM1 wider than the gate electrode 3a is formed, and a high concentration of impurity ions (phosphorous ions) is added from about 0.1 × 10 15 / cm 2 to about 10 × 10 15 / c.
The implantation is performed at a dose of m 2 to form a high-concentration source region 1d and a high-concentration drain region 1e.
【００４４】これらの不純物導入工程に代えて、低濃度
の不純物の打ち込みを行わずにゲート電極３ａより幅の
広いレジストマスクＲＭ１を形成した状態で高濃度の不
純物（リンイオン）を打ち込み、オフセット構造のソー
ス領域およびドレイン領域を形成してもよい。また、ゲ
ート電極３ａの上に高濃度の不純物（リンイオン）を打
ち込んで、セルフアライン構造のソース領域およびドレ
イン領域を形成してもとよいことは勿論である。Instead of these impurity introduction steps, a high-concentration impurity (phosphorus ion) is implanted in a state where a resist mask RM1 wider than the gate electrode 3a is formed without implanting a low-concentration impurity. A source region and a drain region may be formed. It is needless to say that a high-concentration impurity (phosphorus ion) may be implanted on the gate electrode 3a to form the self-aligned source and drain regions.
【００４５】また、図示を省略するが、周辺駆動回路の
ＰチャネルＴＦＴ部を形成するために、前記画素部およ
びＮチャネルＴＦＴ部をレジストで被覆保護して、ゲー
ト電極をマスクとして、約０．１×１０15／ｃｍ2 〜約
１０×１０15／ｃｍ2 のドーズ量でボロンイオンを打ち
込むことにより、自己整合的にＰチャネルのソース・ド
レイン領域を形成する。なお、ＮチャネルＴＦＴ部の形
成時と同様に、ゲート電極をマスクとして、約０．１×
１０13／ｃｍ2 〜約１０×１０13／ｃｍ2 のドーズ量で
低濃度の不純物（ボロンイオン）を導入して、ポリシリ
コン膜に低濃度領域を形成した後、ゲート電極よりの幅
の広いマスクを形成して高濃度の不純物（ボロンイオ
ン）を約０．１×１０15／ｃｍ2 〜約１０×１０15／ｃ
ｍ2 のドーズ量で打ち込み、ＬＤＤ構造（ライトリー・
ドープト・ドレイン構造）のソース領域およびドレイン
領域を形成してもよい。また、低濃度の不純物の打ち込
みを行わずに、ゲート電極より幅の広いマスクを形成し
た状態で高濃度の不純物（リンイオン）を打ち込み、オ
フセット構造のソース領域およびドレイン領域を形成し
てもよい。これらのイオン打ち込み工程によって、ＣＭ
ＯＳ化が可能になり、周辺駆動回路の同一基板内への内
蔵化が可能となる。Although not shown, in order to form a P-channel TFT portion of the peripheral drive circuit, the pixel portion and the N-channel TFT portion are covered and protected with a resist, and about 0. By implanting boron ions at a dose of 1 × 10 15 / cm 2 to about 10 × 10 15 / cm 2 , P-channel source / drain regions are formed in a self-aligned manner. Note that, as in the case of forming the N-channel TFT portion, about 0.1 ×
After introducing a low-concentration impurity (boron ion) at a dose of 10 13 / cm 2 to about 10 × 10 13 / cm 2 to form a low-concentration region in the polysilicon film, the width is wider than the gate electrode. A mask is formed and a high concentration impurity (boron ion) is added from about 0.1 × 10 15 / cm 2 to about 10 × 10 15 / c.
implantation with a dose of m 2, LDD structure (lightly
A source region and a drain region having a doped / drain structure may be formed. Instead of implanting low-concentration impurities, high-concentration impurities (phosphorous ions) may be implanted in a state in which a mask wider than the gate electrode is formed, to form a source region and a drain region having an offset structure. CM can be performed by these ion implantation processes.
It is possible to use an OS, and it is possible to integrate a peripheral drive circuit in the same substrate.
【００４６】次に、図１０（Ｂ）に示すように、ゲート
電極３ａ、短絡用配線３ｂおよび第１のパッド下配線３
ｃの表面側にＣＶＤ法などにより酸化シリコンやＮＳＧ
膜（ボロンやリンを含まないシリケートガラス膜）など
からなる第１の層間絶縁膜４を３０００オングストロー
ム〜１５０００オングストローム程度の膜厚で形成す
る。Next, as shown in FIG. 10B, the gate electrode 3a, the short-circuit wiring 3b and the first under-pad wiring 3 are formed.
Silicon oxide or NSG on the front side of CVD
A first interlayer insulating film 4 made of a film (a silicate glass film containing neither boron nor phosphorus) is formed to a thickness of about 3000 Å to 15,000 Å.
【００４７】次に、フォトリソグラフィ技術を用いて、
第１の層間絶縁膜４にコンタクトホールや切断用孔を形
成するためのレジストマスクＲＭ２を形成する。Next, using photolithography technology,
A resist mask RM2 for forming a contact hole and a cutting hole in the first interlayer insulating film 4 is formed.
【００４８】次に、図１０（Ｃ）に示すように、画素Ｔ
ＦＴ部の側では第１の層間絶縁膜４のうち、ソース領域
１ｄおよびドレイン領域１ｅに対応する部分、静電気対
策配線部の側では第１の層間絶縁膜４のうち、各短絡用
配線３ｂに対応する部分の一部、端子部の側では第１の
層間絶縁膜４のうち、第１のパッド下配線３ｃに対応す
る部分にコンタクトホール４ａ、４ｃ、４ｄ、４ｅおよ
び切断用孔４ｂをそれぞれ形成する。その結果、静電気
対策配線部の側では、短絡用配線３ｂの切断予定部分が
露出した状態となる。そして、レジストマスクＲＭ２を
除去する。Next, as shown in FIG.
The portion corresponding to the source region 1d and the drain region 1e in the first interlayer insulating film 4 on the FT portion side, and the respective short-circuit wires 3b in the first interlayer insulating film 4 on the anti-static wiring portion side. Contact holes 4a, 4c, 4d, 4e and cutting holes 4b are respectively formed in portions of the first interlayer insulating film 4 corresponding to the first under-pad wiring 3c on a portion of the corresponding portion, on the terminal portion side. Form. As a result, a portion of the short-circuit wiring 3b to be cut is exposed on the side of the antistatic wiring portion. Then, the resist mask RM2 is removed.
【００４９】次に、図１０（Ｄ）に示すように、第１の
層間絶縁膜４の表面側に、ソース電極などを構成するた
めのアルミニウム膜６をスパッタ法などで形成する。Next, as shown in FIG. 10D, an aluminum film 6 for forming a source electrode and the like is formed on the surface side of the first interlayer insulating film 4 by a sputtering method or the like.
【００５０】次に、フォトリソグラフィ技術を用いて、
アルミニウム膜６をパターニングするためのレジストマ
スクＲＭ３を形成する。Next, using photolithography technology,
A resist mask RM3 for patterning the aluminum film 6 is formed.
【００５１】次に、図１０（Ｅ）に示すように、アルミ
ニウム膜６をパターニングし、画素ＴＦＴ部では、デー
タ線３０の一部としてソース領域１ａに第１のコンタク
トホール４ａを介して電気的に接続するアルミニウム膜
からなるソース電極６ａと、ドレイン領域１ｅに第２の
コンタクトホール４ｄを介して電気的に接続するドレイ
ン電極６ｄとを形成する。また、端子部の側には、第１
の層間絶縁膜４のコンタクトホール４ｃを介してタンタ
ル膜からなる第１のパッド下配線３ｃに電気的に接続す
るアルミニウム膜からなる第２のパッド下配線６ｃを形
成する。さらに、静電気対策配線部では、アルミニウム
膜からなる各種の配線６ｅ（データ線３０や信号配線７
４、７５）をコンタクトホール４ｅを介して短絡用配線
３ｂに電気的に接続させる。このように、図１０（Ｃ）
〜（Ｅ）の工程を利用して、図７を参照して説明した第
１および第３の短絡用配線９１、９３と、信号入力線７
４、７５およびデータ線３０との配線接続を行う。ま
た、静電気対策配線部の側では、短絡用配線３ｂの切断
予定部分が露出した状態となる。そして、レジストマス
クＲＭ３を除去する。Next, as shown in FIG. 10E, the aluminum film 6 is patterned, and in the pixel TFT portion, the source region 1a is electrically connected to the source region 1a through the first contact hole 4a as a part of the data line 30. And a drain electrode 6d electrically connected to the drain region 1e via the second contact hole 4d. In addition, the first side
A second under-pad wiring 6c made of an aluminum film electrically connected to the first under-pad wiring 3c made of a tantalum film via the contact hole 4c of the interlayer insulating film 4 is formed. Furthermore, in the static electricity countermeasure wiring section, various wirings 6e (data lines 30 and signal wirings 7) made of aluminum film are used.
4, 75) are electrically connected to the short-circuit wiring 3b via the contact holes 4e. Thus, FIG.
(E), the first and third short-circuit wires 91 and 93 described with reference to FIG.
4, 75 and the data lines 30 are connected. In addition, on the side of the antistatic wiring portion, a portion to be cut of the short-circuiting wire 3b is exposed. Then, the resist mask RM3 is removed.
【００５２】次に、図１１（Ａ）に示すように、ソース
電極６ａ、配線６ｅおよび第２のパッド下配線６ｃの表
面側に、ペルヒドロポリシラザンまたはこれを含む組成
物の塗布膜を焼成した絶縁膜７１を形成する。さらに、
この絶縁膜７１の表面に、ＴＥＯＳを用いたＣＶＤ法に
よりたとえば４００℃程度の温度条件下で厚さが約５０
０オングストローム〜約１５０００オングストロームの
シリコン酸化膜からなる絶縁膜７２を形成する。これら
の絶縁膜７１、７２によって第２の層間絶縁膜７が形成
される。Next, as shown in FIG. 11A, a coating film of perhydropolysilazane or a composition containing the same was baked on the surface side of the source electrode 6a, the wiring 6e, and the second under-pad wiring 6c. An insulating film 71 is formed. further,
On the surface of the insulating film 71, for example, a thickness of about 50 ° C. under a temperature condition of about 400 ° C. by a CVD method using TEOS.
An insulating film 72 made of a silicon oxide film having a thickness of 0 Å to about 15,000 Å is formed. These insulating films 71 and 72 form the second interlayer insulating film 7.
【００５３】次に、フォトリソグラフィ技術を用いて、
第２の層間絶縁膜７にコンタクトホールおよび切断用孔
を形成するためのレジストマスクＲＭ４を形成する。Next, using photolithography technology,
A resist mask RM4 for forming a contact hole and a cutting hole in the second interlayer insulating film 7 is formed.
【００５４】次に、図１１（Ｂ）に示すように、第２の
層間絶縁膜７を構成する絶縁膜７１、７２に対して、ド
レイン電極６ｄに対応する部分にコンタクトホール７１
ａ、７２ａからなる第３のコンタクトホール８ａを形成
する。Next, as shown in FIG. 11B, the contact holes 71 are formed in the portions corresponding to the drain electrodes 6d with respect to the insulating films 71 and 72 forming the second interlayer insulating film 7.
A third contact hole 8a consisting of a and 72a is formed.
【００５５】また、端子部でも、第２の層間絶縁膜７を
構成する絶縁膜７１、７２に対して、第２のパッド下配
線６ｃに対応する部分にコンタクトホール７１ｃ、７２
ｃからなる第３のコンタクトホール８ｃを形成する。Also in the terminal portion, contact holes 71c and 72 are provided in portions corresponding to second under-pad wiring 6c with respect to insulating films 71 and 72 forming second interlayer insulating film 7.
A third contact hole 8c made of c is formed.
【００５６】このとき、静電気対策配線部において、短
絡用配線３ｂ（第１、第２、および第３の短絡用配線９
１、９２、９３に相当する。）の切断予定部分では、第
２の層間絶縁膜７を構成する絶縁膜７１、７２に対して
切断用孔７１ｂ、７２ｂからなる切断用孔８ｂを構成す
る。従って、短絡用配線３ｂの切断予定部分が露出した
状態となる。そして、レジストマスクＲＭ４を除去す
る。At this time, the short-circuit wiring 3b (the first, second, and third short-circuit wirings 9)
1, 92, and 93. In the portion to be cut in ()), a cutting hole 8b composed of cutting holes 71b and 72b is formed with respect to the insulating films 71 and 72 forming the second interlayer insulating film 7. Accordingly, the portion to be cut of the short-circuit wiring 3b is exposed. Then, the resist mask RM4 is removed.
【００５７】次に、図１１（Ｃ）に示すように、第２の
層間絶縁膜７の表面側に、ドレイン電極を構成するため
の厚さが約４００オングストローム〜約２０００オング
ストロームのＩＴＯ膜９（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘ
ｉｄｅ）をスパッタ法などで形成する。Next, as shown in FIG. 11C, on the surface side of the second interlayer insulating film 7, an ITO film 9 (thickness of about 400 Å to about 2000 Å for forming a drain electrode) is formed. Indium Tin Ox
ide) is formed by a sputtering method or the like.
【００５８】次に、フォトリソグラフィ技術を用いて、
ＩＴＯ膜９をパターニングするためのレジストマスクＲ
Ｍ５を形成する。Next, using photolithography technology,
Resist mask R for patterning ITO film 9
M5 is formed.
【００５９】そして、レジストマスクＲＭ５を用いて、
ＩＴＯ膜９をパターニングする。その結果、図５に示す
ように、画素ＴＦＴ部には、第３のコンタクトホール８
ａを介してドレイン電極６ｄに電気的に接続する画素電
極９ａが形成される。静電気対策配線部ではＩＴＯ膜９
が完全に除去される。端子部では、コンタクトホール８
ｃを介して第２のパッド下配線６ｃに電気的に接続する
ＩＴＯ膜からなるパッド９ｃが形成される。Then, using the resist mask RM5,
The ITO film 9 is patterned. As a result, as shown in FIG. 5, the third contact hole 8 is formed in the pixel TFT portion.
A pixel electrode 9a electrically connected to the drain electrode 6d through the gate electrode a is formed. The ITO film 9 is used for the antistatic wiring section.
Is completely removed. In the terminal area, contact hole 8
A pad 9c made of an ITO film is formed to be electrically connected to the second under-pad wiring 6c via the line c.
【００６０】また、本形態では、ＩＴＯ膜９をパターニ
ングした際には、静電気対策配線部の側で短絡用配線３
ｂの切断予定部分が切断され、この切断部によって各配
線が分離される。このように製造工程の最終工程で短絡
用配線３ｂを切断するので、それ以前の多くの工程で発
生する静電気に対して有効である。In this embodiment, when the ITO film 9 is patterned, the short-circuit wiring 3
The portion b to be cut is cut, and the cut portions separate the wirings. Since the short-circuit wiring 3b is cut in the final step of the manufacturing process, it is effective against static electricity generated in many previous steps.
【００６１】［本形態の主な効果］以上説明したよう
に、本形態ではデータ線駆動回路６０および走査線駆動
回路７０の各々に向けて複数の８０、８１、８２・・・
からそれぞれ引き回された信号配線７４、７５（配線６
ｅ）を第１の短絡用配線９１（短絡用配線６ｂ）で電気
的に接続した状態で各工程を行う。従って、静電気が発
生したり、絶縁基板表面に電荷が蓄積されても、かかる
電荷を第１の短絡用配線９１を介して基板外周側に拡散
させるので、過剰な電流がデータ線駆動回路６０および
走査線駆動回路７０に突発的に流れない。それ故、デー
タ線駆動回路６０および走査線駆動回路７０を保護する
ことができる。また、走査線２０の各々に電気的に接続
する第２の短絡用配線９２（短絡用配線６ｂ）を利用し
て過剰な電流が走査線２０に突発的に流れることを防止
するので、走査線２０や画素部１１を保護することがで
きる。さらに、データ線３０（配線６ｅ）の各々に電気
的に接続する第３の短絡用配線９３（短絡用配線６ｂ）
を利用して過剰な電流がデータ線３０に突発的に流れる
ことを防止するので、データ線３０、サンプルホールド
回路Ｓ／Ｈ、および画素部１１を保護することができ
る。[Main Effects of the Present Embodiment] As described above, in the present embodiment, a plurality of 80, 81, 82... Are directed to the data line driving circuit 60 and the scanning line driving circuit 70, respectively.
Wirings 74 and 75 (wiring 6
Each step is performed while e) is electrically connected to the first short-circuit wiring 91 (short-circuit wiring 6b). Therefore, even if static electricity is generated or charge is accumulated on the surface of the insulating substrate, such charge is diffused to the outer peripheral side of the substrate via the first short-circuit wiring 91, so that an excessive current causes the data line drive circuit 60 and It does not suddenly flow to the scanning line driving circuit 70. Therefore, the data line driving circuit 60 and the scanning line driving circuit 70 can be protected. In addition, the second short-circuit wiring 92 (short-circuit wiring 6b) electrically connected to each of the scanning lines 20 is used to prevent an excessive current from suddenly flowing to the scanning lines 20. 20 and the pixel portion 11 can be protected. Further, a third short-circuit wiring 93 (short-circuit wiring 6b) electrically connected to each of the data lines 30 (wiring 6e)
Is used to prevent an excessive current from suddenly flowing to the data line 30, so that the data line 30, the sample and hold circuit S / H, and the pixel unit 11 can be protected.
【００６２】しかも、短絡用配線３ｂを走査線２０など
と同時に形成し、第１の層間絶縁膜４に第１および第２
のコンクタクトホール４ａ、４ｄを形成する際に切断用
孔４ｂを同時に形成し、さらに第２の層間絶縁膜７に第
３のコンクタクトホール８ａを形成する際に切断用孔８
ｂを形成する。それ故、画素電極９ａとドレイン領域１
ｅとをドレイン電極６ｄを中継して電気的に接続する場
合でも、ＴＦＴを製造していく工程の中で第１および第
２の層間絶縁膜４、７から短絡用配線３ｂを露出させ、
切断することができる。また、第２の層間絶縁膜７とし
て、ポリシラザンを利用した絶縁膜７１を用いるので、
画素電極９ａとドレイン領域１ｅとをドレイン電極６ｄ
を介して電気的に接続した場合でも、ドレイン電極６ｄ
に起因する凹凸を平坦化することができる。それ故、液
晶の配向を適正に制御できる。In addition, the short-circuit wiring 3b is formed simultaneously with the scanning line 20 and the like, and the first and second
When the contact holes 4a and 4d are formed, the cutting holes 4b are formed simultaneously, and when the third contact holes 8a are formed in the second interlayer insulating film 7, the cutting holes 8a are formed.
b is formed. Therefore, the pixel electrode 9a and the drain region 1
e is also electrically connected to the drain electrode 6d via the drain electrode 6d, and the short-circuit wiring 3b is exposed from the first and second interlayer insulating films 4, 7 during the process of manufacturing the TFT.
Can be cut. Further, since the insulating film 71 using polysilazane is used as the second interlayer insulating film 7,
The pixel electrode 9a and the drain region 1e are connected to the drain electrode 6d.
Even if they are electrically connected via the
Can be flattened. Therefore, the orientation of the liquid crystal can be properly controlled.
【００６３】また、ポリシラザンを用いた絶縁膜７１に
よれば、凹凸を平坦化する分、凸部では極めて薄く形成
されることになる。従って、この薄い部分ではクラック
が発生しやくすく、かつ、上下の電極間に高容量の寄生
容量が形成されることになるが、本形態では、ポリシラ
ザンを用いた絶縁膜７１の表面にＣＶＤ法により形成し
た絶縁膜７２を積層するので、このような問題点を解消
することができる。また、ＣＶＤ法により形成した絶縁
膜７２は、ポリシラザンを用いた絶縁膜７１よりエッチ
ングレートが小さいので、ＣＶＤ法により形成した絶縁
膜７２を、ポリシラザンを用いた絶縁膜７１より上層に
形成してコンタクトホール８ａ、８ｃを形成すると、Ｃ
ＶＤ法により形成した絶縁膜７２の側にはテーパ孔が形
成される。従って、このコンタクトホール８ａ、８ｃを
介してパッド９ｃや画素電極９ａの電気的な接続を行え
ば、段差切れなどが発生しないので、信頼性が向上する
という利点もある。Further, according to the insulating film 71 using polysilazane, the projections are formed to be extremely thin as much as the unevenness is flattened. Accordingly, cracks are likely to occur in this thin portion, and a high parasitic capacitance is formed between the upper and lower electrodes. In this embodiment, however, the surface of the insulating film 71 using polysilazane is formed by the CVD method. Since the insulating film 72 formed by the method described above is stacked, such a problem can be solved. Since the insulating film 72 formed by the CVD method has a lower etching rate than the insulating film 71 using polysilazane, the insulating film 72 formed by the CVD method is formed above the insulating film 71 using polysilazane to form a contact. When the holes 8a and 8c are formed, C
A tapered hole is formed on the side of the insulating film 72 formed by the VD method. Therefore, if the pad 9c and the pixel electrode 9a are electrically connected through the contact holes 8a, 8c, there is no step breakage and the like, and there is also an advantage that reliability is improved.
【００６４】さらにまた、端子８０、８１、８２・・・
は、タンタル膜からなる第１のパッド下配線３ｃ、その
表面を覆う第１の層間絶縁膜４、この第１の層間絶縁膜
４のコンタクトホール４ｃを介して第１のパッド下配線
３ｃに電気的に接続するアルミニウム膜からなる第２の
パッド下配線６ｃをこの順に積み上げた構造を有してい
る。従って、第２のパッド下配線６ｃは、アルミニウム
膜などといった比較的柔らかい金属で構成されても、そ
れより下層には金属膜（タンタル膜）からなる第１のパ
ッド下配線３ｃが形成されているので、パッド９ｃに対
してフレキシブル配線基板の端子などを実装する際にパ
ッド９ｃにかかった力の一部を第２のパッド下配線６ｃ
から第１のパッド下配線３ｃに逃がすことができる。よ
って、第２のパッド下配線６ｃを損傷するのを防止でき
る。Further, terminals 80, 81, 82,.
Is electrically connected to the first under-pad wiring 3c via the first under-pad wiring 3c made of a tantalum film, the first interlayer insulating film 4 covering the surface thereof, and the contact hole 4c of the first interlayer insulating film 4. It has a structure in which a second under-pad wiring 6c made of an aluminum film that is electrically connected is stacked in this order. Therefore, even though the second under-pad wiring 6c is made of a relatively soft metal such as an aluminum film, the first under-pad wiring 3c made of a metal film (tantalum film) is formed thereunder. Therefore, when a terminal of the flexible wiring board is mounted on the pad 9c, a part of the force applied to the pad 9c is reduced by the second under-pad wiring 6c
Can escape to the first under-pad wiring 3c. Therefore, it is possible to prevent the second under-pad wiring 6c from being damaged.
【００６５】また、タンタル膜からなる第１のパッド下
配線３ｃ、第１の層間絶縁膜４、アルミニウム膜からな
る第２のパッド下配線６ｃをこの順に積み上げ、この第
２のパッド下配線６ｃに第２の層間絶縁膜７のコンタク
トホール８ｃにパッド９ｃが接続する端子構造であって
も、第２の層間絶縁膜７は、ポリシラザンを用いた絶縁
膜７１で平坦化されているので、その表面にパッド９ｃ
を平坦に形成できる。それ故、パッド９ｃ（端子）に対
してフレキシブル配線基板などを高い信頼性で接続する
ことができる。A first under-pad wiring 3c made of a tantalum film, a first interlayer insulating film 4, and a second under-pad wiring 6c made of an aluminum film are stacked in this order, and the second under-pad wiring 6c is Even in the terminal structure in which the pad 9c is connected to the contact hole 8c of the second interlayer insulating film 7, the surface of the second interlayer insulating film 7 is flattened by the insulating film 71 using polysilazane. Pad 9c
Can be formed flat. Therefore, a flexible wiring board or the like can be connected to the pad 9c (terminal) with high reliability.
【００６６】［その他の実施形態］なお、実施の形態１
では、第１、第２、および第３の短絡用配線９１、９
２、９３をそれぞれ信号配線７４、７５、走査線２０、
およびデータ線３０に接続したが、データ線駆動回路６
０および走査線駆動回路７０を駆動するための複数の信
号を供給するために複数の端子６ｃ（８０、８１、８２
・・・）からそれぞれ引き回された複数の信号配線のう
ち、静電保護回路６５、７５よりも端子６ｃ（８０、８
１、８２・・・）側に位置する信号配線７４、７５のみ
に対して第１の短絡用配線９１を形成してもよい。ま
た、第３の短絡用配線９３を省略して、データ線駆動回
路６０および走査線駆動回路７０の各々に向けて複数の
端子（８０、８１、８２・・・）からそれぞれ引き回さ
れた信号配線７４、７５、および走査線２０に対しての
み、第１の短絡用配線９１および第２の短絡用配線９２
を形成してもよいなど、いずれの形態で短絡用配線を構
成した場合でも、本発明を適用することができる。[Other Embodiments] The first embodiment
Now, the first, second, and third short-circuit wires 91, 9
2 and 93 are signal wirings 74 and 75, scanning lines 20,
Connected to the data line 30 and the data line driving circuit 6
0 and a plurality of terminals 6c (80, 81, 82) for supplying a plurality of signals for driving the scanning line driving circuit 70.
..), The terminals 6c (80, 8) are more than the electrostatic protection circuits 65, 75.
The first short-circuit wiring 91 may be formed only on the signal wirings 74 and 75 located on the (1, 82...) Side. In addition, the third short-circuit wiring 93 is omitted, and signals routed from a plurality of terminals (80, 81, 82,...) Toward the data line driving circuit 60 and the scanning line driving circuit 70, respectively. A first short-circuit wire 91 and a second short-circuit wire 92 only for the wires 74 and 75 and the scan line 20
The present invention can be applied to the case where the short-circuit wiring is formed in any form, for example, when the short-circuit wiring is formed.
【００６７】なお、本発明は上記実施例に限定されるこ
となく、本発明の要旨の範囲内で種々変形した形態で実
施が可能である。たとえば、本発明は上述の各種の液晶
表示装置に限らず、エレクトロルミネッセンス、プラズ
ディスプレー装置にも適用できるものである。The present invention is not limited to the above embodiment, but can be implemented in various modified forms within the scope of the present invention. For example, the present invention is not limited to the above-described various liquid crystal display devices, but can be applied to electroluminescence and plasm display devices.
【００６８】[0068]
【発明の効果】以上説明したように、本発明に係るアク
ティブマトリクス基板において、端子は、金属膜からな
る第１のパッド下配線、その表面を覆う第１の層間絶縁
膜、この第１の層間絶縁膜のコンタクトホールを介して
第１のパッド下配線に電気的に接続する金属膜からなる
第２のパッド下配線をこの順に積み上げた構造を有して
いるので、第２のパッド下配線は、アルミニウム膜など
といった比較的柔らかい金属で構成されても、それより
下層にはタンタル膜などの金属膜からなる第１のパッド
下配線が形成されている。それ故、パッドに対してフレ
キシブル配線基板の端子などを実装した際にパッドにか
かった力の一部を第２のパッド下配線から第１のパッド
下配線に逃がすことができるので、第２のパッド下配線
を損傷するのを防止できる。また、端子を構成するの
に、コンタクトホールを介して電気的に接続し合う導電
膜を多段に重ねていくと、表面には凹凸が形成されやす
いが、本発明では、第２の層間絶縁膜には、平坦化に適
した液状物の塗布膜から形成した絶縁膜（ペルヒドロポ
リシラザンまたはこれを含む組成物の塗布膜を焼成した
絶縁膜）を用いるので、その表面にパッドを平坦に形成
することができる。As described above, in the active matrix substrate according to the present invention, the terminals are the first wiring under the pad made of a metal film, the first interlayer insulating film covering the surface thereof, and the first interlayer wiring. Since the second under-pad wiring made of a metal film electrically connected to the first under-pad wiring via the contact hole of the insulating film is stacked in this order, the second under-pad wiring is Even if it is made of a relatively soft metal such as an aluminum film, a first under-pad wiring made of a metal film such as a tantalum film is formed thereunder. Therefore, a part of the force applied to the pad when the terminal of the flexible wiring board is mounted on the pad can be released from the second pad-under-wiring to the first pad-under-wiring. Damage to the wiring under the pad can be prevented. Further, when conductive layers electrically connected to each other through contact holes are formed in multiple stages to form terminals, irregularities are likely to be formed on the surface. However, in the present invention, the second interlayer insulating film is used. Since an insulating film formed from a liquid coating film suitable for planarization (an insulating film obtained by firing a coating film of perhydropolysilazane or a composition containing the same) is used, a pad is formed flat on the surface of the insulating film. be able to.
【図１】（Ａ）、（Ｂ）はそれぞれ、液晶表示装置に用
いた液晶パネルの平面図および断面図である。FIGS. 1A and 1B are a plan view and a cross-sectional view of a liquid crystal panel used for a liquid crystal display device, respectively.
【図２】図１に示す液晶表示パネルに用いたアクティブ
マトリクス基板のブロック図である。FIG. 2 is a block diagram of an active matrix substrate used for the liquid crystal display panel shown in FIG.
【図３】図２に示すアクティブマトリクス基板の画素部
のコーナー部分を拡大して示す平面図である。3 is an enlarged plan view showing a corner portion of a pixel portion of the active matrix substrate shown in FIG.
【図４】図２に示すアクティブマトリクス基板の画素の
等価回路図である。4 is an equivalent circuit diagram of a pixel of the active matrix substrate shown in FIG.
【図５】（Ａ）、（Ｂ）はそれぞれ、図３の画素ＴＦＴ
部のＡ−Ａ′線、図７の静電静電気対策部のＢ−Ｂ′
線、図６の端子部のＣ−Ｃ′線における断面図、および
それらの一部を拡大して示す断面図である。FIGS. 5A and 5B are respectively pixel TFTs of FIG. 3;
AA 'line of the section, BB' of the electrostatic and static electricity countermeasure section of FIG.
FIG. 7 is a cross-sectional view taken along line CC ′ of the terminal portion of FIG. 6 and a cross-sectional view showing a part of them in an enlarged manner.
【図６】図２に示すアクティブマトリクス基板の端子の
構造を示す平面図である。6 is a plan view showing a structure of a terminal of the active matrix substrate shown in FIG.
【図７】図２に示すアクティブマトリクス基板における
信号配線と短絡用配線との接続構造を示す平面図であ
る。FIG. 7 is a plan view showing a connection structure between a signal wiring and a short-circuit wiring in the active matrix substrate shown in FIG. 2;
【図８】図２に示すアクティブマトリクス基板に構成し
た静電保護回路の回路図である。8 is a circuit diagram of an electrostatic protection circuit configured on the active matrix substrate shown in FIG.
【図９】図２に示すアクティブマトリクス基板の製造方
法を示す工程断面図である。9 is a process sectional view illustrating the method of manufacturing the active matrix substrate illustrated in FIG.
【図１０】図９に示す工程に続いて行う各工程の工程断
面図である。10 is a process cross-sectional view of each process performed after the process illustrated in FIG. 9;
【図１１】図１０に示す工程に続いて行う各工程の工程
断面図である。11 is a process cross-sectional view of each process performed after the process illustrated in FIG. 10;
２ ゲート絶縁膜 ３ａ ゲート電極 ３ｂ 短絡用配線 ３ｃ 第１のパッド下配線 ４ 第１の層間絶縁膜 ４ａ 第１のコンタクトホール ４ｂ 切断用孔（第１の切断用孔） ４ｄ 第２のコンタクトホール ５ｂ、８ｂ 切断用孔 ６ｃ 第２のパッド下配線 ６ｄ ドレイン電極 ７ 第２の層間絶縁膜 ８ａ 第３のコンタクトホール ８ｂ 切断用孔（第２の切断用孔） ８ｃ 端子部のコンタクトホール ９ａ 画素電極 ９ｃ パッド １１ 画素部（画面表示領域） ２０ 走査線 ３０ データ線 ５０ ＴＦＴ ６０ データ線駆動回路 ６５、７５ 静電保護回路 ６６ 保護抵抗 ７０ 走査線駆動回路 ７１ ポリシラザンを用いた絶縁膜 ７２ ＣＶＤ法で形成した絶縁膜 ７４、７５ 信号配線 ８０、８１、８２ 端子 ９１ 第１の短絡用配線 ９２ 第２の短絡用配線 ９３ 第３の短絡用配線 ＡＭ アクティブマトリクス基板（ＴＦＴ基板） ＭＭ マザー基板 Reference Signs List 2 gate insulating film 3a gate electrode 3b short-circuit wiring 3c first under-pad wiring 4 first interlayer insulating film 4a first contact hole 4b cutting hole (first cutting hole) 4d second contact hole 5b , 8b Cutting hole 6c Second under-pad wiring 6d Drain electrode 7 Second interlayer insulating film 8a Third contact hole 8b Cutting hole (second cutting hole) 8c Contact hole in terminal portion 9a Pixel electrode 9c Pad 11 Pixel portion (screen display area) 20 Scan line 30 Data line 50 TFT 60 Data line drive circuit 65, 75 Electrostatic protection circuit 66 Protection resistor 70 Scan line drive circuit 71 Insulating film using polysilazane 72 Formed by CVD method Insulating film 74, 75 Signal wiring 80, 81, 82 Terminal 91 First short-circuit wiring 92 Second short-circuit wiring 93 Third short-circuit Wiring AM active matrix substrate (TFT substrate) MM mother board
Claims (6)
イッチング用の薄膜トランジスタと、該薄膜トランジス
タに接続してなる画素電極と、前記走査線または前記デ
ータ線に信号出力する駆動回路と、該駆動回路に信号供
給する複数の信号配線と、該信号配線に電気的に接続す
る端子とを有し、前記薄膜トランジスタは、ゲート電極
にゲート絶縁膜を介して対峙するチャネル領域と、第１
の層間絶縁膜のコンタクトホールを介して前記データ線
に電気的に接続するソース領域と、前記第１の層間絶縁
膜および該第１の層間絶縁膜の表面に形成された第２の
層間絶縁膜のコンタクトホールを介して前記画素電極が
電気的に接続するドレイン領域とを備えるアクティブマ
トリクス基板において、 前記第２の層間絶縁膜は、ペルヒドロポリシラザンまた
はこれを含む組成物の塗布膜を焼成した絶縁膜を備え、 前記端子は、前記ゲート絶縁膜と前記第１の層間絶縁膜
との層間に金属膜からなる第１のパッド下配線と、前記
第１の層間絶縁膜のコンタクトホールを介して前記第１
のパッド下配線に接続する金属膜からなる第２のパッド
下配線と、前記第２の層間絶縁膜のコンタクトホールを
介して前記第２のパッド下配線に電気的に接続するパッ
ドとを備えていることを特徴とするアクティブマトリク
ス基板。1. A thin film transistor for pixel switching connected to a scanning line and a data line, a pixel electrode connected to the thin film transistor, a driving circuit for outputting a signal to the scanning line or the data line, and A plurality of signal wirings for supplying signals, and terminals electrically connected to the signal wirings, wherein the thin film transistor has a channel region facing a gate electrode via a gate insulating film;
A source region electrically connected to the data line through a contact hole of the first interlayer insulating film, a first interlayer insulating film, and a second interlayer insulating film formed on a surface of the first interlayer insulating film An active matrix substrate comprising: a drain region to which the pixel electrode is electrically connected via a contact hole; wherein the second interlayer insulating film is formed by baking a coating film of perhydropolysilazane or a composition containing the same. A terminal, wherein the terminal is provided via a first under-pad wiring made of a metal film between the gate insulating film and the first interlayer insulating film, and a contact hole of the first interlayer insulating film. First
A second under-pad wiring made of a metal film connected to the second under-pad wiring, and a pad electrically connected to the second under-pad wiring via a contact hole of the second interlayer insulating film. An active matrix substrate.
前記第２のパッド下配線は、アルミニウムを主成分とす
るアルミニウム膜から構成され、 前記走査線、前記ゲート電極および前記第１のパッド下
配線は、タンタル膜から構成されていることを特徴とす
るアクティブマトリクス基板。2. The scanning line, the gate electrode, and the first under-pad wiring according to claim 1, wherein the data line and the second under-pad wiring are formed of an aluminum film containing aluminum as a main component. Is an active matrix substrate comprising a tantalum film.
層間絶縁膜は、ペルヒドロポリシラザンまたはこれを含
む組成物の塗布膜を焼成した絶縁膜と、該絶縁膜の表面
にＣＶＤ法により形成された絶縁膜とを備えていること
を特徴とするアクティブマトリクス基板。3. The insulating film according to claim 1, wherein the second interlayer insulating film is formed by sintering a coating film of perhydropolysilazane or a composition containing the same and a CVD method on the surface of the insulating film. An active matrix substrate comprising: an insulating film;
絶縁膜との層間に前記データ線と同時形成され、前記第
１の層間絶縁膜のコンタクトホールを介して前記第１の
パッド下配線に接続する金属膜からなる第２のパッド下
配線が形成されてなることを特徴とする請求項１記載の
アクティブマトリックス基板。4. The first pad formed simultaneously with the data line between the first interlayer insulating film and the second interlayer insulating film, and via a contact hole of the first interlayer insulating film. 2. The active matrix substrate according to claim 1, wherein a second under-pad wiring made of a metal film connected to the lower wiring is formed.
電極と同時形成され、前記第２の層間絶縁膜のコンタク
トホールを介して前記第２のパッド下配線に電気的に接
続するパッドとを備えていることを特徴とする請求項１
記載のアクティブマトリックス基板。5. A pad formed at the same time as the pixel electrode on a surface of the second interlayer insulating film, and electrically connected to the second under-pad wiring via a contact hole of the second interlayer insulating film. 2. The method according to claim 1, further comprising:
The active matrix substrate according to the above.
クティブマトリクス基板を用いたことを特徴とする液晶
表示装置。6. A liquid crystal display device using the active matrix substrate defined in any one of claims 1 to 5.
Priority Applications (1)
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|---|---|---|---|
| JP8466098A JPH11282012A (en) | 1998-03-30 | 1998-03-30 | Active matrix substrate and liquid crystal display device |
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| JP8466098A JPH11282012A (en) | 1998-03-30 | 1998-03-30 | Active matrix substrate and liquid crystal display device |
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| Publication Number | Publication Date |
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| JPH11282012A true JPH11282012A (en) | 1999-10-15 |
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ID=13836891
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